Устройство для умножения
Изобретение может быть использовано в цифровых вычислительных и измерительных устройствах. Целью изобретения является повышение точности вычисления. Новым в устройстве, содержащем четыре умножителя 11-14 и четырехвходовой сумматор 15, является введение двух элементов ИЛИ 1, 2, четырех элементов И 3-6, двух элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 9, 10 и двух корректирующих сумматоров 8, 7, что позволило осуществлять предварительную коррекцию сомножителей самым устранить ошибки, возникающие при нахождении частичных произведений в случае, когда сомножители представлены отрицательными числами в дополнительном коде. 1 ил,
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (19) (11) (si>s G 06 F 7/52
ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ
ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Ф
3.ъ а., Ч
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
I (21) 4935442/24 (22) 12.05.91 (46) 15.08.93. Бюл, М 30 (71) Одесский политехнический институт (72) В.С.Стрелецкий и А.В.Селезнев (56) Авторское свидетельство СССР
М 1315970, кл. G 06 F 7/52, 1985.
Микропроцессоры и микропроцессорные комплекты интегральных микросхем.
Справочник в 2 т. (Н.Н.Аверьянов, А.И,Березенко) Под ред, А.В.Шахнова. — М.: Радио и связь, 1988, с. 77. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57)Изобретение может быть использовано в цифровых вычислительных и измерительИзобретение относится к области цифровой техники и может быть использовано в цифровых вычислительных и измерительных устройствах, Целью изобретения является повышение точности устройства умножения.
На чертеже представлена структурная схема предлагаемого устройства, где 1 и 2— соответственно первый и второй элементы
ИЛИ, 3 — 5 — первый — четвертый элементы И, 7 и 8 — первый и второй корректирующие сумматоры, 9 и 10 — первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, 11.-14 первыйчетвертый умножители, 15 четырехвходовой сумматор, причем — 16, 17, 18 — входы соответственно старших, младших и знакового разрядов первого сомножителя, 19, 20, 21 — соответствующие входы второго сомножителя, 22 — выход устройства, причем выходы первого (11), второго(12), третьего (13) и четвертого (14) умножителей ных устройствах. Целью изобретения является повышение точности вычисления. Новым в устройстве, содержащем четыре умножителя 11-14 и четырехвходовой сумматор 15, является введение двух элементов
ИЛИ 1, 2, Четырех элементов И 3-6, двух элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 9, 10 и двух корректирующих сумматоров 8, 7, что позволило осуществлять предварительную коррекцию сомножителей и тем самым устранить ошибки, возникающие при нахождении частичных произведений в случае, когда сомножители представлены отрицательны- . ми числами в дополнительном коде, 1 ил. соединены с соответствующими входами сумматора (15), выход сумматора является выходом устройства, вход первого элемента
ИЛИ (1) является входом младших разрядов первого сомножителя и соединен со вторым СО . входом первого (11) и вторым входом второ- (ф3 го (12) умножителей, вход второго элемента (А)
ИЛИ (2) является входом младших разрядов 00 второго сомножителя и соединен со вторым О входом третьего (13) и первым входом первого (11) умножителей входы старших и знакового разрядов первого сомножителя подключены к первому входу первого корректирующего сумматора (7), на второй вход которого подается код нуля, а его выход соединен с первым входом третьего (13) и вторым входом четвертого (14) умножителей, входы старших и знакового разрядов второго сомножителя подключены к первому входу второго корректирующего сумматора (8), на второй вход которого подается
1833867 код нуля, а выход его соединен с первым входом второго (12) и первым входом четвертого (14) умножителей, выход первого элемента ИЛИ (1) соединен с первым входом первого элемента И (3) и инверсным входом третьего (5) элемента И, выход которого соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (9), второй вход которого соединен со вторым входом первого (3) и прямым входом третьего (5) элемента И, а также со входом знака первого сомножителя, выход первого элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ (9) соединен со знаковыми разрядами второго входа первого (11) и второго входа второго (12) умножите/ лей, выход первого элемента И (3) соединен с входом переноса первого корректирующего сумматора (7), выход второго элемента
ИЛИ (2) соединен с первым входом второго элемента И (4) и инверсным входом четвертого (6) элемента И, выход которого соединен с первым входом второго элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ (10), второй вход которого соединен со вторым входом второго (4) и прямым входом четвертого (6) элемента
И, а также с входом знака второго сомножителя, выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (10) соединен со знаковыми разрядами первого входа первого (11) и второго входа третьего (13) умножителей, выход второго элемента И (4) соединен с входом переноса второго корректирующего сумматора (8).
Алгоритм работы устройства следующий. На входы 16, 17, 18 поступают соответственно старшие, младшие и знаковый разряд первого сомножителя
Х - — xn-1 2" + xi 2, (1)
I= где и --разрядность сомножителей, x=0, 1— значение 1-ro разряда (i = О, 1, ..., и - 1).
Например, для n = 15
Х= — x142 + xi 2, (2), I
Это выражение можно представить в следующем виде
Х- — x142 + xi2 х12, (3)
I=
Прибавив и отняв в правой части (3) член х
27,. получим
Х- — х142 + xi 2.+ Z xi 2 +
14 1 б= I=
+ x142 -х142, (4)
После группировки членов выражения, имеем
Х - (- х14 2 + xi 2 ) + (- х14 2 + х14+
7 7
+ xI+72) 2 -. (-х142 + х 2 )+
1= I
+ ((х142 + к +72)+ х14)2
I= х +2х, (5) где х и х соответственно младшая и старшая части сомножителя Х. Рассмотрим два случая:
Случай 1: сомножитель является отрицательным числом, причем мантисса его младшей части равна нулю (xi 2 - О)."B
i=
15 этом случае младшая часть представлена числом -О. Как показали экспериментальные исследования, для некоторых типов умножителей (например 1802ВРЗ), такое представление нуля недопустимо, так как приводит к ошибочному результату. Для устранения этого отрицательного явления необходимо преобразовать -О в +О, т.е. проинвертировать знаковый разряд. С математической точки зрения такая операция
25 означает прибавление к младшей части члена х14 2 . Чтобы не нарушать истинности выражения необходимо вычесть точно такой же член из старшей части, Выражение (5) принимает вид: .
Х (-х142 + х 2)+ х142 +
+ f(х142 + х +72)+x14 — x14)2 =
I= — х14 2 + х1 + 7 2, (6)
i=
Случай 2: сомножитель является отрицательным числом, причем мантисса его младшей части не равна нулю. В этом случае выражение (5) остается неизменным и из его анализа вытекает необходимость прибавления к. старшей части сомножителя единицы (х14).
Таким образом, суть коррекции сомро45 .жителя заключается в следующем: а) Если сомножитель отрицательный и его младшая часть не равна нулю, знак младшей части остается неизменным и к старшей части сомножителя прибавляется
50 единица; б) Если сомножитель отрицательный и
его младшая часть равна нулю, знак младшей части инвертируется, старшая часть остается неизменной. в) В случае продолжительного сомножителя коррекция сомножителя не производится.
Устройство работает следующим образом:
1833867
20
35
50 а) Если сомножитель отрицательной (знаковый разряд находится в состоянии лог, 1 и его младшая часть не равна нулю, на выходе элемента 1 появится уровень лог. 1, который совместно со знаковым разрядом, поступающим со входа 18, вызовет появление на выходе элемента 3 уровня логической единицы, который поступая на вход переноса корректирующего сумматора 7 инициирует увеличение старшей части сомножителя на единицу. С выхода сумматора модифицированная старшая часть и старший разряд, являющийся знаковым, подается на входы умножителей 13 и 14. В то же время, на выходе элемента 5 присутствует уровень лог, О, который поступает на один из входов элемента 9, на второй вход которого приходит знаковый разряд сомножителя. Так как на выходе элемента 5 присутствует уровень лог. О, инвертирования знакового разряда не происходит.
Младшая часть сомножителя со входа 17 и знаковый разряд с выхода элемента 9 поступают на входы умножителей 11 и 12. Частичные произведения, появляющиеся на выходах умножителей 11 — 14 суммируются четырехвходовым сумматором 15 в соответствии с их весами. Результат, появляющийся на выходе сумматора подается на выход устройства 22. б) Если сомножитель отрицательный и его младшая часть равна нулю, на выходе элемента 1 появится уровень лог. О, вызывающий появление такого же уровня на выходе элемента 3, который поступает на вход переноса корректирующего сумматора 7 и коррекции старшей части сомножителя не происходит. В это время на выходе элемента 5 появится уровень лог. 1 и элемент 9 будет инвертировать знаковый разряд, Дальнейшее прохождение сигналов соот.ветствует описанному выше. в) В случаях, если сомножитель положительный (знаковый разряд s состоянии лог.
"О"), на выходах элементов 3 и 5 присутству- 4 ют уровни лог, "0" — коррекция старшей и инвертирование знака младшей части не и роисходит.
При реализации устройства использовались интегральные схемы различной степени интеграции: БИС умножителей
1802ВР3, четырехвходовые сумматоры
1802ИМ1, сумматоры 533ИМ6, элементы, "исключающее ИЛИ " 5ЗЗЛП5, элементы
"И" 533JlA3; элементы "ИЛИ реализованы 5 на ИС 533ЛА2 и 533ЛН1.
Таким образом, введение в устройство умножения дополнительных элементов (1—
10), осуществляющих предварительную коррекцию сомножителей, позволяет устранить ошибки, возникающие при нахождении частичных произведений в случае, когда сомножители представлены отрицательными числами в дополнительном кода.
Формула изобретения
Устройство для умножения, содержащее четыре умножителя и четырехвходовой сумматор, выход которого соединен с выходом устройства, выходы умножителей с первого по четвертый соединенены с соответствующими входами четырехвходоваго сумматора, отл и ч а ю щ е е с я тем, что, с-целью повышения точности вычисле15 ния, в него введены два элемента ИЛИ, четыре элемента И, два элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ и два корректирующих сумматора, причем входы первого элемента ИЛИ соединены с входами младших разрядов первого сомножителя устройства и первыми разрядными входами, кроме входов старших разрядов, первого и второго умножителей, входы старших разрядов первых разрядных входов которых соединены с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом первого элемента И, инверсный вход которого соединен с выходом первого элемента ИЛИ и первым входом второго элемента И, второй вход которого соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, прямым входом первого элемента И, входом старшего разряда разрядного входа первого слагаемого первого корректирующего сумматора и входом знакового разряда первого сомножителя устройства, входы старших разрядов первого сомножителя которого соединены с соответствующими разрядными входами, кроме входа старшего разряда, первого слагаемого первого корректирующего сумматора, входы второго. слагаемого и переноса которого соединены соответственно с входом логического нуля устройства и выходом второго элемента И, входы второго элемента
ИЛИ соединены с входами младших разрядов второго сомножителя устройства. вторыми разрядными входами, кроме входа старшего разряда, первого умножителя и первыми разрядными входами, кроме входа старшего разряда, третьего умножителя, выход второго элемента ИЛИ соединен с первым входом третьего элемента И и инверсным входом четвертого элемента И, прямой вход которого соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ, вторым входом третьего элемента И, входом знакового разряда второго сомножителя устройства и входом старшего разряда разрядного входа первого слагаемого
1833867
Составитель А.Селезнев
Техред М.Моргентал Корректор О.Густи
Редактор
Заказ 2686 Тираж Подписное
8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР . 113035, Москва, Ж-35, Раушская наб., 4/5
Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 второго корректирующего сумматора, разрядный вход, кроме входа старшего разряда; первого слагаемого которого соединен с входом старших разрядов второго сомножителя устройства, выход четвертого элемента
И соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входами старших разрядов второго разрядного входа первого и первого разрядного входа третьего умножителей, входы второго слагаемого переноса второго корректирующего сумматора соединены соответственно с входом логического нуля устройства и выходом третьего элемента И, а
5 разрядный выход — с вторым разрядным входом второго и перв м разрядным входом четвертого умножИтелей, разрядный выход первого корректирующего сумматора соединен с вторыми разрядными входами
10 третьего и четвертого умножителей.
