Многоканальное устройство тестового контроля логических узлов

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОС ДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГО(ПАТЕНТ СССР) (5!)5 G 06 F 11/26

О ПИСАНИЕ ИЗОЬГЕТЕНИЯ

К / ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4851257/24 (22) 12,07,90 (46) 30.08,93. Бюл. М 32 (71) Научно-производственное обьединение

"Ar т" (72) А,Л.Мисуловин, О.В,Матвеева и Л.В.Касперович (56) Авторское свидетельство СССР

N 9 8949, кл. G 06 F 11/00, 1982.

Авторское свидетельство СССР

N 1 68046, кл. G 06 F 11/00, 1989, (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ТЕСТ ВОГО КОНТРОЛЯ ЛОГИЧЕСКИХ УЗЛО (57) стройство относится к вычислительной технике и предназначено для контроля логич ских узлов, Цель изобретения — увеличен е производительности устройства за сче увеличения частоты подачи входных воз ействий на объект контроля и сокраще ие объема памяти, необходимой для хра ения программ тестового контроля. Поста ленная цель достигается тем, что в многок нальное устройство тестового контроля логических узлов, содержащее блок управ Изобретение относится к вычислительной технике и предназначено для контроля логических узлов, Цель изобретения — увеличение производительности устройства эа счет увеличения частоты подачи входных воздействий на обь кт контроля, сокращения объема памяти, необходимой для хранения программ тесто ого контроля. !

На фиг.1 представлена блок-схема предлагаемого устройства тестового контрол логических узлов.. БЫ«1837295 А1 ления, дешифратор адреса, блок памяти тестов, блок памяти диагностики, и блоков контроля, введены блок сжатия информации, оперативное запоминающее устройство, блок восстановления информации, кроме того, блок сжатия информации содержит два элемента И, приемный регистр 36, сумматор-вычитатель 38, регистры приращения адреса и регистр разрядности приращения адреса, схему сравнения, устройство управления записью, формирователь разрядности приращения адреса, два D-триггера; знака и признака режима кодирования, элемент ИЛИ вЂ” НЕ, элемент НЕ 45, генератор-контроллер-синхронизатор тактовых импульсов; блок восстановления информации содержит счетчик конца цикла, дешифратор, три элемента ИЛИ, три элемента И, два элемента НЕ, выходной регистр преобразования информации, два элемента

ИЛИ вЂ” НЕ, схему сравнения, два элемента

И вЂ” НЕ, регистр адреса, D-триггер, мультиплексор, сумматор, счетчик обработки адреса, выходной регистр, RS-триггер, 2 э.п, ф-лы, 10 ил., 9 табл.

Устройство содержит блок сжатия информации (БСИ), оперативное запоминающее устройство 2 (ОЗУ), блок восстановления информации 3 (БВИ), блок памяти тестов 4 (БПТ), дешифратор адреса 5 (ДшА), блок управления 6 (БУ), элемент индикации

7, и блоков контроля 8 (пБК), блок памяти диагностики 9 (БПД), логический пробник 10 (ЛП), объект контроля 11 (ОК), В качестве блока 4 памяти тестов может быть использован накопитель автономный сдвоенный "Электроника НГМД-6022" (дЕМ

1837295

20

50

3,853.123 — 01 ТО). Блок ОЗУ 2 представляет собой однотипные ячейки ОЗУ, в качестве которых могут быть использованы микросхемы 537 PY 2А, ОЗУ 2 имеет гарантированное питание. ДшА 5 представляет собой и-разрядный двоичный дешифратор, где nIogz N, при этом N — количество проверяемых каналов ОК 11.

На фиг.2 представлена блок-схема БУ 6, который содержит счетчик 12 номера теста (СчТ), генератор-контроллер-синхронизатор 13 тактовых импульсов (Q), триггеры 14, 15, элементы 16-18 И, сдвиговый регистр 19 (Рг), элемент НЕ 20, элемент И 21, дешифратор 22 маркера, элемент НЕ 2, элемент И 24, элементы 25, 26, 27 ИЛИ, элемент И 28, мультиплексор 29 неисправности Мх Ни, Dтриггер 30, RS-триггер 31, счетчик адреса 32 (Сч А), элемент И 33, мультиплексор 34 адреса (MXA).

На фиг.3 представлена блок-схема предлагаемого блока сжатия информации, который содержит элемент 35 И, приемный регистр 36 (прРг), триггер 37, сумматор-вычитатель 38 (CM-В), элемент 39 И, контроллер-синхронизатор-генератор тактовых импульсов 6 40, D-триггер 41 знака (Тг3н), регистр 42 приращения адреса (РгПА), элемент ИЛИ 43, формирователь разрядности приращения адреса 44, (ФРПА), элемент НЕ

45, регистр 46 разрядности приращения адреса (РгРПА), RS-триггер 47, схему сравнения 48(СС), DC-триггер 49 признака режима кодирования (ТгПРК), устройство 50 управления записью (УУЗ).

На фиг.4 представлена блок-схема

ФРПА 44, состоящего из элемента 51 НЕ, элемента И 52, элемента ИЛИ вЂ” HE 53, элемента HE 54, элементов ИЛИ 55, 56, 57, 58 элемента И 59, мультиплексора 60, На фиг.5 представлен пример выполнения УУЗ 50, который содержит элемент 61

НЕ, ПЗУ 62 числа тактов (ПЗУ, IT), RS-триггер 63, элемент И 64, элемент И вЂ” НЕ 65, 66 счетчик 67 разрешения записи (Сч РЗ), счетчик 68 обработки адреса (СчОА), элемент 69

НЕ, элемент И вЂ” HE 70, мультиплексор 72 данных (МхД), D-триггер 71, счетчик 73 адреса, счетчик 74 ячеек ОЗУ, RS-триггеры 75, 76, дешифратор 77, мультиплексор 78.

На фиг.6 представлена блок-схема предлагаемого блока восстановления информации БВИ 3, который состоит из элемента ИЛИ 79, элемента И 80, счетчика 81 конца цикла (СчУЦ), элемента НЕ 82, дешифратора 83, элемента НЕ 84, выходного регистра 85 преобразования информации (ВРгПИ), элемента И-HE 86, элемента 3

ИЛИ вЂ” НЕ 87, элемента 3 И 88, схемы сравнения 89 (СС), элемента ИЛИ 90, регистра 91 адреса (РгА), D-триггера 92, мультиплексора

93, сумматора 94, счетчика 95 обработки адреса (СчОА), элемента ИЛИ 96, элемента

ИЛИ вЂ” НЕ 97, элемента И вЂ” НЕ 98, выходного регистра 99 (ВРг), RS-триггера 100 синхроимпульсов (ТгСИ), элемента И 101.

- На фиг,7 представлена блок-схема выходного регистра преобразования информации, входящего в состав БВИ.

На фиг,8 представлена временная диаграмма работы контроллера-синхронизатора-генератора.

На фиг.9 представлен порядок расположения данных в тестовой программе.

При работе в режиме проверки многоканальное устройство тестового контроля логических узлов подает на внешние контакты

ОК 11 входные воздействия и снимает ответные реакции с них, а затем сравнивает с эталонными. Входные воздействия и ожидаемые эталонные реакции ОК 11 определены тестовой программой.

Тестовая программа представляет собой последовательность тестовых наборов, которые состоят из информационных команд и команд управления (фиг.9). Вся тестовая программа состоит из полной информации о первом тестовом наборе, за которой следуют команды, которые характеризуют отличие следующего тестового набора от предыдущего. Назначение входов-выходов ОК 11 происходит по адресам каналов(номера контактов подключения ОК 11 к многоканальному устройству тестового контроля логических узлов), следующим после команды управления "окоммутация", входные воздействия и выходные реакции

ОК 11 (информационные команды) также списываются состоянием канала по его адресу и располагаются в тестовом наборе после команды управления "информация".

Аналогично, по команде управления "маска" происходит объявление об установке и снятии маски. Командой сравнения и обработки К (пауза и К), записанной в конце каждого тестового набора, включается микропрограмма сравнения выходной реакции

ОК 11 с эталонной. По команде конца теста (511), записанной в конце тестовой программы, происходит ее останов и фиксация результата проверки. Для выделения диагностической части программы служит команда "диагностика". Команды управления приведены в табл.1.

В предлагаемом устройстве количество каналов ОК 11 описывается 9-ти разрядным двоичным адресом, Наличие контрольного разряда означает начало нового тестового набора. В командах установки контрольный разряд присутствует в том случае, когда они

1837295 н ходятся в начале тестового набора. Инф рмационные и управляющие команды и едставляют собой адреса постоянно неи пользуемых каналов ОК 11, Работа начинается с приема тестовой и ограммы ("N- теста") для данного Ol(11 и и иема сигнала начальной установки (НУ), и которому происходит установка в начальн е состояние всех блоков, имеющих элем нты памяти, т.е. блоков БУ6, БП ДУ, БСИ

1 БВИЗ. После приема блоком БУ 6 сигнала

УСК" происходит запуск генератора 13, 3 пись в счетчик 12 номера тестовой прог эммы и передача сигнала "ПУСК" в блок 4.

К ждый тактовый импульс с выхода генерат ра 13 поступает в блок 4 и инициирует и одвижение головки считывающего механ зма на следующую дорожку НГМД. Номер тестовой программы при этом с ответствует номеру дорожки, где она раси ложена. Сигнал обнуления счетчика 12 б окирует дальнейшее поступление тактов ix импульсов в БПТ4. Кроме того, по этому с гналу начинается считывание данных из

БПТ4 в регистр 19, С Рг19 тестовая программа начинает поступать в БСИ 1, Метод описания тестовой информации, и едЛагаемый в устройстве, заключается в с едующем. Последовательность двоичных к дов команд тестовых наборов (ТН) поступает на сумматор-вычитатель (СМ-ВЧ), куда новременно проходит предыдущая конда ТН с приемного регистра (ПрРг), разсть текущей и последующей команд

-iLr ilpRr CH — ВгАССИ БП-гСВИггВгА- СИ ггг

БВИ

ТН обрабатывается в схеме сжатия инормации (ССИ) и записывается в блок паяти (БП), далее при считывании из блока памяти команда ТН поступает через схему в сстановления информации (СВИ) в сум1 втор (СМ), где происходит сложение ее с предыдущей командой ТН поступающей с регистра адреса (РгА), затем с выхода с мматора восстановленная исходная коанда поступает в следящую подсистему (иг.1).

Последовательность изменения входного набора при переходе от одного ТН к другому осуществляется согласно последовательности записанных команд, Вся програм)а проверки состоит иэ полной информации о первом ТН, за которой следуют команpv, которые характеризуют отличие следуюего ТН от предыдущего (фиг,9).

Код информационной команды или коанды управления имеет А = Iод2 N (где N— ч сло каналов системы тестового диагностирования) адресных разрядов и один информационный.

В БСИ формируются: — приращение адреса (ПА) — разность I

5 и I+1 (где 1 = 0,1...,N — 1) команд ТН (ПА может изменяться от до logy N бит); — разрядность приращения адреса (РПА) — число (двоичный код), определяю10 щее изменения 1+1 команды ТН по отношению к i определяется следующим образом:

ПА = Iogz N РПА = !оц2 N !оц2 N — признак режима кодирования (РПК)— указывает на отличие разрядности ПА!+1 ко15 манды от i команды;

ПРК = 1 — следующие биты информации являются битами приращения адреса, количество битов ПА определяется показателем

Р ПА!-1

20 ПРК! = 0 — следующие !оцр N !оцг N биты информации являются показателями РПА1, а за ними следуют биты ПАь

Приведем алгоритм обработки кодов двух команд ТН.

25 Шаг 1. Поступление I+1 команды ТН от источника информации, Шаг 2. Из кода I+1 команды ТН вычесть код I команды.

Шэг 3. Проверить полученный результат

30 на выполнение следующих условий и сформулироватьь П Р К.

Правило формирования ПРК определяется системой уравнений, 35 ПАн! < Г1А!-+П Р К + Р ПА + АД

ПРКн-1 =

ПАн» ПА1 ПРК+ РПА+ ПА

ПА1+1 = ПА - ПРК+ ПА

40 где ВАД вЂ” абсолютный адрес (код команды), а стрелка указывает формат информации, который заносится в память, Шаг 4, Сформированный в шаге 3 формат информационной последовательности

45 занести в память.

Шаг 5. Перейти к шагу 1.

Выход из шага 5 происходит при поступлении команды "Конец теста".

Объем тестовой информации, храня50 щейся в ОЗУ 2, определяется по формуле:

V=M+ g (a+P+b)ii5 rj.

i 1

J г

lде Q разрядность указателя режима кодирования, в предлагаемом устройстве равен 1; ф- разрядность указателя величины ПА, в предлагаемом устройстве равен либо "0" либо "3";

1837295

20

30

Л- РПА в предлагаемом устройстве изменяется от "0" до "9", M — суммарное количество переключений входов и выходов сигналов направление передачи информации и масок.

Процесс сжатия и записи тестовой информации в ОЗУ 2 происходит следующйм образом.

Последовательность команд тестового набора "9 адресных разрядов, один информационный и один знаковый (поступает иэ

БУ6 (Рг19) в БСИ1 (фиг.3) íà CM-В38 и

ПрРг36, который хранит предыдущий адрес команды в начальный момент времени обнулен). Каждую команду сопровождает сигнал сопровождения (СС), который поступая из БПТ4 нэЯЯ-триггер 37 (БСИ 1), запускает контроллер-синхронизатор-генератор тактовых импульсов (КТС-ГТИ) G 40, G 40 формирует временную диаграмму, образующую цикл из 10 тактов, сдвинутых на полпериода (представлена на фиг.8), На СМ-В 38 формируется разность и знак разности адресов последующей 1+1 и предыдущей i-й команд тестового набора ()+1 команда поступает с

Рг 19, i-я с ПрРг 36, один из разрядов Pr 19— знаковый). Использование в качестве CM-В

38 ИМС 133 ИМЗ позволяет производить сложение )+1 адреса команды, представленного в прямом коде и i-го адреса в дополнительном, а также позволяет формировать знак разности i+1 и i-го адресов, Три старших разряда разности )-го и )+1 адресов команд с СМ-В 38 подключены к элементу

4ИЛИ вЂ” НЕ 43, D-вход Тг3н 41 соединен с первым младшим разрядом, который содержит информацию о знаке разности. Если хотя бы в одном из трех старших разрядов или в разряде знака разности появится логическая "1", то схема 4ИЛИ-НЕ 43 выработает сигнал, по которому произойдет обнуление ПрРг 36, В этом случае из 1+1 адреса будет вычитаться адрес нулевого канала и в РгПА 42 по частоте Т1 будет записан исходный адрес.

Шесть младших разрядов приращения адреса Q1,...,06 с РгПА 42 поступают на вход ФРПА 44, который представлен на фиг.4.

Код разрядности приращения адреса формируется в соответствии с табл,2.

Так, например, если приращение адреса имеет нули с 3 по 9 разряды и единицу во

2-м разряде, то на выходе Мх60 формируется код 010, если приращение адреса имеет нули с 4 по 9 разряды и единицу в З-м, то формируется код — 011 и так далее, в том случае, когда появляется единица в 7, 8, 9 разрядах или приращение адреса имеет отрицательный знак на вход управления Мх60 со схемы НЕ 45 поступает сигнал, который переводит выходы Мх60 в состояние высокого импеданса и на выходе появляется код

1117.

Сформированный таким образом в

ФРПА 44 код разрядности приращения адреса поступает на входы "Д" Рг РПА 46 и входы "В" схемы сравнения ССС48.

РгРПА 46 хранит предыдущее значение кода разрядности.

В случае совпадения с )+1 кодов разрядности приращения адреса на выходе

"А = В" СС 48 появляется сигнал логической

1, который поступает на D-вход Tr ПРК 49, запись в триггер производится в такте Т5 при поступлении сигнала с выхода RS-триггера 47 на С-вход Тг ПРК 49. Дальнейшее поступление сигнала записи в Тг ПРК 49 блокируется до окончания записи одной команды в ОЗУ

2. В такте Т5 происходит запись в Рг РПА 46 текущего кода разности приращения адреса, который находится в на О-входах, Управление записью тестовой информации в ОЗУ 2 осуществляется с помощью

УУЗ 50, представленном на фиг.5.

На адресные входы ПЗУ ЧТ 62 поступают коды РПА (с Pr РПА48) и ПРК (с Тг ПРК

49) и выбирают информацию, которая однозначно определяет соответствие между кодами,РПА и ПРК, и числом циклов 6 40, необходимых для записи в ОЗУ 2 адреса команды в сжатой форме. Выбранная информация поступает с выхода ПЗУ ЧТ 62 на информационные 0-входы Сч РЗ 67 и записывается в него при поступлении на С-вход тактовый частоты Т8 через элементы 61 НЕ и 2И/НЕ 65. Тактовая частота Т9, поступая на R-вход RS = Тг 63 переводит его из состояния логической "1" в состояние логического "0". Информация с выхода RS = Тг 63 поступает на вход элемента 2И вЂ” HE 65 и блокирует дальнейшее поступление частоты Т8 на С-вход Сч РЗ 67. По тактовой частоте Т9, поступающей через элемент 2И 64 на вход "1" Сч РЗ67начинается отсчетчисла тактов записи одной команды в ОЗУ 2.

Данные для записи в ОЗУ 2 поступают параллельно на информационные входы

МхД 72 в следующем порядке: информационный разряд команды, признак режима кодирования, разрядность приращения адреса, приращение адреса либо исходный адрес. Перебор этих данных осуществляется с помощью Сч ОА 68, выход которого соединен с управляющими входами Мх Д

72. Увеличение состояния Сч ОА 68 происходит при поступлении тактовой частоты Т9 на вход "+1".

В том случае, когда РПА i-й команды совпадает с )+1-й (о чем свидетельствует на1837295

10 ичие сигнала логической "1" на выходе гПРК 49), то запись в ОЗУ 2 значения РПА е производится. Следовательно, после заиси через Мх Д 72 в ОЗУ 2 информационого разряда команды и значения ПРК 5 олжно быть сразу записано ПА. Анализ сотояний Сч ОА 68 и Tr ПРК 49 осуществляетя элементами НЕ 69 и ЗИ вЂ” НЕ 70. Когда остояние Сч ОА 68 соответствует (1) о, и

РК вЂ” "1"), элементом ЗИ вЂ” НЕ 70 вырабаты- 10 ается сигнал логического "0", который потупая на 0-вход 0-Тг 71 переводит его по актовой частоте Т10 в нулевое состояние, ыход О-Тг 71 соединен с С-входом Сч ОА

8. Таким образом, на С-вход ОА 68 посту- 15 ает сигнал разрешения записи информаии, находящейся на его О-входах. Снятие игнала разрешения происходит по тактоой частоте Т1, которая поступает ía S-вход

-Тг 71, Так как íà D-входах Сч ОА 68 посто- 20 нно записано число 4 в двоичном коде, то о частоте Т9, поступающей на вход +1 Сч

А 68, после записи ПРК в ОЗУ 2 начинает читываться первый разряд ПА.

Управление записью информации, по- 25 тупающей в ОЗУ 2 с Мх Д 72, осуществлятся следующим образом. По сигналу НУ в сходное состояние устанавливаются Сч А

3, Сч Яч 74, RS Tr 75, 76. По тактовой часоте Т1, которая поступает на счетный 30 ход Сч А 73, начинается перебор адресов ля записи информации в ОЗУ 2. которое остоит из 16 однотипных ячеек. Выбор чеек происходит последовательно с поощью Сч Яч 74, RS-Тг 75 и Дш 77. По 35 актовым частотам Т2 и Т10, поступающим оответственно на R- u S-входы триггера

5, происходит формирование импульса тробирования, который поступает Hà Nlход Дш 77. На выходе Дш 77 формируется 40 оигнал выборки одной из ячеек ОЗУ 2, По тактовым частотам Т1 и Т10, поступающим соответственно на S- u R-входы RS-Тг 76, ормируются импульсы записи информаии в ОЗУ 2. Так как на V-вход Мх 78 посту- 45 ает внешний сигнал "Разрешение записи" соответствует логическому "0", то прохожение импульсов записи в ОЗУ 2 разрешео. При считывании информации на ОЗУ 2 а Ч-входе Мх 78 сигнал "лог.1" и в ОЗУ 2 50 оступает константа, соответствующая

" or,1". !

Конец записи одной команды происходит при переполнении Сч РЗ 67. Сигнал с выхода " <О" Сч РЗ 67 блокирует поступле- 55 ие через элемент 2И 64 тактовой частоты

9 на вход "— 1" Сч РЗ 67; переводит в единичное состояние RS-триггер 63; Тг Зн 41 и

S-триггер 47 переводятся в нулевое состояние; происходит останов КТС-ГТИ 40, Происходит опрос элемента И 21 в БУ 6 и в случае наличия на его входах команды

"Конец теста" происходит выработка сигнала "Стоп" БПТ. Запуск G 40 для записи последующих команд тестового набора в сжатой форме происходит по сигналу сопровождения команды, поступающему из

БПТ4.

Процедура формирования адреса при считывании информации из ОЗУ 2 сводится к следующему (см. фиг.б).

Шаг А, Принятие внешнего сигнала

"Чтение тестовой информации" (режим тестового диагностирования).

Шаг Б. Установка в исходное состояние всех элементов с памятью в многоканальном устройстве тестового контроля, Шаг В. После принятия сигнала "Пуск" устройство начинает работу, Шаг Г, Считывание из ОЗУ2 бита информации — являющегося информацией о состоянии канала ОК 11.

Шаг Д. Считывание из ОЗУ 2 второго бита информации — являющегося признаком режима коди ро Ba н ия (П Р К).

Шаг Е, Анализ информации, полученной в шаг Д.

Так как это первый цикл формирования адреса, то ПРК1 является логическим О, Если же это i-цикл формирования адреса, то формирование следующих шагов проводится по следующему правилу:

ПРК; = 1 — следующие биты информации являются битами приращения адреса, количество битов приращения адреса определяется показателем РПА — 1 (разрядность приращения адреса).

ПРК = 0 — следующие три бита информации являются показателем РПАь значение показателя РПА и ПА приведены в табл.3.

Шаг Ж. Считывание иэ ОЗУ 2 информации в соответствии со значением РПА, Шаг 3. Формирование адреса обращения к ОК 11 (Бу 6).

Шаг И. Формирование сигнала СС "сигнала сопровождения для передачи адреса, сформированного в шаге 2, Шаг К. Переход к шагу Г, Останов данной процедуры может произойти при выполнении одного из двух условий — поступления сигнала "конец с теста" или сигнала "прерывание" иэ БУ 6.

Опишем как осуществляется работа

БВИ 3 в соответствии с выше описанной процедурой. . Шаг А, С БУ 6 сигнал логическая 1 поступаетна входы элементов982И вЂ” НЕ,802И и НЕ 82, при этом сигналы запрета, поступающие на входы "инкремент 1" Сч КЦ

1837295

10

81 и вход стробирования W 1 ДШ 83, снимаются.

LUar Б. Цепи установки в исходное состояние БВИ 3 на фиг.б показаны только для тех элементов, работа которых без этого не понятна, чтобы не загромождать рисунок.

Шаг В. При нажатии кнопки "Пуск" КТСГТИ G 40 начинает работу. КТС-ГТИ формирует импульсы временная диаграмма которых представлена на фиг.8. На этом рисунке представлен цикл обработки одного бита при считывании из ОЗУ 2. Цикл обработки состоит из десяти тактов, Как видно из фиг.8 такты сдвинуты на полпериода. С помощью RS-триггеров 75, 76 находящихся в БСИ 1, формируются сигналы управления циклом считывания из ОЗУ 2.

Шаг Г. Из ОЗУ2 считывается бит информации, он поступает на О-входы ВРгПИ 85, представленном на фиг.7. На входе стробирования W t ДШ 83 логический О. В такте Т8 сигнал от G 40 поступает на вход стробирования Wz и с нулевого выхода (так как по адресным входам ДШ 83 (О) ) ДШ 83 сигнал поступает на С-вход триггера (ТГИ) в ВРгПИ

85 и в него записывается информация, находящаяся в на D-входе.

Этим же сигналом устанавливается в нулевое состояние разряды ПА1...ПА9 в

ВРгПИ 85.

От G 40 на вход 2И 80 в такте Т9 поступает сигнал логического 0 и с выхода 2И 80 на вход "Инкремент" 1 Сч КЦ 81 поступает сигнал и на выходе Сч КЦ 81 появляется значение (1)г.

ШагД. Из ОЗУ 2 считывается бит информации, он поступает на D-входы ВРгПИ 83, на входе стробирования W 1 ДШ 83 логический О, а в такте Т8 сигнал с G 40 поступает на вход стробирования 2 и с первого выхода (так как на адресных входах ДШ 83 (1) ) поступает сигнал на С-вход триггера ПРК и в него записывается информация, находящаяся на О-входе.

На второй вход элемента 2ИЛИ 79 от G

40 в такте Т10 поступает сигнал. По этому сигналу производится запись в Сч КЦ 81 числа 5 в двоичном коде.

tHar Е, Если в Тг ПРК В РгПИ 83 записался логический 0, то дальнейшие действия как в шаге Д. Если же в Tr ПРК ВРгПИ 85 записалась логическая 1, то с прямого выхода Тг ПРК в ВРгПИ 85 на вход CD-триггера

ПРК-А поступает перепад сигнала, по которому в Тг ПРК-А записывается логический О и на прямом выходе этого триггера появляется сигнал логический О, который поступает на вход элемента 2ИЛИ 79, В следующем цикле из ОЗУ 2 считывается бит информации, он поступает íà D15

55 входы ВРгПИ 85, в такте Т8 сигнал КТС-ГТИ поступает на вход стробирования 2 и с пятого выхода ДШ 83 (так как на адресных входах ДШ 83 (5$) поступает сигнал на Свход первого триггера ПА в ВРгПИ 85 и в него записывается информация, находящаяся нэ D-входе.

Сигнал с пятого выхода ДШ 83 в такте

Т8 также поступает на вход предварительной записи С Сч OA 95 и в него записываешься информация, поступающая от МХ 93 на 0входы.

В зависимости от информации в триггерах РПА формируются следующие сигналы управления MX 93.

1. РПА = 111 — подключаются А входы

МХ 93 на выходах — соответствующая информация.

2, РПА = 000 — выходы МХ 93 переводятся в состояние "высокий импеданс".

3. РПА = 100 — то же, что и в п.2.

4. При всех других состояниях РПА подключаются В-входы MX 93 и на выходах— соответствующая информация, На А-входах MX 93 "данных" код (6)2, а на В-входы поступает информация с инверсных выходов триггеров РПА, т.е, на 0-входы Сч ОА 95 поступает обратный код РПА, прямой код приведен в табл,3.

На входы элементов ЗИЛ И вЂ” HE 87, ЗИ 88 и СС 89 поступает информация с прямых выходов РПА из ВРгПИ 85 и с выходов этих элементов поступают сигналы управления

MX 93, Элемент ЗИ 88 управляет V-входом

MX 93, выбирающим группу входов А или В, при Н = О выбираются А-входы, а при Н = 1—

В-входы, Элемент ЗИЛИ-НЕ 87, СС 89 и 2ИЛИ 88 управляют W-входом MX 93, который переводит выходы MX 93 в состояние высокого импеданса, Следовательно, в Сч ОА 95 записывается информация в соответствии со следующей таблицей 4. Следует отметить, что на

В-вход старшего разряда "зашита" логическая 1.

В этом же цикле на входы элемента

2ИЛИ вЂ” НЕ 9 в тактах Т9 и Т10 поступают сигналы от G 40 и на выходе элемента

2ИЛИ-Н Е 97 формируется импульс, равный половине периода ГТИ, формирование этого импульса показано на графике фиг,10.

С выхода элемента 2ИЛИ вЂ” НЕ 97 этот импульс поступает на вход элемента 2И 101, на другом входе этого элемента — потенциал лог.1, следовательно, на выходе элемента

2И 101 появляется импульс той же формы, что и на графике фиг.10. Он поступает на вход "инкремент" 1 Сч ОА 95 и содержимое

Сч ОА 95 увеличивается на единицу.

1837295

Шаг Ж. Обработка остальных битов приащения адреса (вплоть до последнего) не тличается от шага Г. единственное, что небходимо отметить запись информации в Тг

А осуществляется поступлением сигна- 5 а с соответствующего выхода ДШ 83 в акте Т8, а выход определяется двоичной омбинацией, поступающей с выходов Сч

Ц 81 на входы ДШ 83, Увеличение на 1 воичного веса Сч КЦ 81 осуществляется в 10

9, Увеличение на 1 двоичного веса Сч ОА

5 происходит так, как описано в следуюем шаге.

Шаг 3. Рассмотрим обработку последего бита приращения адреса. Иэ ОЗУ 2 15 с итывается бит информации, он поступает

D-входы ВРгПИ 85, в такте Т8 сигнал с G поступает на вход стробирования W 2

Ш 83 и с I-выхода (так как на адресных одах ДШ 83 (i)z) ДШ 83 сигнал поступает 20

С-вход 1-го триггера ПА и в него записыется информация, находящаяся на D-вхоВ тактах Т9 и Т10 сигнал поступает (таккак в шаге Е) на вход "инкремент" 1 Сч 25

95 (двоичный вес счетчика равен (14).,) и оичный вес счетчика становится равным (15), На выходе "прямой перенос" Сч ОА 95 и является сигнал "лог,0". Этот сигнал пос упает на входы элементов 2И 101, 2И-HE 30

8, 2ИЛИ 96 и 2И вЂ” НЕ 98. Элемент 2И 10 б окирует поступление импульсов от 6 40 н вход "Инкремент 1" Сч ОА 95, до поступл ния импульса на вход предварительной у тановки "С" Сч ОА 95 и пятого выхода ДШ 35

8 в такте Т8.

Элемент 2И вЂ” HE 86 выходом соединен с в одом начальной установки R Сч КЦ 81 и, седовательно,,устанавливается Сч КЦ 81 в н левое состояние (О), 40

Элемент 2И вЂ” НЕ 98 выходом соединен с входом записи регистра BPr 99 и перепад у вня сигнала из лог.0 в лог.1 производит за ись информации, находящейся íà D-входа ВРг99, Информация íà D-входах ВРг99 45 ф рмируется суммированием в CM 94 инф рмации, записанной в Рг 91 и Тг ПА в

В гПИ 85, Как формируется информация в ТгПА бь о описано выше. 50

В регистр PrA 91 информация поступает на D-входы с выходов ВРг 99, а запись ее пр изводится в такте Т1 при поступлении си нала от G 40, Первый адрес всегда формируется сум- 55 ми ованием информации, поступающей с

Tr АТЗРПИ 85 с(O)z, так как ВРг99 и РгА

91 становлены в нулевое состояние в шаге

Б. ри РПА = 111 с выхода элемента ЗИ 88 си нал поступает на вход R РгА 91 и устанавливает его в нулевое состояние, так как в

ТгПА в ВРгПИ 85 формируется абсолютный адрес, Шаг И, Сигнал лог,0 с выхода "прямой перенос" Сч ОА 95 поступив на вход элемента

2ИЛИ 96 разрешает формирование сигнала

СИ. В следующем цикле после обработки последнего бита ПА в такте Т2 сигнал поступает от G 40 на второй вход элемента 2ИЛИ 96 и на его выходе появляется уровень лог,0, который поступает на R вход ТгСИ 100 и он его перебрасывает в нулевое состояние, т.е, на его выходе появляется перепад из лог.1 в лог,0, возвращается ТгСИ 100 в исходное состояние при поступлении сигнала с пятого выхода ДШ 83 в такте Т8.

Шаг К. Переход к шагу Г.

Следует отметить, что при РПА = 100 в

ОЗУ 2 этот разряд в ТгПА не хранится, т.к, он всегда равен 1, поэтому как только СС 89 обнаруживает, что код, поступивший 07 РПА в ВРгПИ 85 на его входы А совпал с кодом, "зашитым" на его входах В (100), на выходе появляется сигнал лог,1, который поступает на вход элемента 2ИЛИ 98 (как было описано выше) и на вход элемента НЕ 84, выход этого элемента соединен с входом установки в единичное состояние ТгПА 1 в ВРгПИ

85 и переводит прямой выход ТгПА 1 в состояние лог.1, Еще одна особенность, которая не была описана выше, это формирование признака

"К" (контроль или начало следующего слова), Как только элемент ЗИЛИ вЂ” НЕ 87 обнаруживает, что, код, поступивший от РПА в

ВРгПИ 85 на его входы, равен (000) на выходе появляется сигнал лог.1, который поступает на 0-вход Тг 92, а запись лог,1 происходит при появлении сигнала с инверсного выхода ТгПРК ВРгПИ 85 на вход "С"

Тг 92. На его выходе появляется лог.1, которая поступает на соответствующий D-вход

В Pr 99.

В заключении приведем форматы, хранящиеся в ОЗУ 2, В таблице 5 приведен формат для формирования признака "К" в таблице 6 — формат с ПА = 1, в таблице 7 — формат ПА = 2 и в таблице 8 — формат ПА = 9.

Обьем тестовой информации в предлагаемом методе определяется как

Чз - М +g (а +p+ diJ (бит), 1=1 где a — разрядность указателя режима кодирования, в предлагаемом устройстве равен 1;

P — разрядность указателя величины ПА, в предлагаемом устройстве равен либо "0", либо "3";

1837295

Л вЂ” РПА, в предлагаемом устройстве из меняется от "О" до. "9";

M — суммарное количество переключений входов v выходов сигналов, направление передачи информации иммасок, Таким образом, предложенная на фиг.1 блок-схема позволяет уменьшить объем памяти, необходимый для хранения тестовых программ, за счет кодирования исходной информации. Максимальный выигрыш в уменьшении объема памяти при использовании предлагаемого устройства по отношению к объему памяти в устройстве (2) достигается при упорядочении изменения тестовой информации; например, при проверке логических модулей, содержащих 256 контролируемых каналов. зависимость получаемого выигрыша от количества изменений в разрядах последующего тестового набора по отношению к предыдущему показана в табл.9.

Формула изобретения

1, Многоканальное устройство тестового контроля логических узлов, содержащее блок управления, дешифратор адреса, блок памяти тестов, блок памяти диагностики, и-блоков контроля, причем первая группа логических входов блока управления соединена с первой группой выходов и блоков контроля, первая группа входов которых является первой группой входов устройства, группа выходов устройства для подключения к контролируемому логическому узлу является второй группой выходов и-блоков контроля, группа адреса входов которого соединена с группой выходов дешифратора адреса, группа адресных входов которого, обьединенная с группой адресных входов блока памяти диагностики и второй группой входов и-блоков контроля, является первой группой выходов блока управления, первый выход которого соединен с управляющим входом п-блоков контроля, первый вход логического условия блока управления является первым выходом блока памяти диагностики, первый информационный вход которого является управляющим входом устройства для подключения через логический пробник к внутренней точке контролируемого логического узла, входы начальной загрузки устройства соединены с входами начальной загрузки блока памяти диагностики и блока управления, вторая группа выходов блока управления которого соединена с группой управляющих входов блока памяти тестов, группа выходов которого соединена с группой входов загрузки блока управления, вто5

55 рой выход блока управления соединен с элементом индикации, а третий выход блока управления является вторым информационным входом блока памяти диагностики, отличающееся тем,что,сцелью увеличения производительности устройства,- за счет увеличения частоты подачи входных воздействий на объект контроля, сокращения объема памяти, необходимой для хранения программ тестового контроля, введены блок сжатия информации, оперативное запоминающее устройство (ОЗУ), блок восстановления информации, группа выходов которого соединена с вторым входом логического условия блока управления, третья группа выходов блока управления которого соединена с первой группой входов блока восстановления информации, первый вход которого соединен с выходом 03У, группа управляющих входов которого соединена с первой группой выходов блока сжатия информации, вторая группа выходов которого соединена с второй группой логических входов блока управления, четвертая группа выходов блока управления которого соединена с группой входов блока сжатия информации, вход которого соединен с вторым выходом блока памяти тестов, третья группа выходов блока сжатия информации соединена с второй группой входов блока восстановления информации.

2, Устройство по п,1, о т л и ч а ю щ е ес я тем, что блок сжатия информации содержит два элемента И, приемный регистр, сумматор-вычитатель, регистры приращения адреса и регистр разрядности приращения адреса. схему сравнения, устройство управления записью, формирователь разрядности приращения адреса, два триггера, О-триггер знака и 0-триггер признака режима кодирования, элемент ИЛИ вЂ” НЕ, элемент НЕ, генератор тактовых импульсов, причем группа информационных входов приемного регистра, объединенная с первыми входами сумматора-вычитателя и первой группой входов устройства управления записью, является группой входов блока, вход начальной установки которого объединен с первым входом первого элемента И, входами сбросов регистра приращения адреса и регистра разрядности приращения адреса, вторым входом сброса второго триггера и входом сброса 0-триггера признака режима кодирования и вторым входом устройства управления записью и является первым входом установки первого триггера, второй вход установки которого объединен с входом синхронизации приемного регистра, первым входом второго элемента И, первым входом сброса второго

17

18

1837295,. триггера и первым выходом устройства уп: равления записью и является выходом вто рой группы выходов блока, третья группа, :выходов которого объединена с третьей группой входов устройства управления

; записью и является первой группой выхо, дов генератора тактовых импульсов, вто, рой выход которого объединен с входом

- установки второго триггера и входом син:; хронизации регистра приращения адреса, ! . :группа выходов которого объединена с пер-!, выми входами схемы сравнения и является

;: четвертой группой входов устройства уп, равления записью, пятый вход которого

: объединен с первым входом сброса первого

:; триггера и является входом блока сжатия

, информации, вход первого разряда группы

:,входов которого является третьим входом, установки первого триггера, выход которого

; .является входом пуска генератора тактовых импульсов, третий выход которого является

С-входом 0-триггера знака, вход сброса ко : торого соединен с выходом второго элемен; та И, второй вход которого объединен с выходом элемента ИЛИ вЂ” НЕ, входом элемента НЕ, вторым входом первого элемента

И, выход которого соединен с входом сброса приемного регистра, группа выходов которого соединена с вторыми входами сумматора-вычитателя, группа выходов которого, объединенная с соответствующим разрядом с D-входом 0-триггера знака и группой входов элемента ИЛИ вЂ” НЕ, соединена с информационными входами регистра приращения адреса, группа выходов которого, объединенная с шестой группой входов устройства управления записью, является первой группой входов формирователя разрядности приращения адреса, группа выходов которого, объединенная с информационными входами регистра разрядности приращения адреса, является вторыми входами схемы сравнения, выход которой является D-входом 0-триггера признака режима кодирования, С-вход которого соединен с выходом второго триггера, второй вход сброса первого триггера является входом второго разряда группы входов блока, первая группа выходов которого является выходом устройства управления записью, выход элемента НЕ является вторым входом формирователя разрядности приращения адреса, четвертый выход генератора тактовых импульсов соединен с синхровходом регистра приращения адреса, выход 0-триггера признака режима кодирования является седьмым входом устройства управления записью, выход триггера знака соединен с входом элемента ИЛИ-НЕ.

3. Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок восстановления информации содержит счетчик конца цикла, дешифратор, три элемента ИЛИ, три элемента И, два элемента НЕ, выходной регистр преобразования информации, два элемента

ИЛИ вЂ” НЕ, схему сравнения, два элемента

И вЂ” НЕ, регистр адреса, D-триггер, мультиплексор, сумматор, счетчик обработки адреса, выходной регистр, триггер, первый вход первого элемента И, объединенный с входом первого элемента НЕ и первым входом первого элемента И вЂ” НЕ, является первым разрядом первой группы входов, второй вход первого элемента И вЂ” НЕ, объединенный с вторым входом второго элемента И—

НЕ, первым входом второго элемента И, первым входом третьего элемента ИЛИ, соединен с выходом счетчика обработки адреса. синхровход которого, объединенный с входом установки триггера синхроимпульсов, является первым выходом дешифратора, вторая группа выходов которого соединена с входами синхронизации и сброса выходного регистра преобразования информации, первый выход которого является первым входом первого элемента ИЛИ, выход которого соединен с синхровходом счетчика конца цикла, суммирующий вход которого является выходом первого элемента И, второй вход которого является девятым разрядом второй группы входов блока, первый вход которого соединен с информационным входом выходного регистра преобразования информации, вход установки соединен с выходом второго элемента НЕ, вход которого соединен с первым входом второго элемента ИЛИ и соединен с выходом схемы сравнения, первая группа входов которой, объединенная с входами третьего элемента И, входами элемента ИЛИ вЂ” НЕ, соединена с второй группой выходов выходного регистра преобразования информации, выходы третьей группы .которого соединены с синхровходом 0триггера, 0-вход которого, объединенный с выходом первого элемента ИЛИ вЂ” НЕ, соединен с вторым входом второго элемента

ИЛИ, выход которого является управляющим входом мультиплексора, информационный вход которого является четвертым выходом выходного регистра преобразования информации, пятый выход которого является первым входом сумматора, второй вход которого является выходом регистра адреса, вход сброса которого соединен с выходом элемента И и является управляющим входом мультиплексора, выход которого соединен с информационным входом . счетчика обработки адреса, суммирующий

1837295

20 входом дешифратора, выход первого элемента И-НЕ соединен с синхровходом выходного регистра, группа выходов которого, объединенная с группой информационных

5 входов регистра адреса, является выходом блока, первый разряд второй группы вхо дов.которого также соединен с синхровходом регистра адреса, выход D-триггера соединен с первым информационным вхо10 дом выходного регистра, второй D- 8õoä которого соединен с выходом сумматора, второй разряд второй группы входов блока соединен с вторым входом третьего элемента ИЛИ, выход которого является входом

15 сброса триггера, выход которого и группа выходов блока соединены с выходом выходного регистра. вход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом второго элемента ИЛИ-НЕ, первый и второй входы которого являются соответственно девятым и десятым разрядами второй группы входов блока и соединены с вторым входом первого элемента ИЛИ; а восьмой разряд второй группы входов — с первым управляющим входом дешифратора соответственно, информационные входы которого соединены с разрядными выходами счетчика конца цикла, вход сброса которого является выходом второго элемента И-НЕ, первый вход которого является и вторым разрядом первой группы входов блока, выход первого элемента НЕ является вторым управляющим

Таблица Х

Ацресные разряды Инф. Контн. Обознач. Виц разряд разряд команды команцы

2 3 4 :.5 6 7 8 9

Х 0 0 I С I Х 0 I

0 I 0 I 0 I Х 9 I

0 I 0 I I 0 Х

0 0 0 0 0 0 0 0.0

0 0 0 0 0 G 0 0 0

Х Х I I I I I

Х 3Е 3f М 3Е 3Е И М М

36I установки

362

363

Диагностика установки

Пауза сравнение

5П конец с теста

К обработки К

I м

ы м м

0 м

I I м I

Таблица 2

9р 8р 7р бр бр . :4р Зр 2р

0 О

G О

U О

0 О

X/О

I/O Х/0

Х/О Х/О

0 0

О О

О Е 0

О Х

Е О С

I О Х

Х I 0

Х I X

Х Х

Х Х

0 О О

О 0

U 0

О 0

0 0

0 О

0 О

О С

О X

Е т/О

0 О

0 0 О

0 О 0

0 О Х

О .Х I/О

r I/o Х/о

I/o I/0 Х/О

Х/О Х/О r/0

I/0 X/О Х/О

I/0 I/G I/0

0 0 О

О

Х/О

Х/О Х/О

I/О X/0

I/О r/0

I/0 l/Î

I/u r/e

I/0 Е/О

Х/О Х/О

О 0

1837295

Таблица 3

Ж ПРК Р11А ПА Примечание и/

Е бит 2 бит 3 бит кол-во бит информац.хранящейся s ПА формирувтся бит разделитель К

0 0

I 0

У

0 Х 0

Х I 0

0 0 Х

4 Е

5 б

0 I

I I

8

Хранится полноразряоный апрес

Таблица 4

Я вхопы Сч ОА 44

Состояние РПА

3 бит I 2 4 8

Убит 2 бит

:I ;2

4

0

I (I

I

0

I

0

I

0

I

У

I I

I I

0 0

0

Е 0

I I

I I

I I

0 I

0 I

0 I

I 0

1837295

Таблица 5

ПРК РПА РПА РПА (2 3

Х/0 0 0 0 0 .

Таблица 6

qv ПРК РПА РПА . РПА

I 2 3

I/0 -9 1 О яь ПРК

° Ю ««

I/О

0 с 1, Ь ПРК РПА РПА РПА ПА ПА

I 2 3 а

Таблица 7

I/Î- Х 0 I 0 I/0 I/0

Ъ ПРК ПА ПА

I/0 0 Х/О Х/О

Х/О Т " E I . Х .:Х/O 1/О Х/О Х/О Х/0 I/0 I/О I/0 I/О р/ ПРК ПА 1 ОА2 ПАЗ ПА4 ПА5 ПА6 ПА7 ПА8 ПА9

I/О О. I/О Х/О l/0 I/О Х/О Х/O I/0 Х/О E/О

Таблица 9

Таблица 8

7 ПРК РПА РПА РПА: ПАХ ПА2 ПАЗ ПА4 ПА5 ПА6 ПА7 ПА8 .ПА9

I 2 3

1837295

1837295

3837295

М

/ км) т/Ф(ьм «Ф ач

Ряб/

ЮМг ячЕйки

r8a) йЬ Р

Fv3 f/ 83 295

1837295

b из

1837295 фзкмг р

КОттумауиы

I — — — ia rneCmaA

d5fpp wrue О ЭнЮЕним1 ю уюУи,фщлукй ! мял о тхкак

« rn grkvW Ð

I анные а котту Юуии сжлюе a W

I м аиО иреащмй) HIVE Ф ЖРДКЮ)(— У rneempЬ й

ЮЖИНО Ф ЖфФИугiу

" РЫ ацду,д „,ц д

Фиг, 9

Составитель А. Мисуловин

Техред М.Моргентал Корректор А. Обручар

Реда ктор

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 2866 Тираж Подписное

НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов Многоканальное устройство тестового контроля логических узлов 

 

Похожие патенты:

Изобретение относится к области вычислительной техники и может быть использовано для моделирования, исследования вероятностных характеристик автоматических средств контроля управляющего вычислительно го комплекса

Изобретение относится к вычислительной технике и может найти применение в схемах контроля логических блоков

Изобретение относится к автоматике и вычислительной технике

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении легко тестируемых многоразрядных суммирующих схем

Изобретение относится к вычислительной технике и может быть использовано для диагностирования логических блоков

Изобретение относится к вычислительной технике и может быть использовано при построении систем контроля и диагностики сложных цифровых устройств, Целью изобретения является расширение функциональных возможностей за счет сохранения на произвольно выбранных выходах устройства фиксированных уровней логических сигналов в цикле псевдослучайного тестирования

Изобретение относится к цифровой вычислительной технике, в частности к средствам автоматизации контроля и поиска неисправностей в устройствах с дискретным характером функционирования, и может быть использовано в автоматизированных комплексах отладки и ремонта цифровых устройств

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля работоспособности цифровых блоков и схем, поиска и локализации в них неисправностей как в процессе регулировки, так и в процессе эксплуатации

Изобретение относится к системам управления телевидением и радиовещанием

Изобретение относится к цифровой вычислительной технике и может быть использовано в автоматизированных системах для контроля ЭВМ

Изобретение относится к области электрорадиотехники и может быть использовано для проверки функционирования DVD плеера

Изобретение относится к способу и системе отладки многоядерной системы с возможностями синхронной остановки и синхронного возобновления

Изобретение относится к области автоматики и цифровой вычислительной техники

Изобретение относится к испытательной технике и может быть использовано для диагностики функционирования микросхем оперативной памяти во всех отраслях микроэлектроники и радиотехники

Изобретение относится к средствам построения модели состояния технического объекта

Многоканальное устройство тестового контроля логических узлов

Наверх