Устройство для тестового контроля логических узлов

 

Изобретение относится к области вычислительной цифровой техники и может быть использовано для контроля функционирования цифровых узлов и блоков с проверкой их работоспособности при оптимальных (граничных) значениях входных уровней воздействующих сигналов и проверкой оптимальных (граничных) значений уровней выходных сигналов, Целью изобретения является расширение номенклатуры контролируемых узлов и блоков и расширение функциональных возможностей устройства. Обеспечивается проверка ОК с элементами любых серий (ТТЛ, ЭСЛ, КМОП и др.) и в любых их сочетаниях, а также обеспечивается проверка в любом канале устройства выходных уровней логических сигналов ОЕ в статическом режиме на любом тестовом наборе путем изменения входного логического уровня в канале до появления в этом канале несравнения (или сравнения) реакции ОК данного канала с значением эталонного разряда тестового воздействия. 2 з.п. ф-лы, 10 ил., 3 табл. СО с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si>s G 06 F 11/26

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) 1 !

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4945071/24 (22) 13.06.91 (46) 30.08.93. Бюл. М 32 (71) Специальное конструкторское бюро Гомельского завода радиотехнологического оснащения (72) В,И,Амбалов, И.Я,Тырин, А.Г,Пугач и И.В.Еськов (56) Авторское свидетельство СССР

М 1302284, кл. G 06 F 11/26. 1984, Авторское свидетельство СССР

ЬЬ 1278857, кл. G 06 F 11/26, 1984, (54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЛОГИЧЕСКИХ УЗЛОВ (57) Изобретение относится к области вычислительной цифровой техники и может быть использовано для контроля функционирования цифровых узлов и блоков с проверкой их работоспособности при оптимальных

Изобретение относится к области вычислительной цифровой техники и может быть использовано для контроля функционирования цифровых узлов и блоков с проверкой их работоспособности при оптимальных (граничных) значениях входных уровней воздействующих сигналов и проверкой оптимальных (граничных) значений уровней выходных сигналов.

- Целью изобретения является расширение номенклатуры контролируемых узлов и блоков и расширение функциональных возможностей за счет ориентации дополнительных режимов контроля, На фиг.1 приведена функциональная схема автоматизированной системы тестового контроля; на фиг.2 — блок сопряжения; на фиг,3 — блок синхронизации; на фиг,4—. Ж „1837297 Al (граничных) значениях входных уровней воздействующих сигналов и проверкой оптимальных (граничных) значений уровней выходных сигналов, Целью изобретения является расширение номенклатуры контролируемых узлов и блоков и расширение функциональных возможностей устройства.

Обеспечивается проверка ОК с элементами любых серий (ТТЛ, ЭСЛ, КМОП и др.) и в любых их сочетаниях, а также обеспечивается проверка в любом канале устройства выходных уровней логических сигналов ОЕ в статическом режиме на любом тестовом наборе путем изменения входного логического уровня в канале до появления в этом канале несравнения (или сравнения) реакции ОК данного канала с значением эталонного разряда тестового воздействия, 2 э.п. ф-лы, 10 ил„3 табл. блок памяти команд; на фиг.5 — регистр кода задержки; на фиг.б — блок коммутации; на фиг,7 — функциональная схема компаратора; на фиг.8 и 9 — временная диаграмма работы блока синхронизации при значении кода задержки анализа реакции ОК, равным; на фиг.10 — временная диаграмма работы блока синхронизации при значении кода задержки анализа реакции ОК, отличного от g..

Устройство (фиг.1) содержит блок задания тестов и обработки реакции 1, блок 2 сопряжения, дешифратор 3 адреса, блок 4 синхронизации, блок 5 памяти команд, регистр 6 кода задержки, регистр 7 управления режимами, регистр 8 пуска, регистр 9 состояния, блок 10 коммутации, компараторы 11 — 11П, входной буфер 12 кодовых пачек

1837297

50

55 (и — число входов/выходов контролируемого блока).

Блок 2 сопряжения (фиг.2) содержит блок 13 согласующих делителей, шинные формирователь 14, 15, дешифратор 16 адреса, блок 17, блок 18 инверторов, регистр

19 адреса, элементы ИЛИ-НЕ 20 и 21, элементы 22 и 23 НЕ, элемент 24 задержки, элемент ИЛИ 25, элемент И вЂ” НЕ 26, элемент

И 27.

Блок 4 синхронизации (фиг.3) содержит элемент 28 И вЂ” ИЛИ вЂ” НЕ, 0-триггеры 29 — 30, счетчик 35 тактовых импульсов синхронизации, регистр 36 сдвиговый, формирователь

37 тактовых импульсов, блок 38 нагрузочных резисторов, элементы И 39 и 40, генератор 41 тактовый, элементы 42, 43 и 44 НЕ, элементы ИЛИ 45, И-НЕ 46 и 47 элементы, элемент ИЛИ вЂ” НЕ 48, резисторы 49 и 50.

Блок 5 памяти команд (фиг.4) содержит формирователь 51 адресов микрокоманд, оперативное запоминающее устройство (ОЗУ) 52 — 52 микрокоманд, регистр 53 микрокоманды, регистр 54 перезаписи, регистр

55 адреса микрокоманды. буферы передачи данных 56 — 59 ОЗУ.60 трассы адресов микрокоманд, счетчик 61> — 61у адресов ОЗУ тестовых реакций, элементы НЕ 62 — 65.

Регистр 6 кода задержки (фиг.5) состоит из параллельного счетчика 66, О-триггера

67, элементов ИЛИ 68 — 70, НЕ 71 — 73, элемента ИЛИ-НЕ 74, элементов И 75 и 76.

Блок 10 (фиг.6) каналов содержит мультиплексор 77, 03У 78 коммутации каналов, ОЗУ 79 тестовых воздействий, ОЗУ 80 потенциально-импульсное, ОЗУ 81 маски каналов, ОЗУ 82 тестовых реакций, регистр 83 коммутации каналов, регистр 84 тестового воздействия, регистр 85 потенциально-импульсный, регистр 86 маски каналов, буфер

87 чтения тестовых реакций, буфер 88 чтения коммутации каналов, буфер 89 чтения тестового воздействия, схему 90 сравнения, схему 91 запрета сравнения в каналах, переключатель 92 потенциально-импульсный, Dтриггер 93 диапазона уровней, стабилизатор 94 опорного напряжения nepeoro диапазона уровней, стабилизатор 95 опорного напряжения второго диапазона уровней, стабилизатор 96 смещения уровней, элементы 97 и 98 ИЛИ. элементы НЕ 99 и 100.

Каждый из и (драйверов) — компараторов (где n — число каналов устройства) содержит элемент 101 задержки с блоком 102 элементов И, перемычки 103 и 104, регистр .105, элемент И 106, ОЗУ 107 кодов уровней, блок 108 потенциального согласования резисторов смещения (входных уровней ЦАП), ЦАП 109, резистор 110 опорного напряжения ЦАП, резистор 111 смещения уровня

ЦАП операционный усилитель 112, двуполярный эмиттерный повторитель 113, двунаправленные транзисторные ключи, 114 — 116, входной двуполярный истоковый повторитель 117, компаратор 118, элементы

HE 119 — 122, транзисторы 123 и 124, 12 согласующие резисторы 125 и 126, резисторы

127 — 141.

Блок задания тестов и обработки реакции 1 предназначен для ввода информации в блок 5 памяти команд, в регистр 7 управления режимами работы устройства, в регистр 8 пуска устройства, для записи в блок

10 тестовых наборов, каждый из которых включает в себя одновременно коммутацию каналов входами-выходами, тестовое воздействие, содержащее входные воздействия на ОК и эталонную информацию для сравнения с реакцией ОК, установку каналов в потенциальные или импульсные режимы и маску каналов, для записи в (драйверы) компараторы 11 — 11 значений кодов входных уровней логических "0", "1" и диапазона этих уровней, а также для ввода из блока 5 памяти команд трассы тестовых наборов (последовательности выборки адресов ОЗУ

52 — 52 микрокоманд), адреса тестового набора и адреса ОЗУ тестовых реакций, из регистра 9 состояния — причину останова программы контроля (ПК) ОК, из блока 10 каналов — тестовых реакций ОК на тестовые воздействия, коммутацию каналов и тестовое воздействие на ОК, при любом останове

ПК, в качестве блока задания тестов и обработки реакции используется стандартный вычислительный комплекс на базе ЭВМ с организацией обмена информацией с внешними устройствами по магистральному параллельному интерфейсу (МПИ). Внешняя магнитная память вычислительного комплекса используется для длительного хранения ПК.

Блок 2 сопряжения (фиг.2) обеспечивает обмен информацией ЭВМ вычислительного комплекса 1 ПО МПИ с соответствующими абонентами (блоками и регистрами) устройства. МПИ, соединенный с первым входом блока 2, состоит из 16 двунаправленных линий сигналов АДОΠ— АД15 (АДРЕС-ДАННЫЕ), и однонаправленных линий сигналов управления обменом: BY (выбор устройства), ОБМ (синхронизация обмена), ДЗП (запись данных); ДЧТ (чтение данных), УСТ (установка), ОТВ (ответ устройства). Остал ьные линии. МПИ в блоке 2 не используются, передача сигналов "1" (логическая 1) по линиям сигналов АДОΠ— АД15 осуществляется напряжением низкого уровня, а передача сигналов "0" (логический О) напряжением высокого уровня, активным

1837297

1 ают на элемент ИЛИ НЕ. Если адрес с

BM принадле>кит адресу одного из абонентов устройства, то в одном или нескольк 1х старших разрядах дешифрированного адреса на выходе регистра 19 буде присут- 35 с твовать "1", при этом на выходе элемента

20 установится сигнал "0", По завершению з писи в регистр 19 адреса абонента ЭБМ с имает адрес с линий АДОΠ— АД15 и арган изует обмен информацией с абонентом че- 40 рез формирователь 14 по шине данных (ШД) с вместно с сигналами ДЗП или ДЧТ s зав симости от направления обмена инфорацией с абонентами устройства, сигналы

ЗП и ДЧТ с шинного формирователя 15 45 передаются на дешифратор 3 для страбиров ния в нем адресов абонентов и собираютс по ИЛИ на элементе 25, Сигнал "0" с в хода элемента 20, проходящий через элеент НЕ 23, и сигнал с выхода элемента 25, 50 пооступая на входы элемента И вЂ” НЕ 26, форируют на выходе элемента 26 сигнал ОТВ, означающий окончание цикла обмена с

ВМ, СИГНАЛ "1" с выхода элемента 23, разованный сигналом "0" с выхода элеента 20, и сигнал ДЧТ. поступа ощие на ады элемента И 27, образуют на его выхосигнал "1", который используется для пеключения шинного формирователя 14 на ! ередачу информации абонента с ШД на ействующим) значением для сигналов упавления обменом является сигнал "0", Для беспечения согласования распрастранеия сигналов в линиях МПИ эти линии подлючены к блоку 13 согласующих делителей ипа К314НР1, Дешифратор 16 при поступении на его входы сигналов старших разядов адреса с шинного формирователя 14 сигнала "BY" через элемент HE 22 с шиного формирователя 15 обеспечивает деифрацию старших разрядов адреса бонента. С выходов дешифратора 16 через лок 17 нагрузочных резисторов для откры х коллекторов дешифратора 16 и через лок 18 инверторав дешифрированные сигалы поступают на регистр 19, где савместо с сигналами адресов младших разрядов, оступающих с шинного формирователя 14; поминаются па переднему, задержанноу элементом 24, фронту сигнала ОБМ с инного формирователя 15. Сброс адреса в егистре 19 производится па его входу "!" нятием сигнала ОБМ при завершении диночного цикла обмена, В качестве дефратора 16 применено постоянное запа1нающее устройство (ПЗУ). С выхода гистра 19 дешифрированный адрес по не адреса (ША) поступает на блок 3 и мпараторы 111 — 11n, Кроме того старшие азряды адреса с вь1хода регистра 19 посту5

3ВМ. ШД имеет связь с блоками 5 и 10 с компаратора 11.111 и с регистрами 7, 8 и 9, Формирование сигнала СБР (сброс), передаваемого на блоки 4, 5, 10, компаратора

11 — 11п и регистр 6 для приведения их в исходное состояние осуществляется элементам ИЛИ вЂ” HE 21 приходящими на его входы сигналами УСТ с МПИ и HY (начальная установка) с регистра 8 пуска.

Дешифратср 3 адреса применяется для стробирования адресов, поступающих с регистра 19 блока " па ИА v«формирования на выходе дешифратора в соответствии с этими адресами под управлением стробирующих сигналов ДЗП или ДЧТ, поступающих с алака 2. соответственна сигналов записи информации в блоки 5., 10, компаратары 11—

11» и регистры 7, 8 M сигналов чтения информации из блоков 5, 10 и из регистра 9, а также для формировачия ряда вспомогательных сигналов для управления в блоке 5 буферами 56-59 передачи данных, для упрасления в блоке i0 буферами 87 — 89 передачи данных и для управления в блоке 10 буферами передачи данных, входящих в состае 03У 78-82.

Блок 4 синхронизации (фиг,3) используется для формирования последовательностей тактовых импульсов ТИ1 — ТИ8, обеспечивающих работу устройства при проверке OK a соответствии с временными диаграммами (фиг. 8, 9 и 10), На временных диаграммах показаны действующие значения TNl — ТИ8 на выходе формирователя 37, равными "0", а с.грелками обозначены действующие значения фронтов ТИ1 — ТИ8 так же по агношению к выходам формирователя

37.

Временная диаграмма (фиг.8 и 9) образуется формирователем 37 на ПЗУ (соответствующим образом запрограммированным перед его установкой в блок) под управлением на его входах сигналов с выходов последовательного трехразряднога двоичного счетчика 35 из сигналов с выхода регистра

36 сдвига. Таблица программирования формирователя 37 не приводится, т,к. ее составление не представляет сложности исходя из поло>кений ТИ1 — ТИ8 на временной диаграмме и работы счетчика 35 и регистра 36.

Изменение состояния выходов счетчика 35 определяется счетом тактовых импульсов синхронизации (ТИС), поступающих на вход

"+1" счетчика 35 с выхода элемента "И" 76 регистра 6 и образуемых из — àêòîâûõ импульсов генератора (ТИГ), поступающих на вход элемента 76 блока 6 с выхода D-триггера 30, Изменение состояния выхода регистра

36 в цикле 1 и цикле 2 после запуска про1837297

20

55 граммы контроля определяется наличием

"1" на первом входе регистра 36 и ТИ5 на входе "С" регистра 36, поступающего с выхода блока 38 нагрузочных резисторов для открытых коллекторов формирователя 37, а в последнихдвух циклах- цикле F — 1 и цикле

F приходящим сигналом КПК (конец программы контроля) с блока 5 на третий вход регистра 36 и ТИ5 с блока 38 СДВИГ "1" и сигнала КПК определяется обратной связью первого и третьего выхода регистра 36 сдвига с соответствующими его вторым и четвертым входами. Формирование ТИ1-ТИ8 между циклом 2 и циклом F — 1 (циклы 3-F — 2) определяется статическим состоянием регистра 36, т.е. на первом и втором его выходах установлены сигналы "1", а на третьем и четвертом — сигналы "0". Временная диаграмма приведена при значении кода задержки сравнения (КЗС), равным О, соответственно время минимальной задержки сравнения T gq определяется выражением

Тмин = 3 Т, где Т вЂ” длительность периода ТИГ

Временная диаграмма (фиг.10) образуется "вырезкой" блоком 6 ТИС, поступающих на вход "+1" счетчика 35, всоответствии с заданным значением КЗС, На временной диаграмме показаны последовательно задержки сравнения на один и два периода

ТИГ. Время задержки сравнения (Тзс) при

КЗС отличным от 0 определяется выражением

Тзс = Тмин + (КЗС + 1) Т, где КЗС вЂ” число периодов Т, необходимое для задержки сравнения.

С выхода блока 4 ТИ1 передаются на блок 5, ТИЗ вЂ” на регистр 6 и блок 10, ТИ4— на блок 5, ТИ5 — на блок 10 и драйверы-компараторы 11-11п, ТИ6 — на блок 5 и 10, ТИ7— на блок 5. Внутри блока 4 используются

ТИ2, ТИ5 и ТИ8.

Генератор 41 вырабатывает импульсы типа МЕАНДР и передает их на вход С Dтриггера 30. Этот триггер по цепи обратной связи через элемент 39 обеспечивает деление импульсов генератора 41 на 2. С прямого выхода D-триггера 30 на выходе блока формируются ТИГ и передаются на регистр

6. Управление формированием ТИГ осуществляется 0-триггерами 29, 31 и 32, выходы которых соединены с входами элемента И

39, обеспечивая или запрещая обратную связь 0-триггеру 30. В исходное состояние блок устанавливается сигналом СБР с блока

2. При этом выходы счетчика 35 и регистра

36 устанавливаются в состояние "0", выход

D-триггера 29 (сигналом СБР через элементы 28, 42) — в состояние "1", выход 0-триггера 32 (сигналом СБР через элемент 45) — в состояние "1", выход D-триггера 31 — в состояние "0", кроме того по сигналу СБР через элемент 45 инверсные выходы D-триггеров 33, 34 принимают значение "1", Поступление "0" с выхода D-триггера 31 на элемент 39 разрывает обратную связь Dтриггера 30, чем запрещается формирование ТИГ с блока.

Запуск формирователя ТИГ осуществляется импульсным сигналом ЗПК (запуск программы контроля) с регистра 8 с уровнем

"1", при этом запишется "1" в D-триггер 31, чем обеспечивается обратная связь через элемент 39 — D-триггеру 30. Останов формирования ТИГ в процессе проверки ОК осуществляется при поступлении на блок либо сигнала ОПК (останов программы контроля) с блока 5, равным 1, либо при установленном сигнале РР1 (режим работы) 1 с регистра 7, равным 1. При этом любой иэ сигналов

ОПК или РР1 через элементы 28, 42 устанавливает на вход установки 0-триггера 29 "1", а приходящий ТИ2 фронтом Из "0" в "1" запишет в 0-триггер "0", чем разрывается обратная связь D-триггера 30 через элемент

39.

Кроме того останов формирования ТИГ обеспечивается поступающим "0" на эле. мент 39 с выхода D-триггера 32. Запись "0" в D-триггер 32 осуществляется сигналом "1" с выхода элемента ИЛИ вЂ” НЕ 48 на вход которого поступают либо сигнал СКК (сброс коммутации каналов) с драйверов-компараторов 11> —,11, с уровнем "0", либо по

ТИ2, приходящим через первые входы элементов И вЂ” НЕ 47 и 46 при наличии сигнала, НС (несравнение) на втором входе элемента

47 с блока 10, равным "0", сигналов РР2 (режим работы 2) с регистра 7 и PCP (разрешение сравнения) с блока 5, равными

"1", на втором и третьем входах элемента

46, либо по ТИВ с выхода элемента И 40 при наличии сигнала КПК с блока 5, поступающим через элемент НЕ 44 на другой вход элемента И 40.

Триггер 34 предназначен для запоминания сигнала СКК, поступающего на вход S

D-триггера 34 и передачи с его инверсного выхода уровнем "0" на регистр 9. D-триггер

33 служит для запоминания сигнала Н С, образованным по ТИ2 через элементы 47 и 46 при наличии разрешающих сигналов РР2 и

PCP на элементе 46, воздействием на вход

"3" 0-триггера 33. С инверсного выхода 0триггера 33 сигнал НС уровнем "0" передается на регистр 9. Кроме того на регистр 9 с выхода D-триггера 32 передается сигнал

ОП1 (останов программы 1), определяющий останов формирования ТИГ по сигналам

1837297

25

50 ЛИ НС, ИЛИ СКК, ИЛИ КПК, а с выхода

-триггера 29 передается сигнал ОП2 (остаов программы 2) по сигналу ОПК или по игналу РР1. Для продолжения ПК с региста 8 подается сигнал ЗПК (запуск програмы контроля). Этот сигнал устанавливает

ыходы D-триггеров 29, 31 и 32 В "1", а

-триггеры ЗЗ, 34 — В "0", что обеспечивает уск на продолжение работы ПК. Реэистоы 49 и 50 являются нагрузками для монтажого ИЛИ соответственно сигналов НС и

КК.

Блок 5 памяти команд (фиг.4) служит для ранения в ОЗУ 52> 52х, записываемых в ее, микрокоманд (где Х вЂ” количество элеентов ОЗУ, соответствующее разрядности микрокоманды), определяющих последоваельность выборки из блока 10 каналов тесовых наборов. Запись микрокоманд в ОЗУ

21 — 52x осуществляется сигналами записи с ешифратора 3, поступающими на входы W — вход записи) соответствующих элеменов ОЗУ. Данные о значениях разрядов икрокомандь| поступают поочередно по б разрядов с ШД из блока 2 через буфер

6 при разрешающем сигнале на его входе

Z с дешифратора 3 (EZ-вход разрешения, нимающий третье состояние с входов и

ыходов буфера 56). Адреса Hà ОЗУ 52>

2х при записи микрокоманд поступают с егистра 55, запись значений адресов B коорый осуществляется с ШД сигналом запии с дешифратора 3 по входу С при сигнале

РЗ (режим работы 3) с регистра 7. равным 1", определяющий снятие третьего состоя<ия выходов регистра 55 воздействием чеез элемент НЕ 64 на вход Е7 этого регистра установку в третье состояние выходов ормирователя 51 по входу ES.

Каждая микрокоманда, записываемая

ОЗУ 52 — 52х, содержит в своем составе код операции (КОП), адрес перехода или количество циклов (АЦП). КЗС, адрес тестоI

oro набора (АТН), КПК; ОПК и PCP. КОП пределяет формирование адреса следую цей микрокоманды. АПЦ определяет безсловный переход к любому адресу икрокоманды, или условный переход к наальному адресу групп микрокоманд, выдеяемых в качестве подпрограмм контроля

К, или условный возврат из подпрограмм, ли количество циклов (повторений) выранного участка адресов микрокоманд.

ТН определяет адрес тестового набора, ередаваемого на ОК из ОЗУ 78-81 блока

О, КПК, включаемый в последней микрокоанде ПК, осуществляет останов устройства по окончании проверки ОК. ОПК осуществяет останов ПК на той микрокоманде, в оторую он включен. РСР, равный 0 включается в те микрокоманды, при выполнении которых необходимо запретить останов ПК по несравнению (особенно это необходимо при выполнении установочных тестовых наборов, когда информация на выходе ОК может быть неопределенной).

Во всех остальных микрокомандах PCP присваивается значение, равное 1, формат И функциональное назначение разрядов микрокоманды приведены в табл.1, а соответствие кодов операции их функциональному назначению в табл.2.

С выхода ОЗУ 52> — 52, информация микрокоманды поступает на вход регистра 53 микрокоманд, запись которой осуществляется по ТИ4 через элемент 63 с блока 4. С выхода регистра 53 КОП и АПЦ поступают на входы формирователя 51 адресов микрокоманд, а запись в него КОП и АПЦ осуществляется по ТИ1, приходящим с блока 4 через элемент 62. АТН передается на вход буфера 57 и на блок 10, КПК вЂ” на блок 4 и регистр 9, КЗС вЂ” с инверсных выходов на блок б. ОПК и РСР переписываются по ТИ4 из регистоа 53 в регистр 54 перезаписи, чем обеспечивается их воздействие в соответствующих циклах временной диаграммы (фиг.8а и 8б). С выхода регистра 54 ОПК и

PCP поступают на блок 4 и регистр 9. Сброс регистров 53, 54 осуществляется по входам

Я сигналом СБР с блока 2.

Блок 5 также обеспечивает формирование адресов тестовых реакций (АТР) на ОЗУ

82 блока 10, для чего применен последовательный счетчик 611-61у для счета ТИ7 с блока 4 по входу "+1 со сбросом В "0" сигналом СБР, поступающим с блока 2 через элемент 65 на его входы R. В счетчике

61> — 61 предусмотрена запись с блока 2 по

ЩД начального адреса параллельным кодом сигналами записи, поступающими на входы W с дешифратора 3. С выходов счетчика 61 -61у АТР поступают на блок 10, на, вход буфера 59 и на вход ОЗУ 60 трассы адресов микрокоманд, где обеспечивают адресацию этого ОЗУ. ОЗУ 60 трассы обеспечивает запись и хранение трассы адресов микрокоманд, поступающих на вход данных

ОЗУ 60 и записываемых в нее по ТИб с блока

4, С выхода ОЗУ 60 трассы данные передаются на буфер 58. Буферы 57-59 данных обеспечивают соответственно передачу

АТН, данных трассы и АТР ОЗУ 82 по ШД на блок 2 и далее на ЭВМ при соответствующих сигналах чтения, поступающих на входы FZ с дешифратора 3, снимающих третье состояние выходов буферов.

Регистр б кода задержки (фиг,5) обеспечивает задержку сравнения ответной реакции ОК на воздействие тестового набора на

1837297

12 входы 0К, КЗС поступает с блока 5 в инверсном коде, на информационные входы параллельного счетчика бб. Поступающий с блока 4 ТИЗ, проходя через элемент ИЛИ 68 на вход разрешения параллельной записи I счетчика б, и передний фронт ТИЗ, задержанный элементом НЕ 71 и элементами

ИЛИ 70 и 69, поступающий на вход С счетчика, обеспечивают параллельную запись

КЗС в счетчик. Аналогично производится запись КЗС сигналом СБР с блока 2. Т.к. КЗС в блоке 5 равен О (сигнал СБР в блоке 5 сбрасывает регистр 53 в "О"), в счетчике 66 все разряды установятся в "1".. Кроме того сигнал СБР, проходя через элемент НЕ 72 и

ИЛИ вЂ” НЕ 74 устанавливает D-триггер 67 по входу установки Sвположение: :на прямом выходе в "1", на инверсном — "О", С прямого выхода сигнал "1", поступая на вход элемента И бб разрешает формирование нэ выходе этого элемента ТИС из поступающих на его другой вход ТИГ. С инверсного выхода сигнал "О" запрещает по входу разрешения последовательного счета E счетчика 66 последовательный счет импульсов, приходящих на его вход С. А также запрещает прохождение через элемент И 75 на вход С счетчика 66 ТИГ, поступающих на другой вход элемента 75 через элемент HE 73 с блока 4.

В таком положении регистр 6 будет находиться как после воздействия сигнала

С6Р, так и. при записи в счетчик 66 КЗС, равным О. B счетчике будет записано максимальное число, при котором на его выходе переноса Р будет установлен сигнал "1", последняя будет удерживать через элемент

ИЛИ 74 D-триггер 67 сигналом "О" по входу

"3" s устойчивом состоянии (на прямом выходе "1", на инверсном — "0"), При записи КЗС в счетчик 66 отличным от О на выходе P счетчика возникает сигнал

"О", который через элемент ИЛИ 74 установит "1" на входе "3" D-триггера 67. Задний фронт ТИЗ, воздействуя на вход С О-триггера 67. установит прямой выход 0-триггера

67 в "0", а инверсный выход в "1", при этом сигнал "0", поступая на элемент И 76 запретит формирование ТИС, а сигнал "1" разрешит счет импульсов счетчиком 66 и прохождение ТИГ через элемент И 75 и далее через элемент ИЛИ 69 на вход C счетчика 66, что обеспечивает счет ТИГ счетчиком

66, Т.к. в счетчик 66 запись КЗС инверсна, то при досчете ТИГ образуется задержка сравнения реакции ОК, как это показано на фиг.9. При максимальном числе в счетчике

66 на его выходе Р образуется "1", чем прекращается отработка времени задержки

15

30

45

50 сравнения и разрешается выработка ТИС на блок 4, Регистр 7 управления режимами представляет собой 3-х разрядную регистровую память, записываемых в нее с ШД блока 2 сигналом записи с дешифратора 3, значений сигналов РР1, РР2, РР3. С выхода регистра 7 сигнал РР3 поступает на блок 5, а сигнал РР1 и РР2 на блок 4, Сигнал РР1, равным "О", обеспечивает в устройстве непрерывный режим выборки тестовых наборов иэ блока 10. при значении, равным "1"—

ШАГОВЫЙ. Сигнал РР2, равньй "1", обеспечивает останов ПК по несравнению, при значении, равным "О" — запрет останова по несравнению. Сигнал РР3, равный "1", определяет выборку адресов ОЗУ 521 — 52, с регистра 55 при загрузке в ОЗУ 521-52х микрокоманд с ЭВМ, равным "О" — с формирователя 51.

Соответствие информационных разрядов регистра 7 и режимов работы устройства приведены в табл.3.

Регистр 8 пуска предназначен для выра5 ботки сигнала НУ (начэльной установки) и сигнала ЗПК с передачей их соответственно на блок 2 и блок 4. Реализуется регистр.. на формирователях одиночных импульсов,запускаемых наличием сигнала с дешифратора 3 и значения "1" в соответствующем разряде данных, поступающих по ШД с блока 2 при одиночном адресном обмене

ЭВМ.

Регистр 9 состояния применяется для опознования причин останова ПК ОК по поступающим на его входы сигналам ОП1, ОП2, НС. СКК с блока 4 при их значении, равными "О", и сигналов ОПК, КПК с блока 5, равными "1", а также для чтения состояния сигнала РСР, поступающего на вход регистр

9 с блока 5. Для чтения информации регистра 9 на его вход поступает сигнал чтения с дешифратора 3 адреса, при этом снимается третье состояние выходов регистра и информация с регистра поступает по ШД на блок 2 и далее на ЭВМ.

Блок 10 коммутации (фиг,б) обеспечивает запись, хранение и передачу тестовых наборов и реакций ОК соответственно на компараторы 11 -11л и на вычислительный комплекс 1, Запись информации о коммутации каналов, тестовых воздействиях, установке потенциальных или импульсных режимов каналов и маски каналов тестовых наборов, поступающих с ШД из блока 2, производится соответственно в ОЗУ 78, ОЗУ 79, ОЗУ. 80 и ОЗУ 81 сигналами записи, поступающими с дешифратора 3. Адреса на

ОЗУ 78 — 81 при загрузке тестовых наборов в эти ОЗУ с 3ВМ поступают через регистр1837297 ультиплексор 77 с ШД из блока 2, Запись дресов в регистр-мультиплексор 77 осущетвляется сигналом записи, проходящим с ешифратора 3 через элемент ИЛИ 97 на ход записи С при соответствующем сигнае переключения на входе Т регистра-мульиплексора с дешифратора 3. С выходов

ЗУ 78 — 81 информация тестовых наборов оступает на входы регистров 83-86. Заись тестовых наборов в эти регистры осуествляется по ТИЗ с блока 4, проходящим ерез элемент НЕ 99. Запись АТН, приходяих с блока 5 при работе ПК, осуществляется по ТИ5 с блока 4. поступающим на вход

С регистра-мультиплексора через элемент

ЛИ 97.

Установку выходов регистров 84 — 86 в остояние "0" осуществляется сигналом

БР с блока 2, а регистра 83 коммутации аналов — сигналом СКК с драйверов-компааторов 11> — 11л или сигналом СБР через лемент ИЛИ 98. С выхода регистра 83 инормация о коммутации каналов (КК) постуает на драйверы-компараторы и на вход уфера 88. обеспечивающего чтение инфорации о коммутации каналов текущего тесового набора. Информация тестового оздействия с регистра 84 поступает на втоой вход переключателя 92, на третий вход оторого поступает информация с регистра

5. При значении "0" разрядов информации регистра 85 через переключатель 92 будет ередаваться информация тестового набов с регистра 84, при значении любого разяда (любых разрядов), равный "1", на

ыход переключателя по этим разрядам (каалам) будут передаваться сигналы кодовых ачек ПЧК, поступающих на первый вход ереключателя 92 с буфера 12 (по остальым каналам будет передаваться информаия тестового воздействия). С выхода ереключателя 92 информация тестового оздействия (ТВ) поступает на драйверыомпараторы.

Кроме того информация о тестовом возействии поступает на вход схемы 90 сравения и на вход буфера 89, выход которого оединен с ШД для передачи текущего знаения тестового воздействия на блок 2 сиг алом чтения с дешифратора 3.

Схема 90 сравнения обеспечивает сравение поступающих на ее вход информации естовых воздействий с регистра 84 с инормацией тестовых реакций (TP) с драйвеов-компараторов. С выхода схемы 90 еэультат сравнения поступает на второй ход схемы 91 запрета сравнения, на перый вход которой поступает информация с егистра 86 о разрешении передачи резуль, ата сравнения в каналах при значении раз5

55 рядов, равными "1" и запрета передачи результата сравнения — при значении разрядов, равным "0". Все выходы каналов в схеме 91 объединены в монтажное ИЛИ, С выхода схемы 91 сигнал НС при несравнении СВ разрешенных каналах сравнения передается на блок 4.

Запись тестовых реакций в ОЗУ 82, поступающих на ее первый вход по линии TP

С КОМПаратОрОВ 111-11л, ОСущЕСтВЛяЕтСя ПО

ТИ6 приходящих с блока 4 на второй вход

ОЗУ 82. Адреса для записи тестовых реакций поступают на третий вход ОЗУ 82 по линии ATP с блока 5, Передача информации о тестовых реакциях с выхода ОЗУ 82 по ШД на блок 2 производится через буфер 87 по сигналу чтения, поступающего на вход буфера, с дешифратора 3.

Стабилизатор 94 опорного напряжения первого диапазона уровней, стабилизатор

95 опорного напряжения второго диапазона уровней и стабилизатор 96 смещения уровней обеспечивает питающее напряжение высокой стабильности для ЦАП компараторов 11i-11п.

Переключение опорных напряжений, вырабатываемых по линии 1, осуществляется выходными сигналами D-триггера 93, прямой выход которого, равным "0", включает стабилизатор 94, а инверсный — равный "0", стабилизатор 95. С объединенных выходов стабилизаторов 94 и 95 опорное напряжение передается на драйверы-компараторы 11>-11л. Запись информации "0" или "1" в D-триггер 93 осуществляется с ШД из блока 2, сигналом записи с дешифратора

3, поступающим через элемент НЕ 100 на вход С D-триггера 93.

Стабилизатор 96 вырабатывает напряжение смещения, равным 58, которое с его выхода по линии передается на компараторы 11 — 11л, чем обеспечивается работа ЦАП в компараторах сигналами с уровнями ТТЛ, поступающими на информационные входы

ЦАП, Стабилизаторы 94, 95 и 96 выполнены по классической схеме параметрического стабилизатора с преобразованием напряжения+20 B в регулируемое напряжение на выходе стабилизатора 94 в пределах от 6 до

10 В, на выходе стабилизатор 93 — от 9 до 15

В, чем обеспечивается регулировка выходных логических уровней компараторов 11i11п на первом диапазоне в пределах от минус 5 до плюс 5 В с шагом 40 мВ, на втором диапазоне — от минус 10 до плюс 10

В с шагом 80 мВ.

Компараторы 11 — 11n каналов осуществляют коммутациию каналов устройства входами-выходами, запись и хранение ко15

1837297

16 дов уровней и формирование в соответствии с этими кодами уровней "0" и "1" в каналах, установленных выходами для воздействия на входные контакты ОК и в каналах, установленных входами для сравнения с сигналами "0" и "1", поступающих с выходных контактов ОК, а также обеспечивают формирование тестовой реакции ОК для передачи на блок 10. В устройстве применяются компараторы (по числу каналов устройства), каждый из которых (фиг.7) может быть установлен как входом, так и выходом.

ОЗУ 107 кодов уровней с организацией

4ХВ БИТ обеспечивает запись, хранение и выборку четырех, восьмиразрядных кодов уровней для входных и выходных сигналов

"0" и "1". При записи кодов уровней двуразрядный адрес на ОЗУ 107 поступает на его входы по ША с блока 2, При коде адреса "00" производится запись кода уровней входного сигнала "0", при коде "01" — входного сигнала "1", при коде "10" — выходного сигнала "0" и при коде "11" — выходного сигнала "1". Данные кодов уровней поступают по

ШД с блока 2 на вход "0" ОЗУ 107, а запись их осуществляется сигналом записи с дешифратора 3, приходящим на вход записи "

" ОЗУ 107 через элемент И 106 при разрешающем сигнале на другом входе элемента

106 с инверсного выхода регистра 105. Разрешение записи кодов уровней в ОЗУ 107 обеспечивается записью "1" в регистр 105, которая, поступая на его вход С с ШД из блока 2 записывается сигналом записи с дешифратора 3, Для максимального использования разрядов ШД драйверы-компараторы организуются в группы по 16 драйверов-компараторов (по числу разрядов ШД), что обеспечивает запись в регистры 105 16-ти драйверов-компараторов одним сигналом записи с дешифратора 3 в каждой группе компараторов. Запись "1" или "0" в регистр 105 данного канала, а также и в других каналах, обеспечивает как индивидуальное так и одновременное групповое программирование входных и выходных уровней "0" и "1" любого количества каналов, что обеспечивает проверку ОК с любыми индивидуальными или смешан-ными уровнями входных и выходных сигналов "0" и "1". Сигналом СБР с блока 2 регистр 105 устанавливается в запрещающее положение записи кодов уровней в ОЗУ

107, Выборка кодов уровней из 03У 107 осуществляется двухразрядным адресом на ее входах AR, Младший разряд адреса выбирается 1-м разрядом информации тестового воздействия соответствующему i-му номеру

15

40

50 пряжение 01 через резистор 110 и напряжение 02 смещения уровня ЦАП через резистор 111. Резистор 111 обеспечивает

35 канала, приходящим с блока 10 по линии ТВ через перемычку 103, элемент 101 задержки и через перемычку 104 на младший вход AR.

Старший разряд адреса выбирается 1-м разрядом информации коммутации каналов (разрядом, аналогичным разряду информации тестового воздействия), поступающим с блока 10 по линии КК на старший вход AR, Соответственно при значении I-го разряда информации коммутации канала, равным

"0", из ОЗУ 107 будут выбираться коды уровней входных сигналов "0" и "1", при значении "1" — выходных сигналов "0" и "1", а поступающее значение i-го разряда информации тестового воздействия, равным "0", определяет выборку кода уровня "0", равным 1 . 1

Элемент 101 задержки, имеющий в своем составе прямое включение первого входа и первого выхода в блок 102 элементов

И, в котором вход первого элемента И соединен с вторым входом блока 101, а выход первого элемента И блока 102 с вторым выходом блока 101 и т.д„обеспечивает регулировку задержки переключения разряда информации тестового воздействия из "0" в

"1" и из "1" в "0" на входе AR ОЗУ 107.

Регулировка задержки позволяет получить разброс переключений выходных сигналов

"0" и "1" на выходе канала в пределах времени задержки распространения сигнала через один логический элемент И. Регулировка задержки осуществляется переключением перемычки 103 к второму входу элемента 101, переключением перемычки

104 к второму и т.д. выходу элемента 101 и включением дополнительных перемычек, в зависимости от числа включаемых в задержку сигнала элементов И блока 102, исходя из максимальной задержки, полученной в одном из компараторов 111 †1 при, подключенных перемычках 103, 104 соответственно к первому входу и первому выходу элемента 101.

С выхода ОЗУ 107 код уровней поступает через блок 108 резисторов смещения входных уровней LlAfl на первый вход ЦАП, на второй и третий входы которого поступают с блока 10 соответственно опорное нарегулировку выходных напряжений ЦАП— регулировку шага выходных напряжений.

Резистор 111 совместно с блоком 106 осуществляют смещение уровней для входных сигналов ЦАП, что обеспечивает согласование управления ЦАП с поступающими на первый вход ЦАП сигналами "0" и "1" с уровней ТТЛ, Разнополярные токи на выходе

18

17

1837297

30

ЦАП, в зависимости от значения кода уровня напряжения, поступающего на его входы, образуют на согласу|ощих резисторах

125 и 126 соответственно разнополярные напряжения 03 и 04, которые поступают на резисторы 127 и 128 драйвера, состоящего из резисторов 127-135, 140, 141 операционного усилителя (ОУ) 112, эмиттерного повторителя 113, транзисторов 123 и 124, ключей .114 — 116 и элементов 119, 120, 122, Напряжение 03 через резистор 127 поступает на второй инвертирующий вход, а напряжение

04 через резистор 128 — на третий неинвертирующий вход ОУ 112. Выход ОУ 112 подключен к второму входу эмиттерного повторителя 113, обеспечивающего усиление по мощности выходного сигнала ОУ.

Выход эмиттерного повторителя соединен с первыми входами ключей 114. 116 и с резистором 138, В цепи питания эмиттерного повторителя установлены резистор 131, подключенный к первому входу эмиттерного повторителя, базе транзистора 128 и резистору 133, и резистор 132, подключенный к третьему входу змиттерного повторителя и базе транзистора 124. Эмиттер транзистора 131 подсоединен к цепи питания +15 В, а коллектор — к резистивному делителю напряжения на резисторах 134 и 135, средняя точка которых соединена с входом элемента

122. Коллектор транзистора 124 соединен через резистор 133 с базой транзистора 123, а эмиттер — с цепью питания — 15 В, Резисторы 131-135 и транзисторы 123. 124 обеспечивают формирование сигнала "1" с уровнем ТТЛ на входе элемента 122 при превышении предельного максимального тока эмиттерного повторителя 113 и открытого ключа 116 в случае замыкания выхода драйвера на корпус или попадания на выход драйвера напряжения источника питания

ОК. Выход эмиттера 122 i-го драйвера и выходы элементов 122 других KQMflBpBTopoB соединены между собой и поступают по линии CKK на блок 4, где совместно с резистором 50 образуют схему монтажного ИЛИ для останова программы контроля ОК и поступают на вход блока 10 для сброса в "0" регистра 83 коммутации каналов, что обеспечивает защиту выхода из строя драйверов при перегрузке их по току.

Для формирования выходных сигналов

"0" и "1" на выходе драйвера при включении канала выходом и для формирования сигналов "0" и "1", поступающих через резистор

138 на инвертирующий вход компаратора

118 при включении канала входом, в драйвере организованы соответственно первая и вторая цепи обратной связи ОУ 112. В первой цепи обратной связи выход ОУ соединен с вторым входом эмиттерного повторителя 113, выход которого соединен с первым входом открытого ключа 116, а выход ключа 116 соединен с выходом открытого ключа 115, вход которого соединен с выходом закрытого ключа 114 и через резистор

129 с вторым входом ОУ 112. Во второй цепи обратной связи выход ОУ 112 соединен с вторым входом эмиттерного повторителя

113, выход которого соединен с первым входом открытого ключа 114, а выход ключа 114 соединен также через резистор 129 с вторым входом ОУ, при этом ключи 115 и 116 закрыты. Переключение первой и второй цепей обратной связи обеспечивается соответствующим данному номеру канала 1-ым разрядом коммутации канала, поступающим с блока 10 через элемент 119 с открытым коллектором на второй вход ключа 114 и на вход элемента 120 также с открытым коллектором, выход которого подключен к вторым входам ключей 115 и 116. Резисторы

140 и 141 являются нагрузками для открытых коллекторов соответственно элементов

119 и 120, При значении I-го разряда коммутации канала "1", поступающим на вход элемента 119, ключ 114 закрыт, а ключи 115 и

116, открыты, чем осуществляется включение первой цепи обратной связи для ОУ 112, обеспечивающую формирование выходных сигналов "0" и "1" канала — канал установлен выходом. При значении i-го разряда коммутации канала "0" ключ 114 открыт, а ключи

115 и,16 закрыты, чем осуществляется включение второй цепи обратной связи для

ОУ 112, обеспечивающую формирование сигналов "0" и "1" на третьем инвертирующем входе компаратора 118 через резистор

138 канал установлен входом. Резистор 129 обратной связи, подключенный к второму входу ОУ 112, и резистор 130, соединенный с третьим входом ОУ и корпусом, совместно с резисторами 127 и 128 образуют дифференциальную схему усиления ОУ 112, при этом на выходе драйвера или на резисторе

138 при Р127 = Р128 и Р129 = Р130 образуется напряжение U, U (U2 — U3), R127 где R127, R128, R139 и R130 — резисторы

127 — 130.

Т,к. коэффициент усиления ОУ 112 вы бран равным 5, то соответственно соотношение устанавливаемых резисторов Р129 и

Р127 и Р130 и Р128 равно, как 4:1, что обеспечивает получение напряжения на выходе драйвера от минус 5 В до плюс 5 В на первом диапазоне ЦАП с шагом 40 мВ и от минус 10 В до плюс 10 В на втором диапазоне ЦАП с шагом 80 мВ.

1837297

19

Сравнение уровней сигналов "0" и "1", поступающих с выходов ОК на вход- компаратора, включенного входом, обеспечивается компаратором 118. Сигналы с ОК поступают на второй вход истокового повторителя 117, имеющего входное сопротивление как и у выходов микросхем в третьем . состоянии. Выход истокового повторителя связан через резистивный делитель на резисторах 136 и 137 с четырьмя неинвертирующим входом компаратора 118, на первый инвертирующий вход которого через делитель на резисторах 138 и 139 поступают уровни сигналов "0" и "1" с выхода эмиттерного повторителя 113. Для оптимальной работы компаратора 118 резисторы 146, 137 и резисторы 138, 139 обеспечивают деление входных напряжений компаратора, как 4:1, Запись информации в компараторе 118 результата сравнения уровней, определяющих информацию тестовой реакции ОК, производится по ТИ5, поступающих с блока

4 на второй вход.компаратора, Выход компаратора 118 через элемент 121 связан с соответствующим S-ым разрядом линии TP для передачи информации с тестовой реакции в данном канале на блок 10.

Входной буфер 12 кодовых пачек, выход которого соединен с блоком 10, выполняет функцию согласования выходов, подключаемых к буферу 12 внешних формирователей кодовых пачек, с входом блока 10.

Устройство работает следующим образом;

Обмен информацией ЭВМ с внешними устройствами, в качестве которых являются блоки, дешифратор, регистры и (драйверы) компараторы устройства, осуществляется по МПИ стандартными процедурами. Программа контроля ОК, составленная на языке высокого уровня, в качестве которого может быть использован язык ТЕСТ 5 и др.. хранящаяся во внешней магнитной памяти вычислительного комплекса 1, включает в себя . запись сигнала РР34, равный "1". и сигналов

РР1, РР2 в регистр 7 в соответствии с выбранным режимом работы устройства согласно табл.3; последовательность записи адресов в регистр 55 с соответствующей последовательностью записи микрокоманд, составленных в соответствии с табл.1, 2, для загрузки ОЗУ 521-52х в блоке 5; последовательность установки адресов в регистре — мультиплексоре 77 с соответствующей последовательностью записи тестовых наборов, в составе каждого из которых содержится коммутация каналов, тестовое воздействие, потенциальноимпульсный режим каналов и маска каналов, для загрузки ОЗУ 78-81 блока 10; установку выбранного диапазона уровней

"0" и "1" входных и выходных сигналов— компараторов в регистре 93 блока 10; последовательность установки в регистрах 105 разрешения программирования уровней

"0" и "1" входных и выходных сигналов или индивидуально в каждом драйвере — компараторе, или в группах драйверов — компараторов (или одновременно для всех драйверов — компараторов) с соответствующей последовательностью пересылки кодов уровней "0" и "1" входных и выходных сигналов в ОЗУ 107 компараторов 111-11п и последовательностью записи в регистры

105 запрета программирования уровней; перезапись сигнала РРЗ равным "0" в регистр 7, Первоначально в ЭВМ с внешней магнитной памяти загружается, хранящаяся в

20 этой памяти, операционная система ТЕСТ (ОС ТЕСТ) или др. ОС под управлением ОС

ТЕСТ (или др, ОС) загружается и хранится в

ЭВМ программа контроля ОК, далее программа койтроля ОК из ЭВМ через блок 2 с

25 помощью сигналов записи с выхода дешифратора 3 загружается в блоки 5 и 10, в регистры 7 и 8 и в компараторы 111 — 11, В конце загрузки B регистре 7 изменяется значение сигнала РР3 на "0", чем обеспечивается в

30 блоке 5 установка вь ходов регистра 55 в третье состояние и разрешение выбора микрокоманд из ОЗУ 521-52х по адресам, вырабатываемых формирователем 51 адресов микрокоманд.

Запуск программы контроля ОК осуществляется последовательной передачей из

ЭВМ в регистр 8 пуска сигналов НУ и ЗПК, после чего ЭВМ переходит в режим постоянного опроса значений разрядов регистра

40 9 состояния. По сигналу НУ с выхода регистра 8 производится сброс устройства в исходное состояние, при этом на выходе регистра 53 микрокоманд установится значение КОП, равным "0000". По сигналу ЗПК, поступающему на блок 4, обеспечивается запуск формирователя ТИГ на выходе 0триггера 30 записью "1" s 0-триггер 31, ТИГ, проходя через элемент И 76 регистра 5, образуют ТИС на его выходе, которые поступают на вход счетчика 35 блока 4. Вся дальнейшая работа устройства определяется формированием ТИ1-ТИ8 блоком 4 в соответствии с временными диаграммами (фиг.8, 9 и 10) и содержанием выполняемых микрокоманд.

ТИ1 обеспечивает запись в формирователь 51 значений КОП и АПЦ, определяющие режимы работы формирователя и последовательности установки на его выходах значений адресов для выборки микроко21

1837297 манд иэ ОЗУ 52 — 52, Выборка первой микрокоманды всегда начинается с нулевого адреса ОЗУ, т,к. по первому ТИ1 в формирователь 51 запишется значение КОП, равное

"0000" (регистр 53 сброшен в "0" по сигналу

НУ), при котором формирователь 51 сбрасывается в исходное состояние и на его выходе устанавливается нулевой адрес для ОЗУ

52 — 52х, С приходом сигнала КПК, равным 1, в последней микрокоманде формирование

ТИ1 в блоке 4(в последних двух циклах F — 1 и F) прекращается.

ТИ2 по переднему фронту осуществляет запись результата сравнения реакции ОК (значения сигнала HC с выхода блока 10) через элементы 47, 48 в D-триггер 33 и далее через элемент 48 в D-триггер 32. Если сигнал НС равен "0" (при несравнении), то при разрешающих сигналах РР2 с регистра 7 и

PCP из микрокоманды с блока 5 на выходах

О-триггеров 32 и 33 установится "0", чем остановится формирование ТИГ и возникнет сигнал останова программы ОП1, равным "0", передаваемый на регистр 9 состояния. На первых двух циклах ТИ2 не вырабатывается. Кроме того по заднему фронту ТИ2 осуществляет останов программы контроля по каждому тестовому набору, если установлен "шаговый" режим работы устройства, т.е, сигнал РР1 с регистра 7, равен "1", или в выполняемой микрокоманде разряд ОПК равен 1. Каждый из этих сигналов, проходя через элементы 28 и 42 в блоке 4, устанавливают на "3" входе Отриггера 29 сигнал "1", а приходящий задний фронт ТИ2 записывает в этот триггер

"0", чем прекращается формирование ТИГ и осуществляется передача сигнала останова программы ОП2, равным "0" на регистр 9.

ТИЗ передним фронтом осуществляет запись значения КЗС с регистра 53 микрокоманд блока 4 в счетчик 66 регистра 6 и запись тестового набора из ОЗУ 78-81 в регистры 83 — 86 блока 10. По заднему фронту ТИЗ осуществляется запись "0" s D-триггер 67. Если записанный КЗС в счетчик 66 отличен от "0", чем обеспечивается запрет формирования ТИС через элемент 76 на выходе регистра 6, разрешается счет импульсов счетчиком 66 и разрешается прохождение импульсов ТИГ на вход счетчика через элементы 75 и 69 (фиг.10) Так как счетчик 66 работает на досчет импульсов (КЗС в него записывается с инверсных выходов регистра 53), то при достижении в счетчике максимального числа сигнал "1" с его выхода через элемент ИЛИ-НЕ 74, воздействуя на "3" вход 0-триггера 67, установит его в разрешающее положение для формирова5

55 ния ТИС и в запрещающее положение счета импульсов счетчиком 66 и прохождения импульсов ТИГ через элемент 75, чем и заканчивается отработка значения КЗС.

ТИ4 обеспечивает передним фронтом запись значения микрокоманды иэ ОЗУ 52—

52 в регистр 53 микрокоманды и регистр 54.

В последних двух циклах F — 1 и F при значении разряда КПК в микрокоманде, равным

1, ТИ4 не вырабатывается, ТИ5 обеспечивает запись передним фронтом значения АТНС с блока 5 в регистр — мультиплексор для установки адреса на ОЗУ 78 — 81 в блоке 10, определяющего выборку иэ ОЗУ очередного тестового набора программы контроля ОК. В последних двух циклах F — 1 и F временной диаграммы при значении в микрокоманде разряда КПК, равным 1, ТИ5 не формируется. Кроме того

ТИ5, поступая на компараторы 111 — 11я обеспечивает запись в компараторах 118 результата сравнения уровней сигналов "0" и "1" с выходов ОК и сигналов, определяющих эталонную информацию тестового воздействия, а также обеспечивает по заднему фронту запись значения разряда КПК, равным 1, из последней микрокоманды в регистр 36 блока 4 для формирования временной диаграммы циклов F — 1 и F.

ТИ6 осуществляет запись тестовых реакций ОК, поступающих с компараторов

11 > — 11л в ОЗУ 82 блока 10 и запись значений трассы адресов микрокоманд в ОЗУ 60 блока 5, В циклах 1 и 2 временной диаграммы

ТИ6 не формируется.

ТИ7 используется для наращивания по заднему фронту адресов на "+1" в счетчике

61 — 61у блока 4 для ОЗУ 82 блока 10. В циклах 1 и 2 временной диаграммы ТИ7 не формируется, ТИ8 формируется в последнем цикле F при значении разряда КПК (номера) ТН и

ATP. на которых произошло несравнение разрядов тестового воздействия и тестовой реакции ОК.

После останова программы контроля или в "шаговом" режиме, или по сигналу

ОПК или по сигналу НС. продолжение исполнения программы осуществляется очередной посылкой сигнала ЗПК с ЭВМ через регистр 8 на блок 4, по которому выходы

О-триггеров 29, 31, 32 и 33 установятся в состояние "1", чем обеспечится формирование ТИГ с D-триггера 30 и снимется сигнал

НС с регистра 9 состояния, если был останов прогрммы контроля по несравнению тестовой реакции ОК с тестовым воздействием.

Информация о тестовых реакциях, накопленная в ОЩУ 82 блока 10 и информация о трассе адресов микрокоманд. накопленная

23 1837297

24 в ОЗУ 60 блока 5, после останова программы контроля по несравнению тестовой реакции стестовым воздействием,,или после останова программы контроля по КПК в микрокоманде, равным 1, при запрете сравнения значением сигнала РР2 в регистре 7, равным "0", переписываются в ЭВМ соответственно через буфер 87 блока 10 и буфер 58.блока 5 для анализа неисправности ОК, Устройство, позволяет сократить программу контроля эа счет прямого доступа выборки адресов тестовых наборов, исключив из программы контроля все повторяющиеся тестовые наборы, и возможности выделения отдельных повторяющихся групп тестовых наборов в подпрограммы с неоднократным обращением к этим группам, имеет возможность вложения подпрограмм в подпрограммы, обеспечивает формирование пачек импульсов любой полярности по любому каналу из двух смежных тестовых наборов с противоположным значением разряда тестового воздействия для этого канала за счет многократного (циклического) повторения последовательности этих двух тестовых наборов, обеспечивает разброс фронтов переключения тестовых воздействий из одного состояния в другое на выходах каналов устройства при.коммутации каналов выходами в пределах разброса задержки переключения сигналов одного логического элемента И вЂ” НЕ с логикой ТТЛ, для снижения вероятности теплового перегрева элементов ОК с двунаправленным обменом информацией через его входные элементы и с двунаправленным обменом информацией между элементами внутри ОК обеспечивается накопление реакций ОК в

ОЗУ тестовых реакций и запись трассы адресов микрокоманд в ОЗУ трассы адресов микрокоманд для проверки ОК без останова программы контроля по несравнению реакции ОК с эталоном в тестовом воздействии с последующей передачей записанных в

ОЗУ информаций на ЭВМ для диагностики неисправностей ОК, обеспечивает передачу от внешнего источника (генератора) кодовых пачек импульсов с широтно-импульсной модуляцией и др. видами модуляции, обеспечивает быстродействие операционного усилителя драйвера — компаратора при формировании им уровней логических сигналов

"0" и "1" для компарации уровней логических сигналов "0" и "1", поступающих с ОК, таким же как и при формировании уровней логических сигналов "0" и "1", передаваемых драйвером на входы ОК, позволяет устанавливать значения выходных и входных уровней логических сигналов "0" и "1" соответственно для воздействия на ОК и сравнения с уровнями логических сигналов "0" и

"1" с выходов ОК индивидуально в каждом канале, или в группах каналов, или во всех каналах, чем обеспечивается проверка ОК с элементами любых серий (ТТЛ, ЭСЛ, КМОП и др.) и в любых их сочетаниях, обеспечивает проверку в любом канале устройства значения выходных уровней логических сигналов

ОК в статическом режиме на любом тестовом наборе путем изменения значения входного логического уровня в канале до появления в этом канале несравнения (или сравнения) реакции ОК данного канала с значением эталонного разряда тестового воздействия.

Таким образом функциональные возможности устройства значительно расширены.

Формула изобретения

1, Устройство для тестового контроля логических узлов, содержащее блок задания тестов и обработки реакции, блок сопряжения, дешифратор адреса, блок синхронизации, блок памяти команд, регистр кода задержки, регистр управления режимами, группа входов-выходов блока задания тестов и обработки реакции соединена с первой г руп пой входов — выходов блока сопряжения, вторая группа входов-выходов которого соединена с первой группой входов-выходов блока памяти команд и группой информационных входов регистра управления режимами, первая группа выходов и первый выход блока сопряжения соединены с информационным входом и входом управления дешифратора адреса, выход которого соединен с входом разрешения блока памяти команд и с управляющим входом регистра управления режимами, первый выход блока памяти команд соединен с информационным входом регистра кодаэадержки,отличающееся тем,что, с целью расширения номенклатуры контролируемых узлов путем организации дополнительных режимов контроля, в устройство введены регистр пуска, регистр состояния, блок коммутации, группа компараторов и входной буфер кодовых пачек, причем вторая группа входов-выходов блока сопряжения соединена с первой группой входов-выходов блока коммутации, с первыми группами информационных входов группы компараторов, с группой информационных входов регистра пуска и с группой выходов регистра состояния, первая группа выходов блока сопряжения соединена с вторыми группами информационных входов компараторов, второй выход

1837297

26 бл ка сопряжения соединен с первым реж мным входом блока синхронизации, входа и сброса блока памяти команд, регистра ко а задержки, входом разрешения блока ко мутации и входами сброса группы компа аторов, выход дешифратора адреса соеди ен с управляющими входами регистра пу ка, регистра состояния, блока коммутаци и группы компараторов, первый выход бл ка синхронизации соединен с входом си хронизации блока памяти команд, регист а кода задержки, блока коммутации и

rp ппы компараторов, второй выход блока си хронизации соединен с входами синхрони ации регистра состояния, выход регистра кода задержки соединен с вторым режимным входом блока синхронизации, вы од регистра управления режимами соеди ен соответственно с третьим режимным вх дом блока синхронизации и управляющим входом блока памяти команд, выход регистра пучка соединен с входом разрешения блока сопряжения и с четвертым режимны входом блока синхронизации, второй выход блока памяти команд соединен с первы информационным входом блока коммута ии, пятый выход блока памяти команд со динен с пятым режимным входом блока си хронизации и информационным входом ре истра состояния, четвертый выход блока памяти команд соединен с вторым информационным входом блока коммутации, первы выход которого соединен с шестым режимным входом блока синхронизации, второй, третий и четвертый выходы блока ко мутации соединены соответственно с третьим, четвертым информационными входами и входом разрешения компараторов, вы од входного буфера кодовых пачек соеди ен с третьим информационным входом бл ка коммутации, первые и вторые выходы ко параторов группы соединены с четверты информационным входом блока коммутац и и седьмым режимным входом блока си хронизации, а также с пятым информационным входом блока коммутации, вхо1ды-выходы компараторов являются входа и-выходами устройства для подключени к входам-выходам контролируемого лог ческого блока. ,2, Устройство по п,1, о т л и ч а ю щ ее с, я тем, что блок сопряжения содержит бло согласующих делителей, два шинных фо мирователя, дешифратор адреса, блок ин ертора, регистр адреса, два элемента

ИЛ 4-НЕ, два элемента НЕ. элемент задер ки, элемент ИЛИ, элемент И-НЕ, элеме т И, причем первая группа входов блока сое инена с входами-выходами блока согла ующих делителей, первая группа sxoдов-выходов которого через первый шинный формирователь соединена с второй группой входов-выходов блока, с информационными входами дешифратора адреса и первой группой информационных входов регистра адреса, выход которого образует первую группу выходов блока и через первый элемент ИЛИ вЂ” НЕ и первый элемент НЕ соединен с первым входом элемента И и элемента И вЂ” НЕ, выходы которых соединены с входом блока согласующих делителей и управляющим входом первого шинного формирователя соответственно. инверсные выходы дешифратора адреса через блок инверторов соединены с второй группой информационных входов регистра адреса, синхровход которого соединен через элемент задержки с первым выходом второго шинного формирователя и инверсным входом сброса регистра адреса, второй выход второго шинного формирователя через второй элемент задержки соединен с инверсным управл. ющим входом дешифратора адреса, втор;я группа выходов блока согласующих дел "телей соединена с группой инверсных входов второго шинного формирователя, третий выход которого соединен с первыми входами элемента ИЛИ и первым разрядом первого выхода блока, второй разряд которого соединен с четвертым выходом второго шинного формирователя, вторыми входами элемента ИЛИ и элемента И, пятый выход второго шинного формирователя соединен с первым входом элемента ИЛИ вЂ” НЕ, второй вход и выход которого соединены с входом пуска блока и вторым выходом блока соответственно.

3. Устройство по п.1, о т л и ч à ю щ е ес я тем, что каждый компаратор группы содержит регистр, оперативное запоминающее устройство, узел потенциального col llBGQBBHMA, цифроаналоговый преобразователь, элемент задержки и драйвер, причем третий информационный вход компаратора через элемент задержки соединен с входом чтения оперативного запоминающего устройства. выходы которого через узел потенциального согласования соединены с информационными входами цифроаналогового преобразователя, выходы которого соединены с первым информационным входом драйвера, второй информационный вход которого соединен с входом-выходом компаратора, четвертый информационный вход которого соединен с входом разрешения чтения оперативного запоминающего устройства и входом управления драйвера, синхровход которого соединен с синхровходом компаратора, вход сброса которого соединен с инверсным вхо1837297

Таблиуа 1

Функциональное назначение

Разряды микроко" манд

1 разряды иикрокоианд

Функциональное назначение

О 3 ° ° ° 00

К...04

КОП

1Н2

АПЦ

ОПК...К+1

° Q7

N...+1

АТН

Примечание. К,И - целые положительные числа

Т а Ь л и ц а 2

»

Последовательность выЬорки адресов ОЗУ 52...52 или задание количества циклов

»

Значение

КОП

ОООО.Переход к нулеаоиу адресу

0010

Безусловный переход к адресу, заданному в разрядах К...04

Условный переход к i-тому адресу, заданному в разрядах К...04, с запоминанием следуюцего адреса в Фориирователе 51 (адреса возврата), к которому неоЬходиио возвратиться при выполнении условного возврата (обращение к подпрограиие) 0101

1001

Заданное число раз возврата к адресу, указанному в разрядах К...04 " число повторений (циклов) выбранного участка програииы.Условный возврат к адресу, -аписанноиу и хранящимся в Формирователе 51 при условнои переходе (возврат из подпрограииы) 1010

Запись в Фориирователь 51 количества возвратов (количество циклов), указанных в разрядax К...04

1100

1 110

Фориирование следуюцего адреса

Примечание: I. Количество циклов выЬранного участка программы задается уиеньыенныи на 1. Однократное грограииируеиое число циклов не Ьолее 4034 (при кодировании числа 40g5).

2. Глубина вложений одной подпрограииы а другую не более 4-х (всего вложений не более 5). дом сброса регистра, инверсный вход которого соединен с входом разрешения записи оперативного запоминающего устройства, вход записи которого и вход синхронизации регистра образуют управляющий вход компаратора, второй информационный вход которого образован информационными входами регистра и оперативного запоми28 нающего устройства, адресные входы которого соединены с первым информационным входом компаратора, управляющие входы цифроаналогового п реобразователя образуют вход разрешения компаратора, первый и второй выходы драйвера соединены с первым и вторым выходами компараторов.

1337297

Таблица 3

Наименование сигнала

Номер аз я а

Значение аз я а

Режим работы устройства

0

РР1

РР2

РРЗ непрерывный шаговый

Запрет останова ПК по несравнению при передаче на ОК всех тестовых наборов

Разрешение остэнова ПК по несравнению

Установка адресов выборки микрокоманд из

03У 521 ... 52x с формирователя 51

Разрешение установки адресов с ЭВМ через регистр 55 для записи микрокоманд в ОЗУ 52 ... 52к

1837297

1837297

1837297

18377. .. 7

0m

Ол, pm .

4

qg)

A ff

К ff

1837297

1837297

1837297

1837297 " — ШПЛЛПЛЛПЛЛЛЛЛ ПЛЛЛПД "

/®" кд

УьаиЬ U

fôñ кю

g ixous 15

Ю ка

Ь.чу O

ТРЯ-Айте

Мамаи 87

P43gAvAed

rpcmz РЫ

Ж4;Югй б

Рис. Ю

Составитель В. Амбалов

Техред М.Моргентал Корректор Л. Ливринц

Ред ктор

Зак з 2866 Тираж Подписное ,ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов Устройство для тестового контроля логических узлов 

 

Похожие патенты:

Изобретение относится к области вычислительной техники и может быть использовано для моделирования, исследования вероятностных характеристик автоматических средств контроля управляющего вычислительно го комплекса

Изобретение относится к вычислительной технике и может найти применение в схемах контроля логических блоков

Изобретение относится к автоматике и вычислительной технике

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении легко тестируемых многоразрядных суммирующих схем

Изобретение относится к вычислительной технике и может быть использовано для диагностирования логических блоков

Изобретение относится к вычислительной технике и может быть использовано при построении систем контроля и диагностики сложных цифровых устройств, Целью изобретения является расширение функциональных возможностей за счет сохранения на произвольно выбранных выходах устройства фиксированных уровней логических сигналов в цикле псевдослучайного тестирования

Изобретение относится к цифровой вычислительной технике, в частности к средствам автоматизации контроля и поиска неисправностей в устройствах с дискретным характером функционирования, и может быть использовано в автоматизированных комплексах отладки и ремонта цифровых устройств

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля работоспособности цифровых блоков и схем, поиска и локализации в них неисправностей как в процессе регулировки, так и в процессе эксплуатации

Изобретение относится к системам управления телевидением и радиовещанием

Изобретение относится к цифровой вычислительной технике и может быть использовано в автоматизированных системах для контроля ЭВМ

Изобретение относится к области электрорадиотехники и может быть использовано для проверки функционирования DVD плеера

Изобретение относится к способу и системе отладки многоядерной системы с возможностями синхронной остановки и синхронного возобновления

Изобретение относится к области автоматики и цифровой вычислительной техники

Изобретение относится к испытательной технике и может быть использовано для диагностики функционирования микросхем оперативной памяти во всех отраслях микроэлектроники и радиотехники

Изобретение относится к средствам построения модели состояния технического объекта

Изобретение относится к области вычислительной цифровой техники и может быть использовано для контроля функционирования цифровых узлов и блоков с проверкой их работоспособности при оптимальных значениях входных уровней воздействующих сигналов и проверкой оптимальных значений уровней выходных сигналов, Целью изобретения является расширение номенклатуры контролируемых узлов и блоков и расширение функциональных возможностей устройства

Наверх