Устройство для формирования адресов элементов матриц

 

Изобретение относится к вычислительной технике , в частности к устройствам, выполняющим адресацию матричных операндов для параллельной памяти, состоящей из М листов (блоков). Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения работы с многомодульной памятью. Цепь достигается тем, что в устройство, содержащее регистр 1, дешифратор 2, сумматор 3, элемент И 4, регистр 5, ПЗУ 6, введены блок 7 синхронизации, дешифратор 8, элемент И 9, элемент ИЛИ 10. группа из М элементов И 11, где М - количество адресуемых модулей памяти, группа из М реверсивных счетчиков 12, группа из М элементов ИЛИ 13, группа из М блоков 14 памяти и блок 15 распределения адресов . Сущность изобретения заключается в обеспечении формирования адресов для параллельной памяти, состоящей из М листов (блоков). Изобретение может быть использовано в любом специализированном или универсальном вычислителе параллельных данных без специальных средств сопряжения . 1 здф-лы, 6 ил.

(19) SU (11) 1839252 А2 (51) 5 006 Р И 06

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) @@@щи

ОПИСАНИЕ ИЗОБРЕТЕН """,, ми

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1425667 (21) 4861551/24 (22) 20.08.90 (46) 30.12,93 Бюл. Na 48-47 (71) Центральное конструкторское бюро "Алмаз" (72) Стальной АЯ„Анищенко AB. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСОВ ЭЛЕМЕНТОВ МАТРИЦ (57) Изобретение относится к вычислительной тех— нике, в частности к устройствам, выполняющим адресацию матричных операндов для параллельной памяти, состоящей из M листов (блоков). Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения работы с многомодульной памятью. Цепь достигает2 ся тем, что в устройство, содержащее регистр 1, дешифратор 2, сумматор 3, элемент И 4, регистр 5, ПЗУ G, введены блок 7 синхронизации, дешифратор

8, элемент И 9, элемент ИЛИ 10, группа из М элементов И 11, где М вЂ” количество адресуемых модулей памяти, группа из М реверсивных счетчиков

12, группа из М элементов ИЛИ 13, группа из М блоков 14 памяти и блок 15 распределения адресов. Сущность изобретения заключается в обеспечении формирования адресов для параллельной памяти, состоящей из М листов (блоков). Изобре- . тение может быть использовано в любом специализированном или универсальном вычислителе параллельных данных без специальных средств сопряжения. 1 з.п.ф-лы,6 ил.

1839252

Изобретение относится к вычислительной технике, в частности к устройствам. выполняющим адресацию матричных операндов для параллельной памяти, состоящей из M листов (блоков). 5

Известны устройства для параллельного формирования адресов памяти (авт.св, СССР N 1337898, кл, G 06 F 9/36, 16,01,85, и 1196867, кл. G 06 F 9/36, 04.06.84). Эти устройства имеют следующие недостатки: 10 адресация элементов массива всегда начинается с первого адреса первого листа (блока) параллельной памяти, отсутствует функциональная возможность формирования адресов для элементов транспониро- 15 ванных матриц, необходимо хранение максимального индекса размерности массива.

Наиболее близким .к заявляемому по технической сущности и достигаемому по- 20 ложительному эффекту является принятое за прототип устройство для формирования адресов элементов матрицы (авт. св. СССР

N 1425667, кл. 6 06 F 12/06, 19.02,87). содержащее ПЗУ, два регистра, дешифратор, сумматор, элемент И. Данное устройство предназначено для адресации операндов, представляющих собой матрицы заданной размерности и признака транспонирования, Недостатком его является отсутствие 30 возможности формирования адресов матричных операндов для параллельной памяти.

Целью изобретения является расширение функциональных возможностей устрой- 35 ства для формирования адресов элементов матриц.

Цель достигается тем, что в устройство для формирования адресов элементов матриц введены блок синхронизации, второй 40 дешифратор, второй элемент И, элемент

ИЛИ, группа из M элементов И, где M— количество адресуемых модулей памяти, группа из M реверсивных счетчиков, группа из M элементов ИЛИ, группа из М блоков 45 памяти и блок распределения адресов, причем информационный вход К-ro блока памяти (К = 1... М) соединен с выходом задания адреса ячейки блока распределения адресов, выход задания номера модуля которого 50 соединен с входом второго дешифратора, К-й выход которого соединен с входом выборки К-го блока памяти группы и входом разрешения работы К-го реверсивного счетчика группы, выходы которого поразрядно 55 соединены с адресными входами К-ro блока памяти группы и с соответствующими входами К-го элемента ИЛИ группы, выход К-ro блока памяти группы является К-м информационным выходом устройства, входы разрешения чтения всех блоков памяти группы обьединены и соединены с выходом второго элемента И. первый вход которого соединен с выходом признака окончания цикла блока распределения адресов, второй вход второго элемента И соединен с выходом элемента

ИЛИ, К-й вход которого соединен с выходом

К-го элемента ИЛИ группы, с первым входом К-го элемента И группы и является К-м управляющим выходом устройства, вход запуска блока синхронизации объединен с входом задания размерности M группы адресов блока распределения адресов и подключен к входу задания команды устройства, информационный вход блока распределения адресов соединен с выходом сумматора и является (М+1)-м информационным выходом устройства, первый выход блока синхронизации подключен к первому входу первого элемента И и к входу синхронизации второго регистра, второй выход блока синхронизации подключен к третьему входу второго элемента И, вторые входы элементов И группы объединены и подключены к третьему выходу блока синхронизации, выход К-го элемента И группы соединен с информационным входом К-го реверсивного счетчика группы.

Блок распределения адресов содержит постоянную память, первая группа разрядов адресного входа которой является информационным входом блока распределения адресов, вторая группа разрядов адресного входа объединена с управляющим входом и является входом задания размерности M группы адресов блока распределения адресов, первая и вторая группы разрядов информационного выхода являются выходами задания адреса ячейки и номера модуля блока распределения адpecos соответственно, последний разряд информационного выхода является выходам признака окончания цикла блока распределения адресов.

Сущность изобретения заключается в обеспечении формирования адресов для параллельной памяти, состоящей из М листов (блоков), Техническое решение соответствует критерию "новизна", так как отличается от прототипа наличием новых элементов и их связей с другими элементами схемы.

Техническое решение соответствует критерию "существенные отличия", так как не найдены технические решения, содержащие совокупность признаков. изложенных в отличительной час и формулы изобретения.

На фиг, 1 изображена функциональная схема устройства; на фиг. 2 — пример выполнения блока сверхоперативной памяти; на

1839252

35

55 фиг. 3 — функциональная схема блока синхронизации; на фиг. 4 — пример кодирования блока распределения адресов; на фиг. 5— пример реализации второго дешифратора блока синхронизации; на фиг. 6 — функциональная схема блока распределения адресов, В состав устройства для формирования адресов элементов матриц (фиг. 1) входят регистр 1, дешифратор 2, сумматор 3, элемент И 4, регистр 5, ПЗЧ 6, блок 7 синхронизации, второй дешифратор 8, второй элемент И 9, элемент ИЛИ 10, группа из M элементов 11, группа из М реверсивных счетчиков 12, группа из М элементов ИЛИ

13, группа иэ М блоков 14 памяти и блок 15 распределения адресов.

Информационный вход К-го блока 14 памяти (К = 1„,14) соединен с выходом 16 задания адреса ячейки блока 15 распределения адресов. Выход 17 задания номера модуля блока распределения адресов соединен с входом второго дешифратора 8, К-й выход 18 которого соединен с входом выборки К-ro блока 14 памяти и входом разрешения работы К-ro реверсивного счетчика

12, Выходы 19 -ro реверсивного счетчика

12 поразрядно соединены с адресными входами К-го блока 14 памяти и с соответствующими входами К-го элемента ИЛИ 13.

Выход К-го блока 14 памяти является К-м информационным выходом 20 устройства.

Входы разрешения чтения всех блоков памяти объединены и соединены с выходом 21 второго элемента И 9, первый вход которого соединен с выходом признака окончания цикла блока 15 распределения адресов.

Второй вход второго элемента И 9 соединен с выходом элемента ИЛИ 10, К-й вход которого соединен с выходом К-го элемента

ИЛИ 13, с первым входом К-ro элемента И

11 и является К-M управляющим выходом 22 устройства. Вход 23 запуска блока 7 синхронизации обьединен с входом задания размерности M группы адресов блока 15 распределения адресов и подключен к входу задания команды устройства. Информационный вход 24 блока распределения адресов соединен с выходом сумматора 3 и является (М+1)-м выходом устройства. Первый выход 25 блока 7 синхронизации подключен к первому входу первого элемента И

4 и к входу синхронизации второго регистра

5, Второй выход 26 блока синхронизации подключен к третьему входу второго элемента И 9. Вторые входы элементов И 11 обьединены и подключены к третьему выходу 27 блока 7 синхронизации. Выход К-го элемента И 11 соединен с информационным входом К-го реверсивного счетчика 12.

На фиг, 2 блок 14 памяти выполнен на

БИС серии 1802ИР1, которая является регистром общего назначения на 64 бита. Данная БИС предназначена для реализации сверхоперативных запоминающих устройств радиоэлектронной аппаратуры и содержит 16 четырехразрядных регистров, В состав блока 7 синхронизации (фиг. 3) входит задающий генератор 28, дешифратор 29, счетчик 30, дешифратор 31, четыре элемента И 32, Выход задающего генератора 28 соединен с первым входом i-го элемента И 32 (i = 2, 3, 4). Вход дешифратора 29 соединен с шиной 23, выход — с вторым входом первого элемента И 32, выход которого соединен с входом счетчика 30. Выход счетчика 30 соединен с входом дешифратора 31, j-й выход которого(j = 1, 2. 3)соединен с вторым входом i-го элемента И 32. Выход

i-го элемента И 32 соединен с m-м выходом блока 7 синхронизации (m = 25, 26, 27).

На фиг. 5 показан пример реализации дешифратора 31 блока 7 синхронизации на

ПЗУ, в котором используется микросхема серии 556РТ4.

Блок 15 распределения адресов (фиг, 6) содержит постоянную память 33, Первая группа разрядов адресного входа является информационным входом 24 блока распределения адресов. Вторая группа разрядов адресного входа блока распределения адресов объединена с управляющим входом 23 и является входом задания размерности M группы адресов. Первая 16 и вторая 17 группы разрядов информационного выхода постоянной памяти 36 являются выходами задания адреса ячейки и номера модуля соответственно. Последний разряд информационного выхода постоянной памяти 36 является выходом признака окончания цикла блока распределения адресов.

Устройство работает следующим образом.

Исходная информация для формирования параллельных адресов содержится в операнде (А(а)(т, п)Тд) v (М} v (z çàï). где А — базовый адрес; (а) — смещение относительно базового адреса;

m — количество строк матрицы;

n — количество столбцов матрицы;

Òð- признак транспортирования матрицы;

М вЂ” количество листов параллельной памяти;

Г зап — команда запуска.

Устройство, получив этот операнд, осуществляет последовательную загрузку пачки адресов иэ M элементов в модули

1839252 сверхоперативной параллельной памяти 14 и дальнейшее параллельное считывание пачки этих адресов из блоков 14 на адресные выходы 20 устройства. Блоки 14 выполнены в виде стеков, На вход 24 блока 15 распределения адресов информации поступает в виде последовательности адресов {a }, 1 = (0, „„(m х и) — 1), с произвольным порядком следования в зависимости от признака Тр. На вход 23 этого блока поступает значение модуля М, На выходе блока 15 последовательно генерируются адреса Qk (фиг. 4);

Сл = a;(mod М), Старшие разряды 0 представляют собой адрес Гр элемента матрицы {а } а листе параллельной памяти, состоящей из М листов, младшие разряды 0 являются порядковым номером листа 1, в котором элемент матрицы аь i = О, 1 — (m хп) — 1, k = 0,1 ..., {(гп х и)/М} — 1, где символ { } означает целую часть от деления.

При решении определенного класса задач, например работа с транспортированными матрицами. данные, соответствующие адресам аь при считывании (записи) из параллельной памяти могут оказаться в одних и тех же листах. Таким образом возникает конфликтная ситуация: параллельное считывание в пределах пачки адресов M произвести за один такт невозможно. Hp тем не менее предлагаемое устройство позволяет выходить из таких ситуаций, хотя и с некоторой потерей эффективности, так как считывание (запись) производится не за один такт.

Модуль стека блока 14 выбран равным длине пачки адресов М, что необходимо в критических ситуациях, когда вся информация пачки (M) адресов распределена в одном листе параллельной памяти. При выборке адресов из стека первым считывается последний записанный туда адрес, затем все остальные в порядке уменьшения адресов указателя стека, выполненного на реверсивном счетчике, Цикл работы устройства начинается с прихода на шину 23 кода команды {Afa)(m, n)Tp} ч {М} v {П,зап}(фиг. 1), Дешифратор

2, приняв код команды запуска Л.зап, выдает сигнал разрешения на первый вход элемента И 4, на второй вход которого поступает сигнал разрешения с третьего выхода ПЗУ 6. Дешифратор 29 блока 7 синхронизации, получив Л-зап, выдает разрешающий уровень на второй вход элемента И 32, который начинает пропускать импульсы тактовой частоты, которые затем по шине 26 поступают на третий вход элемента И 9. Полученным с выхода И 9 сигна5

55 лом записи информации {m, и} и {Т } из шины 23 записывается в регистр 1, с выхода которого затем поступает на первый вход

ПЗУ 6, на второй вход которого поступает нулевая информация с выхода регистра 5, На первом выходе ПЗУ 6 формируется код адреса ао первого элемента матрицы. По тактовому импульсу кода адреса ао записывается в регистр 5. С выхода регистра 5 код ао поступает на второй вход ПЗУ 6 и на второй вход сумматора 3, на первом входе которого находится код А. На выходе 16 сумматора 3 формируется код смещенного адреса А + ао первого элемента матрицы, который поступает на информационный вход блока 15, на входе 23 задания модуля которого присутствует код признака {M}. В блоке 15 закодированы последовательности адресов по mod M (фиг. 4). На выходе 16 блока 15 появляется код fo старших разрядов адреса ао первого элемента, на выходе

17 — код jo младших разрядов адреса ао первого элемента: qp = (А+ ao)mod M.

Код fo поступает на все входы блоков 14, а код 10 — на вход дешифратора 8. На одном из выходов дешифратора 8 в зависимости от кода j появляется сигнал, по фронту которого один из реверсивных счетчиков 12 увеличивает свое состояние на единицу. С выхода реверсивного счетчика 12 код состояния. определяющий адрес стека, поступает на адресный вход соответствующего блока

14, в который по входу WB спадом сигнала

jo записывается код f< адреса.

Затем аналогично формируются адреса следующих элементов as первой группы (А

+ as), (S = 1, 2, ..., М), На выходе блока 15 генерируются соответствующие им адреса

qs. При формировании адресов qs в пределах пачки.M может случиться, что на выходе кода младших разрядов )э блока 15 и раз (n < М) появится код индекса одного и того же листа, следовательно, состояние соответствующего счетчика 12 также увеличивается на и.

В соответствующий блок 14 сверхоперативной памяти записывается и адресов fk, это же количество адресов не попадает в другие блоки 14. После того. как все адреса пачки M уложатся в блоки 14, с третьего выхода блока 15 приходит сигнал разрешения на первый вход элемента И 9, на второй входе которого находится сигнал разрешения с выхода элемента ИЛИ 10. С выхода 26 блока 7 синхронизации поступает импульс считывания на третий вход элемента И 9, с выхода которого сигнал считывания параллельно поступает на входы считывания блоков 14. С выходов блоков 14 параллельно в шину 20 адресов считывается (М вЂ” n + 1) 1839252

10 адресов первой пачки М. На М вЂ” и + 1 выходах дешифратора 8 находятся номера листов, соответствующих пачке адресов fi<.

Затем с выхода 27 блока 7 синхронизации появляется импульс счета, который через элементы И 11 поступает на вычитающие входы реверслвных счетчиков 12. На вторые входы элементов И 11 поступают разрешающие сигналы с выходов элементов ИЛИ 13.

Сигнал разрешения на второй вход S-го элемента И 11 поступает с выхода S-ro элемента ИЛИ только в том случае, когда состояние

S-го реверсивного счетчика 12 не равно нулю. Если имелось равномерное распределение адресов (т.е. n = 1), то на выходах всех реверсивных счетчиков 12 появятся нулевые состояния, и, как следствие, с выхода элемента ИЛИ 10 снимается сигнал разрешения. Если распределение адресов в блоках 14 неравномерное (п A 1), то на втором входе элемента И 9 продолжает находиться сигнал разрешения. С выхода 2б блока 7 синхронизации на входы блоков 14 проходит сигнал считывания и с выходов этих блоков выдается следующая серия адресов из первой пачки M. Так продолжается до тех пор, пока все адреса не считаются из блоков

14. Когда это произойдет, с второго входа элемента И 9 снимается сигнал разрешения. Формирование следующих пачек M адресов производится аналогично до тех пор, пока не сформируется последняя пачка адресов М, в которой присутствует адрес последнего элемента аь Когда это произойдет, с второго выхода ПЗУ 16 приходит сигнал конца цикла, который устанавливает регистры I, 5 в нулевое состояние, а на третьем выходе ПЗУ 6 формируется сигнал, разрешающий прием следующей команды. Если по каким-либо причинам необходимо прекратить формирование адресов, достаточно с шины 23 снять команду запуска .узап.

Рассмотрим вариант формирования адресов матрицы для операнда (А(ОК4, 4)Tp}v (M = б}, А = 2, Матрица не транспортирована, т.е. Тр =

=0.

О 1 2 3

4 5 б 7

8 9 10 11

12 13 14 15

На выходе ПЗУ 6 сформированы адреса элементов матрицы во= О, а1= 1, а2 = 2, аз= 3. ал =4. а5=5, ав= 6, а7=7, ав= 8,.ag = 9, ato = 10, а» = 11. atz =12, а1з = 13, ам = 14, a tg = 15.

На выходе 24 сумматора 3 формируются адреса смещенного массива матрицы

Ap =- 2, А1 = 3, Az = 4, Аз = 5, A4 = 6, Ав =

=7, Ав = 8, А7 = 9, Ав = 10, Ag =- 11, Aio = 12, At t = 13, Atz = 14, Ад = 15, Ata = 16, А15 = 17.

На выходе блока 15 последовательно

5 появляются адреса (фиг. 4).

Ao = 02, At = 03, Az = 04, Аз = 05, Aq = 10, А5=11, Ав=12, А7=13. Ав=14, Ag= 15, А ic = 20, A l t = 21, A 12 = 22, A13 = 23, А14 = 14, Ats = 25.

10 В листах блока 14 адреса распределяются следующим образом:

0 1 2 3 4 5 .2 20 21 ° 22 23 24 25

1 10 11 12 13 14 15

15 О 02 03 04 05

Считывание адресов производится за три шага;

1 шаг — — - 02 03 04 05

2 шаг — 10 11 12 13 14 15

20 3 шаг 20 21 22 23 24 25

Матрица транспонирована, т.е. Тр = 1.

0 4 8 12

1 5 9 13

2 6 10 14

3 7 11 15

На выходе ПЗУ б сформированы адреса элементов матрицы ао=О, а1=4, а2=8, аз=12, ал=1, а5==6, ав=9, а7= 13, ав=2, ag =6, àio = 10, 30 Btt =14, а1г = 3, а13= 7, а14= 11, а15= 15.

На выходе 24 сумматора 3 формируются адреса с учетом смещения

Ао = 2, At = 6, Az = 10, Аз = 14, А4 = 3, Ав- 7, Ае = 11, А7 = 15, Ав = 4, Ад = 8, Ato = 12, 35 At t = 16, А)2 = 5, А1з = 9, А1 = 13, А1в = 17.

На выходе блока 15 последовательно появляются адреса по mod6

Ap = 02, At = 10, А2 = 14, Аз = 22, A4 = 03, Ав=11,Ав=15, А7=23,Ав=04, Ag=12, 40 Ato = 20, A» = 24, Atz = 05, А1з = 13. А14 = 21, А)5 = 25.

В листах блока 14 адреса распределяется следующим образом. l-й шаг

45 йс/jy О 1 2 3 4 5

1 10 11 - - 14

Π— - 02 03

Видим, что возникла конфликтная ситу50 ация: в лист 2 записались значения адресов

02 и 22, счетчик 12-2 фиксирует в двоичном коде состояние 0010, и при обращении к этому листу адреса считываются в два этапа: первый этап: 10, 11, 22, 03, 14, —;

55 второй этап: —. —, 02. —, —, —.

2-й шаг

241839252

5

Ь/Ja

25

Возникла конфликтная ситуация: в лист

4 записались значения адресов 04 и 24, на на счетчике 12-4 будет состояние 0010. и и ри обращении к этому листу адреса также считываются в два этапа: первый этап: 20, —; 12, 23, 24, 15; второй этап: —, —. —. —, 04, —.

3-й шаг

Здесь также адреса 05 и 25 записались в один лист 5, на счетчике 12 — 5 будет состояние 0010, и при обращении к этому листу адреса считываются в два этапа: первый этап: —, 21. —, 13, —, 25; второй этап; 2. —, —, —, —, 05

Формирование адресов для других значений (гп, n), (A), (а), (М}, (Tp) производится аналогично, Использование изобретения позволяет формировать адреса матриц произвольного

Формула изобретения

1, УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСОВ ЭЛЕМЕНТОВ МАТРИЦ по авт. св. N 1425667, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения работы и с многомодульной памятью, в него введены блок синхронизации, второй дешифратор, второй элемент И, элемент

ИЛИ, группа из M элементов И, где M - количество адресуемых модулей памяти,,® группа из М реверсивных счетчиков, группа из M элементов ИЛИ, группа из М блоков памяти и блок распределения адресов, причем информационный вход К-го блока памяти (К = 1, .„, M) соединен.с выходом задания адреса ячейки блока распределения адресов, выход задания номера модуля которого соединен с входом второго дешифратора, К-й выход которого соединен с входом выборки К-го блока памяти 50 группы и входом разрешения рабаты К-го реверсивного счетчика группы, выходы которого поразрядно соединены с адресными входами К-го блока памяти группы и с соответствующими входами К-го элемента 55

ИЛИ группы, выход К-го блока памяти группы является К-м информационным выходом устройства, входы разрешения чтения всех блоков памяти группы объединены и соединены с выходом второго размера с учетом признака транспортирования для параллельной памяти, состоящей из произвольного количества М независимых листов, При этом устройством с некоторой потерей эффективности устраняются конфликтные ситуации, когда элементы массивов при параллельном считывании (записи) могут оказаться в одних и тех же листах.

Поскольку исходное размещение матриц в памяти должно. быть линейным: либо по строкам, либо по столбцам, то практически это означает возможность записи исходного матричного выражения с небольшим количеством транспонированных матриц, По данному техническому предложению проведено моделирование, показавшее достаточно высокую эффективность при работе с массивами данных. (56) Авторское свидетельство СССР

М 1425667, кл,G 06 F 12/06; 9/34, 1987. элемента И, первый вход которого соединен с выходом признака окончания цикла блока распределения адресов, второй вход второго элемента И соединен с выходом элемента ИЛИ, К-й вход которого соединен с выходом К-го элемента ИЛИ группы, с первым входом -ro элемента И группы и является К-м управляющим выходом устройства, вход запуска блока синхронизации объединен с входом задания размерности M группы адресов блока распределения адресов и подключен к входу задания команды устройства, информационный вход блока распределения адресов соединен с выходом сумматора и является (М + 1)-м информационным выходом устройства, первый выход блока синхронизации подключен к первому входу первого элемента И и к входу синхронизации второго регистра, второй выход блока синхронизации подключен к третьему входу второго элемента И, вторые входы элементов И группы объединены и подключены к третьему выходу блока синхронизации, выход К-го элемента И группы соединен с информационным входом К-ro реверсивного счетчика группы.

2. Устройство по п,1, отличающееся тем, что блок распределения адресов содержит постоянную память, первая группа разрядов адресного входа которой является информационным входом блока распре14

1839252

20

2Ь

2 деления адресов, вторая группа разрядов адресного входа которой объединена с управляющим входом и является входом за дания размерности M группы адресов бло ка распределения адресов, первая и вторая группы разрядов информационного выхода постоянной памяти являются выходами задания адреса ячейки и номера модуля блока распределения адресов соответственно, последний разряд информационного выхода постоянной памяти яв5 ляется выходом признака окончания цикла блока распределения адресов, 1839252

Тираж Подписное

НПО "Поиск" Роспатента

113035, Москва. Ж-35, Раушская наб„4/5

Заказ 3407

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина. 101

Составитель А. Стальной

Редактор Т. Юрчикова Техред М. Моргентэл Корректор Л, Ливринц