Коррелятор

 

Изобретение относится к системам обработки цифровых данных и может быть использовано для вычисления корреляционных функций в приемных устройствах систем передачи дискретной информации, радиолокационных приемных устройствах и устройствах измерительной техники. Техническим результатом является упрощение устройства. Коррелятор содержит регистр сдвига, сумматор, интегратор, две группы сумматоров по модулю два и группу элементов "НЕ". Устройство работает с униполярными и с дискретными сигналами. 3 ил.

Предлагаемое изобретение относится к системам обработки цифровых данных, преимущественно к устройствам обработки информации и может быть использовано для вычисления корреляционных функций в приемных устройствах систем передачи дискретной информации, радиолокационных приемных устройствах и устройствах измерительной техники.

Наиболее оптимальными с точки зрения помехоустойчивости и получаемой точности являются корреляторы, выполненные по схеме согласованного фильтра и с использованием аналоговых линий задержки электромагнитных, ультразвуковых: на поверхностно-акустических волнах (ПАВ).

Однако эти линии сложны, дорогостоящи, обладают высокой температурной нестабильностью, что в целом резко ограничивает область аппаратуры, использующей указанные устройства.

В последнее время в связи с быстрым развитием цифровой техники появлением микросхем высокой степени интеграции все более широкое применение находят цифровые корреляторы, которые, не будучи оптимальными, все же обеспечивают достаточную точность, более технологичны и свободны от указанных выше недостатков аналоговых устройств.

Известны цифровые корреляторы, применяемые в самых разнообразных устройствах обработки цифровых сигналов. См. например, "Устройство для сжатия фазоманипулированных шумоподобных сигналов" по авт. св. №236512, "Цифровой коррелятор с переменным порогом для обнаружения кодового слова" по авт. св. №557371, "Многоканальный коррелятор" по авт. св. №556450. Отличительной особенностью любого из этих устройств является наличие одного или нескольких тактируемых регистров сдвига, исполняющих роль линии задержки, и устройства обработки, которые могут содержать как дискретные, так и аналоговые элементы, осуществляющие перемножение текущего входного сигнала на опорный с последующим интегрированием произведения.

Основным недостатком большинства подобных устройств является необходимость дополнительной синхронизации.

Свободным от этого недостатка и наиболее близким по технической сущности к предлагаемому устройству является устройство для сжатия фазоманипулированных шумоподобных сигналов по авт.св. №236512,представляющее собой многоканальный коррелятор. Блок-схема этого устройства представлена на фиг.1. Данное устройство является коррелятором n-разрядного кода и состоит из:

1 - регистр сдвига, частота продвигающих импульсов которого в К раз превышает частоту следования разрядов кода;

2 - многовходовый сумматор;

3 - интеграторы;

4 - регистр сдвига конца опорного сигнала;

5 - перемножители (фазоинверторы);

6 - генератор опорного кода;

7 - ключи;

8 - генератор продвигающих импульсов.

Входом устройства являются параллельно объединенные информационные входы фазоинверторов 5, выход каждого из которых соединен со входом соответствующего интегратора 3. Информационный выход генератора опорного кода 6 соединен со входом регистра сдвига 1, имеющего кn отводов, каждый из которых обеспечивает по отношению к предыдущему задержку равную τ/к, где τ - длительность одного разряда. Каждый из отводов регистра сдвига 1 соединен с управляющим входом соответствующего фазоинвертора 5. Управляющий выход генератора опорного кода 6 соединен с регистром сдвига конца опорного сигнала 4, каждый из кn выходов которого соединен с управляющим входом соответствующего интегратора 3 и управляющим входом соответствующего ключа 7. Параллельно объединенные тактовые входы регистра сдвига 1 и регистра сдвига конца опорного сигнала 4 соединены с выходом генератора продвигающих импульсов 8. Выход каждого интегратора 3 через соответствующий ключ 7 соединен с одним из входов сумматора 2, выход которого является выходом всего устройства.

Входной бинарный сигнал n-разрядного кода подается одновременно на кn фазоинверторов 5, которые изменяют полярность входного сигнала в соответствии с импульсами опорного кода, снимаемыми с отводов регистра сдвига 1. После перемножения напряжение интегрируется интеграторами 3 в течение времени nτ.• Интеграторы 3 разряжаются импульсами с выхода регистра сдвига конца. опорного кода 4, которые поступают на интеграторы 3 в конце опорного кода, подаваемого на фазоинвертор 5, связанный с данным интегратором 3.

Одновременно накопленное напряжение в конце интервала интегрирования с помощью соответствующего ключа 7 снимается с интегратора 3 и подается на вход сумматора 2. Огибающая выходного сигнала сумматора 2 является автокорреляционной функцией входного кода (см. фиг.2).

Важнейшим параметром рассмотренной схемы является величина к - число точек квантования сигнала по времени за длительность одного разряда, поскольку именно эта величина при достаточно длинных кодовых комбинациях будет определять временной разброс отсчетов корреляционной функции. На практике обычно используется n≥3, что соответствует ошибке меньше 30%.

Основным недостатком описанного устройства является его сложность, которая возрастает пропорционально требуемой точности, т.к. возрастает число каналов, соответствующих числу точек квантования.

Целью предлагаемого изобретения является упрощение устройства.

Поставленная цель достигается тем, что в коррелятор, содержащий тактируемый регистр сдвига, имеющий (n+1) отводов, каждый из которых обеспечивает задержку равную τ относительно предыдущего отвода, многовходовый сумматор и интегратор, введены n двухвходовых схем "исключающее ИЛИ" и n двухвходовых схем "исключающее ИЛИ" с инверсией полярности напряжения выходного сигнала. Один из входов каждой из схем "исключающее ИЛИ" соединен с одним из n первых отводов регистра сдвига, а один из входов каждой из схем "исключающее ИЛИ" с инверсией полярности напряжения выходного сигнала соединен с одним из n последних отводов регистра сдвига. На вторые входы схем "исключающее ИЛИ", объединенные попарно с соответствующими вторыми входами схем "исключающее ИЛИ" с инверсией полярности напряжения выходного сигнала подаются опорные потенциалы, соответствующие разрядам кода. Выход каждой из вновь введенных схем соединен с одним из входов сумматора.

На фиг.3 представлена блок-схема предлагаемого устройства, где обозначено:

1 - регистр сдвига,

2 - сумматор,

3 - интегратор,

4 - схемы "исключающее ИЛИ",

5 - схема "исключающее ИЛИ" с инверсией полярности напряжений выходного сигнала.

Входом устройства является информационный вход регистра сдвига 1, который имеет n+1 отвод, причем первые n отводов соединена со входами схем "исключающее ИЛИ" 4, а n отводов, начиная со второго отвода, соединены со входами схем "исключающее ИЛИ" с инверсией полярности напряжения выходного сигнала. Объединенные входы блоков 4 и 5 соединены с источником опорных потенциалов, а выходы этих блоков соединены со входами многовходового сумматора 2, выход которого соединен со входом интегратора 3. Выходом устройства является выход интегратора 3.

Входной сигнал подается на информационный вход регистра сдвига 1. Поскольку каждый из (n+1) отводов обеспечивает задержку на τ относительно предыдущего, на выходах регистра сдвига 1 появляются напряжения, соответствующие n+1 отсчету уровня сигнала, взятые через равные промежутки времени. Схемы "исключающее ИЛИ" 4 исполняют роль перемножителей текущих отсчетов на опорные потенциалы, соответствующие заданной кодовой комбинации. Сумматор 2 исполняет роль предварительного интегратора мгновенных значений сигнала, разнесенных друг относительно друга на длительность одного разряда. Интегратор 3 обеспечивает непрерывное интегрирование текущего значения напряжения на выходе сумматора 2 в интервале τ. Для обеспечения переменного нижнего предела интегрирования в устройстве предусмотрен "сброс" интегратора, осуществляемый путем подачи суммы текущих отсчетов уровня сигнала, задержанных на длительность одного разряда, с инвертированной полярностью напряжения, формируемой с помощью схем "исключающее ИЛИ" с инверсией полярности напряжения выходного сигнала 5 и того же сумматора (2). В результате на выходе интегратора 3 появляется напряжение, уровень которого соответствует автокорреляционной функции исследуемого сигнала (см. фиг.2).

Предлагаемый коррелятор выгодно отличается от своего прототипа: отсутствует генератор опорного кода, являющийся достаточно сложным устройством, работающим в динамическом режиме; структура анализирующей части проста; относительно мало число анализируемых каналов, которое определяется количеством разрядов опорного кода и не зависит от требований налагаемых на точность локализации корреляционного максимума.

Последовательная схема ввода информации обеспечивает возможность более четкого, по сравнению с параллельной, согласования коэффициентов передачи анализируемых каналов и, следовательно, повышения точности амплитудно-временной локализации отсчетов корреляционной функции.

Устранение структурной избирательности повышает надежность предлагаемого устройства, снижает его себестоимость и габариты. Последнее в свою очередь расширяет область применения этого устройства, например, делает эффективным его использование в мобильной и бортовой аппаратуре.

Кроме того, предлагаемое устройство, в отличие от прототипа, может работать и с униполярными и с дискретными сигналами, которые в настоящее время широко используются в дискретных устройствах обработки информации любого назначения.

Формула изобретения

Коррелятор, содержащий регист сдвига, сумматор, интегратор, отличающийся тем, что, с целью упрощения устройства, в него введены две группы сумматоров по модулю два и группа элементов НЕ, причем вход регистра сдвига соединен со входом устройства, выходы регистра сдвига кроме последнего, соединены с первыми входами соответствующих сумматоров по модулю два первой группы, выходы регистра сдвига кроме первого соединены с первыми входами соответствующих сумматоров по модулю два второй группы, вторые входы соответствующих сумматоров по модулю два первой и второй групп объединены и соединены с соответствующими входами группы входов устройства, выходы сумматоров по модулю два первой группы соединены с первой группой входов сумматора, выходы сумматоров по модулю два второй группы через соответствующие элементы НЕ группы соединены с второй группой входов сумматора, выход которого через интегратор соединен с выходом устройства.

РИСУНКИ