Преобразователь двоичного кода в десятичный

 

264627

ОП ЙСАН ИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союэ Советских

Социалистических

РеспуЬлмк

1".. -" " 11 ЗАД/ е й

Зависимое от авт, свидетельства №

Заявлено 17Х1.1966 (№ 1084439/26-24) с присоединением заявки ¹

Приоритет

Оп1бликовано 09.Х.1967. Бюллетень ¹ 21

11л, 42m, 14

МП1 G 06f

УД1(681.325.53(088.8) Кохтитет по делам тиеооретений м открытий итри,Совете Министров

СССР

Дата опубликования описания 5.1.1968,ч.втор изсбре гения

И. И, Слюсаренко

Государственный всесоюзный центральный научно-исследовательский институт комплексной автоматизации

Заявитель

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО 1(ОДА В ДЕСЯТИЧНЫИ

Известные преобразователи двоичного кода в десятичный, содержащие сумматор, дешифратор и логические схемы, осуществляют преобразование двоичного кода в десятичный с разверткой во времени, что снижает быстродействие устройства.

Предложенное устройство отличается от известных тем, что в нем входные шины преобразуемого кода подключены ко входам дискриминатора и сумматора, выход дискриминатора соединен со входом шифратора, выход которого подключен ко второму входу сумматора, а выходы разрядов преобразовачного кода образованы выходами дискриминаторов. На чертеже показана функциональная схема преобразователя. и

Входной двоичный код А= а,2 —, пода1 ваемый параллельно, коммутируется на кодовый дискриминатор 1 цифры сотен и на один вход и-разрядного сумматора 8 блока сотен. Цифры сотен О, 1, 2 ... в дискриминаторе 1 определяются по логическим уравнениям в булевой алгебре, связывающим разряды входного двоичного кода А в пределах

0 — 99, 100 — 199, 200 — 299 и т. д. Сигнал А, =

=1 (i=0, 1, 2) кодового дискриминатора 1 блока сотен является результатом преобразования по разряду сотен, коммутируется нз

2 выход и на шифратор 2 для блока сотен, По этому сигналу с шифратора 2 на второй вход сумматора 8 по соединяющим шинам поступает числовой эквивалент выбранной сотни в виде обратного двоичного кода. Сложение слагаемых в прямом и обратном двоичном коде в сумматоре равносильно операции вычитания, 10 Выходной код сумматора 8, обозначенный

1П 1 через В = b,2 —, всегда находится в диапа1 зоне 0 — 99. Код «В» заводится одновременно

15 на один вход сумматора 8 и на дискриминатор 1 десятков следующего блока. Цифры десятков О, 1, 2 ... 8, 9 в дискриминаторе 1 определяются по логическим уравнениям в булевой алгебре, связывающим разряды двоично20 ro кода «В» в пределах 0 — 9, 10 — 19, 20 — 29, ...

80 — 89, 90 — 99. Сигнал В, = 1 (i = О, 1, 2 ... 9) кодового дискриминатора 1, блока десятков, являющийся результатом преобразования по разряду десятков, коммутируется на выход и

25 заводится на шифратор 2 для десятков. По этому сигналу с шифратора 2 на второй вход сумматора 8 по соединяющим шинам поступает числовой эквивалент выбранното десятка в виде обратного двоичного кода. В ре30 зультате вычитания кодов на выходе сумма204027 тора 8 блока десятков образуется код С ==,с,2 —, который всегда находится в диас

1 пазоне Π— 9. Код С по соединяющим шина.л поступает на вход дискриминатора 1 для единиц следующего блока (неполного) . Цифры единиц О, 1, 2 ... 9 в дискриминаторе 1 блока единиц определяются по логическим уравнениям в булевой алгебре, связывающим разряды двоичного кода С в пределах Π— 9. Сигнал С; = 1 (t = О, 1, 2 ... 9) кодового дискриминатора I блока единиц является результатом преобразования по разряду единиц и коммутируется на выход. Таким образом, на выходе преобразователя имеем десятичный

l код D = gd;10 —, соответствующий входному

1 и двоичному коду А =,, а,2 - .

Если количество разрядов входного двоичного кода А больше 9, то перед блоком сотен последовательно подсоединяется блок с дискриминатором 1 для тысяч, шифраторы 2 для числового эквивалента тысячи в двоичном обратном коде и сумматор 8. Полученный десятичный код D может подсоединяться для запоминания на регистр, выполненный, например, на триггерах или реле с самоблокировкой. Результат преобразования в этом случае может храниться до момента подачи специального сигнала сброса.

Работу устройства можно проиллюстрировать примером для восьмиразрядного двоичного кода ава,аза,-а4азаза„где разряды а, принимают значения О или 1.

Пусть имеем дискриминатор сотен 1 (см. чертеж), составленный из элементов «И», «ИЛИ», «НЕ» по следующим уравнениям в булевой алгебре:

Аз (2)(100) = а„а-,(а,+а.-+а,)

Ai(1)(1ОО) =А Ао

Ао (0+100) = ав (а +аз+ аз+а +аз)

В исходном состоянии сигналы Лз, Л и Лв, определяющие соответственно цифры сотен

2, 1 или О, равны нулю. При подаче двоичного кода 8 пределах 00000000 — 11111111, т. е.

Π— 255, один из сигналов Лз, А> или Ав становится равным 1. Действительно, для двоичного кода в пределах Π— 99 сигнал ЛО=1, для кода в пределах 100 — 199 сигнал Л вЂ”вЂ” 1, для кода в пределах 200 — 255 сигнал Л =1. Hpè этом сигналы А, А> и Ав однозначно определяют цифру сотен и являются выходными.

Пусть имеем входной код, соответствующий числу 173, т. е. 10101101. Тогда имеем сигналы на выходе 1:Аз=О, А,=1, А,=О.

По сигналу А,=1 возбуждается шина шифратора 2, представляющая собой набор элсментов НЕ, включенных так, что образуется обратный двоичный код числа 100, т. с.

10011011 (числовой эквивалент).

Входной код числа 173, который одновре5 менно поступает как на дискриминатор, так и на сумматор 8, складывается с обратным кодом числа 100, выбранным из шифратора 2.

Это действие равносильно вычитанию, т. е, в результате остается число 73, обозначаемое через код b-,bob.-b4b b>b>. В двоичном коде

10 это действие выглядит следующим образом:

10101101 (173)

+ 10011011

+1 (циклический перенос) результат 01001001 (73) 15

Код числа 73 подается на дискриминатор десятков 1, который выполняется снова на

20 элементах «И», «ИЛИ», «НЕ», реализующих логические уравнения в булевой алгебре для сигналов каждого возможного десятка О, 10, 20, ..., 90.

В данном случае сигнал В;, определяющий седьмой десяток, становится равным 1, Он является выходным сигналом и одновременно он же возбуждает шину шифратора 2. Логическое уравнение сигнала В, следующее:

В, (7+10) =b7b6b.-(Ь4+Ьз b ) . .На сумматор десятков 8 поступает код числа 73 от сумматора сотен 8 и обратный код числа 70, т. е.

01110011 из шифратора.

Все операции выполняются одновременно во всех узлах преобразователя за один такт, одновременно с подачей входного кода. Разрядные сумматоры на три входа, составляю45 щие основу узлов, также легко выполняются на элементах «И», «ИЛИ», «НЕ» согласно известным логическим уравнениям для сигнала суммы и сигнала переноса.

Предмет изобретения

Преобразователь двоичного кода в десятичный, содержащий дискриминатор, шифратор, сумматор комбинационного типа, отличаюи1ийся тем, что, с целью повышения быстро55 действия входные шины преобразуемого кода подключены ко входам дискриминатора и сумматора, выход дискриминатора соединен со входом шифратора, выход которого подключен ко второму входу сумматора, а вы60 ходы разрядов преобразованного кода образованы выходами дискриминаторов.

После вычитания в сумматоре десятков 3

35 результатом является число 3, т. е. 0011, которое поступает на дискриминатор единиц 1.

Если код остатка обозначить через С4С,С,С,, то сигнал Сз(3 (1) =СзС,С,=1, обозначающий цифру 3, является выходным.

204027

D х ///О к(Л х/

Составитель Л. Скобелева

Техред Л. Я, Бриккер Корректор М. II. Ромашова

Рсдактор Л. А. Утехина

Типография, пр. Сапунова, 2

Заказ 4239/)9 Тираж 535 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Центр, пр. Серова, д. 4