Арифметическое устройство цифровой вычислительной машины

 

ОПИС

ИЗОБРЕ

К АВТОРСКОМУ т

Союз Советских

Социалистических

Республик с, ч»,» иблиотенц (,,,. .:.„

Зависимое от авт. свиде

Заявлено 10Х.1965 (№ с присоединением заявки

Приоритет—

Опубликовано 17Л.1968.

Дата опубликования оп

42m, 14

Y С06f 681.325.5(088.8) Комитет по делам изобретений и открытий при Совете Министров

СССР

Авторы изобретения

Л. В. Канторович, Я. И. Фет и И. В. Иловаиский

Институт математики Сибирского отделения АН СССР

Заявитель

АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ЦИФРОВОЙ

ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ

Известны арифметические устройства цифровых вычислительных машин, содержащие блок множимого, блок множителя, блок подготовки слагаемых и накопительный сумматор.

Предлагаемое устройство отличается от известных тем, что в нем выходы схемы анализа первой группы разрядов множителя подключены к управляющим входам первой схемы подготовки нового слагаемого, выходы схемы анализа i-й группы разрядов множителя подсоединены к управляющим входам i-й схемы подготовки нового слагаемого, выходы блока множимого подключены поразрядно к входам соответствующих схем подготовки новых слагаемых, выходы которых подсоединены к входам новых слагаемых сумматора с запоминанием переносов и накоплением результата для одновременного сложения нескольких двоичных чисел. Кодовые шины чисел подключены через первую и вторую группу схем совпадения соответственно к первому и второму регистру множимого, а через третью и четвертую группу схем совпадения— к первому и второму регистрам множителя. Выходы первого и второго регистра множимого через пятую и шестую группы схем совпадения подключены к первым и вторым .входам собирательных схем множимого. Выходы первого и второго регистра множителя через седьмую и восьмую группы схем совпадения подсоединены к первым и вторым входам собирательных схем множителя. Это позволяет увеличить быстро5 действие устройства.

На чертеже приведена блок-схема предлагаемого арифметического устройства.

Арифметическое устройство состоит из сумматора типа ротор 1, блока 2 подготовки сла10 гаемых, блока 8 множимого и блока 4 множителя.

Сумматор типа ротор 1 представляет собой устройство, в котором производится одновоеменнос =ложение с хранением переносов не15 скольких двоичных чисел, поступающих по входам 5, если подан сигнал сложения б. На этом же устройстве производится ассимиляция переносов, если подан сигнал 7. С целью ускорения работы ротора 1 в нем предусмот20 рено дуолирование регистров хранения результатов, которые в каждом такте сложения поочередно переключаются сигналами 8 и 9.

Выдача результатов после ассимиляции производится по сигналу 10.

25 Для того чтобы ликвидировать потери времени на смену операндов, в предлагаемом устройстве предусмотрено дублирование регистров операндов. В каждом четном цикле работы арифметического устройства подает30 ся управляющий сигнал 11, и операнды изза209032

3 поминающего устройства 12 поступают в арифметическое устройство следующим образом: множимое — через схемы совпадения 18 на первый регистр 14 множимого, множитель — через схемы совпадения 15 на первый регистр 1б множителя. В каждом нечетном цикле подается управляющий сигнал 17, множимое поступает через схемы совпадения 18 на второй регистр 19 множимого, а множитель — через схемы совпадения 20 .на второй регистр 21 множителя.

Одновременно с приемом новых операндов в каждом цикле идет обработка операндов, принятых в предыдущем цикле на дублирующие регистры. По сигналу 11 выдаются для обработки: множимое из регистра 19 (через схемы совпадения 22 и собирательные схемы

28) и множитель из регистра 21 (через схемы совпадения 24 и собирательные схемы 25).

По сигналу 17 выдаются для обработки: множимое из регистра 14 (через схемы совпадения 2б и собирательные схемы 28) и множитель из регистра 1б (через схемы совпадения

27 и собирательные схемы 25).

Множитель в блоке множителя 4 подвергается анализу в соответствии с принятым алгоритмом сокращенного умножения. Количество одновременно анализируемых с-разрядных групп разрядов множителя равно количеству входов новых слагаемых m, ротора.

Результаты анализа и каждой с-разрядной группы разрядов множителя поступают на управляющие входы соответствующей схемы подготовки нового слагаемого блока 2. Таким образом, в каждом такте умножения обрабатываются ст, разрядов множителя.

Множимое в блоке 8 подвергается предварительным сдвигам на О, cm, 2ст, и т. д. ра;рядов в первом, втором, третьем и т. д. тактах умножения, соответственно. Сдвиг в последнем также соответствует умножению на старшие разряды множителя. Необходимое и число тактов умножения d=, где n— ст, разрядность операндов.

В каждом такте предварительно сдвинутое в блоке 8 множимое поступает параллельно на информационные входы всех схем подготовки новых слагаемых блока 2. Каждая схема подготовки нового слагаемого производит дополнительный сдвиг и преобразование кода множимого в зависимости от номера соответствующей этой схеме с-разрядной группы разрядов множителя и от управляющих сигналов, поступающих на эту схему из блока 4.

В первом такте каждого цикла умножения подается сигнал 28. При этом первая группа из ст, разрядов множителя поступает через схемы совпадения 29 и собирательные схемы

80 на схему анализа 81. Результаты анализа — управляющие сигналы 82, 88 и т. д. поступают на схемы подготовки новых слагаемых 84, 85 и т. д. Одновременно по сигналу 28 множимое с предварительным сдвигом на О

50 разрядов поступает через схемы совпадения

86 и собирательные схемы 87 на входы всех схем подготовки новых слагаемых.

Во втором такте каждого цикла умножения подается сигнал 88. Вторая группа из

cm, разрядов множителя через схемы совпадения 89 и собирательные схемы 80 поступает на схему анализа 81. Множимое с предварительным сдвигом íà cm разрядов через схемы совпадения 40 и собирательные схемы

87 поступает на входы блока 2 и т. д.

Выходы блока 2 подготовки новых слагаемых подключены ко входам 5 ротора 1, на котором в каждом такте происходит сложение новых частичных произведений с накопленными результатами. Сигналы 8 и 9 подаются поочередно в каждом такте, одновременно с сигналами 28, 88 и т. д.

С целью реализации возможности накапли. вания без ассимиляции в сумматоре предусмотрены д дополнительных разрядов для целой части результата. При этом количество произведений, сумма которых может быть накоплена (к), оценивается соотношением

1g2 К (g

При необходимости обеспечить на сумматоре работу в обратном коде (с циклическим переносом) на свободные входы новых слагаемых во всех разрядах сумматора, где имеются такие входы, подаются (в зависимости от управляющих сигналов блока множителя) коды «О» ил и«1», вырабатываемые в блоке 2 схемой имитации кодов 41.

Если результат имеет целую часть из l разрядов (1 (l-< д) и должен быть нормализован, то он пересылается на один из регистров м:ножимого, в один из регистров множителя засылается код числа 2 — 1, и производится один цикл умножения. По окончании этого цикла на выходе ротора 1 появляется нормализованный результат.

Аналогично производятся произвольные сдвиги вправо на 1 (r (n разрядов.

Сложение (вычитание) на предлагаемом устройстве производится следующим образом: в один из регистров множимого засылается операнд, в один из регистров множителя — код числа +1 (— 1), и производится один цикл умножения.

Добавление сумматора порядков 42 позволяет производить все описанные выше опера.ции также и над числами с плавающей запятой.

Предмет изобретения

Арифметическое устройство цифровой вычислительной машины, содержащее блок множимого, блок множителя, блок подготовки слагаемых и накопительный сумматор, отличающееся тем, что, с целью повышения быстродействия, в нем выходы схемы анализа первой группы разрядов множителя подключены к управляющим входам первой схемы подготовки нового слагаемого, выходы схемы анализа i-й группы разрядов множителя подсое209032

17

Составитель В. А. Субботин

Редактор Е. В. Семанова Текред А. А. Камышникова Корректоры: В. П. Минеева и Г. И. Плешакова

Заказ ЗЗЯ 15 Тираж 530 Подписное

ЦИИИПИ Ко. яптста по делам изобретений и открытий при Совете Министров СССР

Москва, Центр, пр. Серова, д. 4

Типография, пр. Сапунова, 2 динены к управляющим входам г -й схемы подготовки нового слагаемого, выходы блока множимого подключены поразрядно к входам соответствующих схем подготовки новых слагаем;х. выходы которых подсоединены ко входам новы, слагаемых сумматора с запоминанием переносов и накоплением результятя для од . . Оппеменного сложения нескольких двои гиых чисел, кодовые шины чисел подключены через первую и вторую группу схем совпадения соответственно к первому и второму регистру множимого, а через третью и четвертую группу схем совпадения — к первому и второму регистрам множителя, выходы первого и второго регистра множимого

5 через пятую и шестую группы схем совпадения подключены к первым и вторым входам собирательных схем множимого, выходы первого и второго регистра множителя через седьмую и восьмую группы схем совпадения

10 подсоединены к первым и вторым входам со. бирательных схем множителя.