Интегральная схема для управления транзисторными ключами

Авторы патента:

Сущность изобретения: надежность работы данной схемы совместно с транзисторными ключами повышена за счет обеспечения насыщенного состояния транзисторных ключей, форсированного спада токов разряда емкостей коллекторных слоев и запирания базовых переходов в транзисторных ключах в период их выключения что позволило уменьшить мощность потерь на переходах транзисторных ключей, уменьшить температуру переходов , корпусов транзисторных ключей, повысить пороговое напряжение вторичного пробоя транзисторных ключей, снизить интенсивность отказов и повысить вероятность безотказной работы. Надежность повышена также за счет быстродействующей и автоматической схемы исключения одновременного открытого состояния обоих транзисторных ключей, работы второго и четвертого формирователей в течение времени, равного времени спада для каждого транзисторного ключа, исключения пауз, провалов в выходном напряжении, полного исключения несимметричного режима одностороннего намагничивания (насыщения) магнитопровода в трансформаторе однопопярными импульсами. 2 ид

ОПИСАНИЕ ИЗОБРЕТЕНИ

К ПАТЕНТУ

Комитет Российской Федерации по патентам и товарным знакам (21) 5002144/07 (22) 110991 (46) 30.1193 Бюл. Na 43-44 (76) Соловьев Валентин Николаевич; Горячев Лев

Александрович (54) ИНТЕГРАЛЬНАЯ СХЕМА ДЛЯ УПРАВЛЕНИЯ тРАНЗИстОРНЫМИ КЛЮЧАМИ (57) Сущность изобретения: надежность работы данной схемы совместно с транзисторными ключами повышена за счет обеспечения насыщенного состояния транзисторных ключей, форсированного спада токов разряда емкостей коплекторных слоев и запирания базовых переходов в транзисторных ключах в период их выключения, что позволило . уменьшить мощность потерь на переходах транзисторных ключей, уменьшить температуру перехо(в) RU (1ц 2004052 С1 (51) 5 НОЗМ3 337 дов, корпусов транзисторных ключей, повысить пороговое напряжение вторичного пробоя транзисторных ключей, снизить интенсивность отказов и повысить вероятность безотказной работы. Надежность повышена также за счет быстродействующей и автоматической схемы исключения одновременного открытого состояния обоих транзисторных ключей, работы второго и четвертого формирователей в течение времени, равного времени спада дпя каждого транзисторного ключа, исключения пауз, провалов в выходном напряжении, полного исключения несимметричного режима одностороннего намагничивания (насыщения) магнитопровода в трансформаторе однополярными импульсами. 2 ип.

2004052

Изобретение относится к электронной технике и может быть использовано в высокочастотных преобразователях для управления высоковольтными силовыми транзисторными ключами.

Известна интегральная схема управления регулируемым высокочастотным инвертором UC 3825, разработанная Ljnitrode

Integrated CIrcuits Corp,(CLUA), содержащая выходной каскад из двух одинаковых узлов, первый и второй элементы ИЛИ-НЕ, первый и второй триггеры, генератор, усилитель рассогласования, первый, второй и третий элементы ИЛИ, первый и второй транзисторы, генератор запуска, с первого по шестой компараторы, цепи линейного напряжения, элемент И-НЕ и с первого по шестнадцатый выводы. Известное устройство обеспечивает широтно-импульсное регулирование в схеме двухтактного инвертора на высокой частоте, мягкий запуск. защиту от перегрузок и от провалов напряжения, Частота тактовых импульсов может изменяться с помощью внешних конденсатора и резистора и может синхронизироваться от любого генератора стабильной частоты, Узлы выходного каскада управляются s противофазе импульсами с выхода элементов ИЛИ-НЕ таким образом, чтобы исключить возможность появления режима "сквозных" токов.

Недостатком известного устройства является низкая вероятность безотказной работы совместно с ключами на биполярных транзисторах, т,е, низкая надежность.

Известна микросхема управления силовым транзистором типа SG 1627, содержащая два ключа, усилитель рассогласования, схему управления, прямой и инверсный входы. Выходные выводы разделены, что позволяет реализовать интерфейс с биполярными транзисторами мощными

МДП-транзисторами.

Недостатком известного устройства при работе в составе высокочастотных преобразователей является низкая вероятность безотказной работы совместно с ключами на биполярных транзисторах, т.е. имеет низкую надежность, Это объясняется, во-первых, значительными потерями мощности в силовых транзисторных ключах (особенно при применении в качестве ключей биполярных транзисторов): во-вторых, увеличенной емкостью фильтра из-за наличия пауз в выходном напряжении; в-третьих, сбоями из-за одностороннего намагничивания магнитопровода выходного трансформатора.

Известен .преобразователь постоянного напряжения на интегральной схеме SGSi 4960, содержащий биполярный мощный транзистор, компаратор, генератор пилообразного напряжения, компаратор LUMM, выходной каскад, источник опорного напряжения, триггер задержки, усилитель рассогласования, компаратор повторной задержки, тепловой выключатель. Интегральная схема обеспечивает токоограничение, плавный запуск, защиту от температуры.

Недостатком известного устройства является низкая вероятность безотказной работы совместно с ключами на биполярных транзисторах, т.е. имеет низкую надеж"5 ность, а также устройство имеет ограниченную область применения. Низкая надежность данного устройства объясняется значительными потерями мощности в силовых транзисторных ключах.

20 Из известных устройств наиболее близким по технической сущности и взятая авторами за прототип является интегральная схема для управления преобразователем энергии посредством частотной модуляции

25 и модуляции ширины импульса, содержащая первый, втотрой, третий и четвертый ключи, импульсный регулятор, устройство защиты, устройство обнаружения неисправности, первый, второй, третий и четвертый

30 ключи, импульсный регулятор, устройство защиты, устройство обнаружения неисправности, первый и второй элементы И и с первого по тридцать первый выводы, устройство защиты, содержащее с первого по шестой компараторы, с первого по четвертый триггеры, первый и второй элементы

ИЛИ, причем первый, второй, третий и четвертый входы импульсного регулятора подключены соответственно к первому, 40 второму, третьему и четвертому выводам интегральной схемы, вход устройства обнаружения неисправности подключен к пятому выводу интегральной схемы, первый вход первого компаратора устройства эащи45 ты подключен к шестому выводу интегральной схемы, а второй вход - к седьмому выводу, первый вход второго компаратора устройства защиты подключен к восьмому выводу интегральной схемы. а второй вход50 к девятому выводу, первый вход третьего компаратора устройства защиты подключен к десятому выводу интегральной схемы, а второй вход - к одиннадцатому выводу, первый вход четвертого компаратора устройства защиты подключен к двенадцатому выводу интегральной схемы, а второй входк тринадцатому выводу, первый вход пятого .компаратора устройства защиты подключен к пятнадцатому выводу интегральной схемы, а второй вход - к шестнадцатому выводу, 2004052

55 первый вход шестого компаратора устройства защиты подключен к семнадцатому выводу интегральной схемы, а второй вход вЂ” к восемнадцатму выводу, первый вход четвертого триггера устройства защиты подключен к девятнадцатому выводу интегральной схемы. а второй вход вЂ” к выходу второго элемента ИЛИ, первый вход которого соединен с выходом пятого компаратора, второй вход вЂ” с выходом шестого компаратора, первый вход третьего триггера устройства защиты подключен к четырнадцатому выводу интегральной схемы, а второй вход- к выходу первого элемента ИЛИ, первый вход которого соединен с выходом третьего компаратора, второй вход

- c выходом четвертого компаратора, выход первого компаратора соединен с первым входом первого триггера, выход второго компаратора соединен с первым входом второго триггера, выход четвертого триггера соединен с первыми входами первого и второго элементов И, пятый, шестой и седьмой входы импульсного регулятора подключены соответственно к двадцатому, двадцать первому и двадцать второму выводам интегральной схемы, второй вход первого элемента И подключен к двадцать третьему выводу интегральной схемы, первый вывод первого ключа подключен к двадцать четвертому выводу интегральной схемы, второй вывод первого ключа подключен к первому выводу второго ключа и к двадцать девятому выводу интегральной схемы, второй вывод второго ключа подключен к двадцать пятому выводу интегральной схемы, второй вывод второго ключа подключен к двадцать пятому выводу интегральной схемы, первый вывод третьего ключа подключен к двадцать шестому выводу интегральной схемы, второй вывод третьего ключа подключен к первому выводу четвертому ключа и к тридцать первому выводу интегральной схемы, второй вывод четвертого ключа подключен к двадцать седьмому выводу интегральной схемы, Известное устройство обеспечивает частотно-импульсное и широтно-импульсное управление транзисторными ключами, например, B схеме мощн0го источника питания с полумостовым преобразователем, Недостатком данного устройства является низкая вероятность безотказной работы совместно с ключами а биполярных транзисторах, т.е, имеет низкую надежность, а также устройство имеет ограниченную область применения. Низкая надежность данного устройства объясняется значительными потерями мощности в силовых транзисторных ключах, увеличенной емкостью фильтра из-за наличия пауз в выходном напряжении.

Целью изобретения является повышение надежности, Цель достигается тем, что в интегральную схему для управления транзисторными ключами, содержащую первый, второй, третий и четвертый ключи, импульсный регулятор, устройство защиты, устройство обнаружения неисправности, первый и второй элементы И и с первого по тридцать первый выводы, устройство защиты содержит с первого по шестой компараторы, с первого по четвертый триггеры, первый и второй элементы ИЛИ, причем первый, второй, третий и четвертый входы импульсного регулятора подключены соответственно к первому, второму, третьему и четвертому выводам интегральной схемы, вход устройства обнаружения неисправности подключен к пятому выводу интегральной схемы, первый вход первого компаратора устройства защиты подключен к шестому выводу интегральной схемы, а второй вход - к

ce,цьмому выводу, первый вход второго компаратора устройства защиты подключен к восьмому выводу интегральной схемы, а второй вход вЂ” к девятому выводу, первый вход третьего компаратора устройства заш,иты подключен к десятому выводу интегральной схемы, а второй вход - к оди н надцатому вы воду, первый вход четвертого компаратора устройства защиты подключен к двенадцатому выводу интегральной схемы, а второй вход - к тринадцатому выводу, первый вход пятого компаратора устройства защиты подключен к пятнадцатому выводу интегральной схемы, а второй вход- к шестнадцатому выводу, первый вход шестого компаратора устройства защиты подключен к семнадцатому выводу интегральной схемы. а второй вход - к восемнадцатому выводу, первый вход четвертого триггера устройства защиты подключен к девятнадцатому выводу интегральной схемы, а второй вход вЂ” к выходу второго элемента ИЛИ, первый вход которого соединен с выходом пятого компаратора, второй вод- с выходом шестого компаратора, первый вход третьего триггера устройства защиты подключен к четырнадцатому выводу интегральной схемы, а второй вход- к выходу первого элемента ИЛИ, первый вход которого соединен с выходом третьего компаратора, второй вход

- с выходом четвертого компаратора, выход первого компаратора соединен с первым входом первого триггера, выход второго компаратора соединен с первым входом второго триггера, выход четвертого тригге2004052

5 i0

55 ра соединен с первыми входами первого и второго элементов И, пятый, шестой и седьмой входы импульсного регулятора подключены соответственно к двадцатому, двадцать первому и двадцать второму выводам интегральной схемы, второй вход первого элемента И подключен к двадцать третьему выводу интегральной схемы, первый вывод первого ключа подключен кдвадцать четвертому выводу интегральной схемы, второй вывод первого ключа подключен к первому выводу второго ключа и двадцать девятому выводу интегральной схемы, второй вывод второго ключа подключен к двадцать пятому выводу интегральной схемы, первый вывод третьего ключа подключен к двадцать шестому выводу интегральной схемы, второй вывод третьего ключа подключен к первому выводу четвертого ключа и к тридцать первому выводу интегральной схемы, второй вывод четвертого ключа подключен к двадцать седьмому выводу интегральной схемы, введены первый, второй, третий и четвертый формирователи, седьмой, восьмой, девятый и десятый компараторы, с третьего по двенадцатый элементы И, первое и второе устройства задержки, третий, четвертый, пятый и шестой элементы ИЛИ, первый, второй и третий инверторы, пятый триггер, первый, второй, третий и четвертый резисторы и с тридцать второго по сорок второй выводы, причем первый вход первого формирователя соединен с третьими выводами первого и второго ключей и с первыми выводами первого и третьего резисторов, второй, вход первого формирователя соединен с первыми входами седьмого и девятого компараторов, с вторым выводом первого резистора и с двадцать восьмым выводом интегральной схемы, второй вход седьмого компаратора подключен к тридцать пятому выводу интегральной схемы, вход второго формирователя соединен с выходом пятого элемента

ИЛИ и входом первого инвертора, первый выход второго формирователя соединен с третьими входами первого формирователя и седьмого компаратора и с первым входом пятого элемента И, второй выход второго формирователя соединен с первым входом четвертого элемента И и входом первого устройства задержки, выход которого соединен с первым входом третьего элемента

И, второй вход третьего элемента И соединен с выходом первого формирователя, второй вход четвертого элемента И соединен с выходом седьмого компаратора, третий вход третьего элемента И подключен к тридцать восьмому выводу интегральной схемы, третий вход четвертого элемента И подключен к тридцать седьмому выводу интегральной схемы, выход первого инвертора соединен с вторым входом пятого элемента И и четвертым выводом первого ключа, выходы третьего, четвертого и пятого элементов И соединены соответственно с первым, вторым и третьим входами третьего элемента

ИЛИ, выход которого соединен с четвертым выводом второго ключа, второй входдевятого компаратора соединен с вторым выводом третьего резистора и двадцать девятым выводом интегральной схемы, выход девятого компаратора соединен с вторым входом второго элемента И, первый вход третьего формирователя соединен с третьими выводами третьего и четвертого ключей и с первыми выводами второго и четвертого резисторов, второй вход третьего формирователя соединен с первыми входами восьмого и десятого компараторов, вторым выводом второго резистора и с тридцатым выводом интегральной схемы, второй вход восьмого компаратора подключен к тридцать шестому выводу интегральной схемы, вход четвертого формирователя соединен с выходом шестого элемента ИЛИ и входом второго инвертора, первый выход четвертого формирователя соединен с третьими входами третьего формирователя и восьмого компаратора и с первым входом восьмого элемента И, второй выход четвертого формирователя соединен с первым входом седьмого элемента И и входом второго устройства задержки, выход которого соединен с первым входом шестого элемента И, второй вход шестого элемента И соединен с выходом третьего формирователя, второй вход седьмого элемента И соединен с выходом восьмого компаратора, третий вход шестого элемента И подключен к тридцать девятому выводу интегральной схемы, тре.тий вход седьмого элемента И подключен к сороковому выводу интегральной схемы, выход второго инвертора соединен с вторым входом восьмого элемента И и четвертым выводом третьего ключа, выходы шестого, седьмого и восьмого элементов И соединены соответственно с первым, вторым и третьим входами четвертого элемента ИЛИ, выход которого соединен с четвертым выводом четвертого ключа, второй вход десятого компаратора соединен с вторым выводом четвертого резистора и тридцать первым выводом интегральной схемы, выход десятого компаратора соединен с третьим входом первого элемента И, третий вход второго элемента И подключен к тридцать четвертому выводу интегральной схемы, первый выход импульсного регулятора соединен с пятым входом первого элемента И и вторым

2004052 входом второго триггера, второй выход импульсного регулятора соединен с пятым входом второго элемента И и вторым входом первого триггера, третий выход импульсного регулятора соединен с четвертыми входами первого и второго элементов И, выход устройства определения неисправности подключен к шестым входам первого и второго элемиентов И, выход первого триггера соединен с седьмым входом первого элемента И, выход второго триггера соединен с седьмым входом второго элемента И, выход третьего триггера соединен с восьмыми входами первого и второго элементов И, выход первого элемента И соединен с первыми входами пятого триггера и дясятого элемента И, выход второго элемента И соединен с вторым входом пятого триггера и первым входом девятого элемента И, вторые входы десятого и девятого элементов И подключены к тридцать второму выводу интегральной схемы, выход пятого триггера соединен с первым входом двенадцатого элемента И и входом третьего инвертора, выход которого соединен с первым входом одиннадцатого элемента И, вторые входы одиннадцатого и двенадцатого элементов И соединены с тридцать третьим выводом интегральной схемы, выход одиннадцатого элемента И соединен с вторым входом пятого элемента

ИЛИ, выход двенадцатого элемента И соединен с вторым входом шестого элемента

ИЛИ, выход десятого элемента И соединен с первым входом пятого элемента И, выход девятого элемента И соединен с первым входом шестого элемента ИЛИ, третьи выводы третьего и четвертого резисторов подключены соответственно к сорок первому и сорок второму выводам интегральной схемы, при этом сопротивление первого резистора много меньше сопротивления третьего резистора, сопротивление второго резистора много меньше сопротивления четвертого резистора и сопротивление первого резистора равно сопротивлению второго резистора, сопротивление третьего резиистора равно сопротивлению четвертого резистора, На фиг,1 представлена схема интегральной схемы для управления транзистори ы ми кл юча ми.

Интегральная схема для управления транзисторными ключами содержит первый ключ 1, выполненный, например, на микросхеме 169АА3 И63,088.064 ТУ2 с входной микросхемой 246Л П1 Б TTO.343,000 ТУ, второй ключ 2, выполненный, например, на микросхеме 169АА2 И63.088.064 ТУ2 с входной

55 микросхемой 249ЛП1Б ТТО.343,000 ТУ, третий ключ 3, выполненный аналогично первому ключу 1. четвертый ключ 4, выполненный аналогично второму ключу

2, импульсный регулятор 5, выполненный, например. аналогично импульсному регулятору на элементах А1, 70, А2,73,74, С2,76,52,63, С1,72,71,75,53,54,55 или на микросхемах 140УД12 бК0.347.004 ТУ10, микросхемах 521СА301 бК0.347,015 ТУ2, микросхеме 533ТР2 бК0.347.141 ТУ9 и микросхемах 533ЛИ1 бК0,347.141 ТУ1, устройство

6 защиты, выполненное, например, аналогично устройству защиты на элементах С3, С4, 77,64,85,84,82,83, устройство обнаружения неисправности, выполненное, например, аналогично устройству обнаружения неисправностей, первый 8 и второй 9 элементы И, выполненные, например, а микросхемах

5ЗЗЛИ6 бК0,347.141.ТУ1. с первого 10 по тридцать первый 40 выводы, выполненные, например, аналогично выводам интегральной схемы или аналогично выводам микросхемы 572ПВ1 6КО,347.182-03 ТУ в корпусе

4134.48-2. устройство защиты содержит первый 41 и второй 42 компараторы, выполненные, например, на микросхемах 521СА301 бК0.347.015 ТУ2 с выходным оптроном

ЗОД140А ААО,339.602 ТУ, с третьего 43 по шестой 46 компараторы, выполненные, например, на микросхемах 521СА301 бК0.347.015 ТУ2, с первого 47 по четвертый

50триггеры, выполненные, например, на микросхемах 533ТР2 бК0,347.141 ТУ9, первый 51 и второй 52 элементы NflYi, выполненные, например, на микросхемах 533ЛЛ1 бК0.347.141.ТУ1, первый формирователь 53, выполненный, например, на микросхеме

521СА301 бК0,347.015 ТУ2, первый вход которой является первым входом формирователя 53, второй вход указанной микросхемы подключен к первым выводам резистора и конденсатора, второй вывод конденсатора соединен с общим выводом указанной микросхемы, а второй вывод указанного резистора является вторым входом формирователя 53, стробирующий вход указанной микросхемы является третьим входом формирователя 53, второй формирователь 54, выполненный, например, по схеме формирователя импульсов по спаду на микросхеме

К555АГ4 (см.Алексеев С. Применение микросхем серии К555 М.: Патриот, Радио. М 8, 1990, с.62-63, рис.5б, рис.б}, третий формирователь 55, выполненный, например, аналогично первому формирователю 53, четвертый формирователь 56, выполненный, например, аналогично второмуформирователю 54, седьмой 57, восьмой 58 компараторы, выполненные, например, 2004052

50 цетоыу выводу 2у, первый ввод четвертого до на микросхемах 521СА301 бК0.347.015 ТУ2, девятый 59 и десятый 60 компараторы, выполненные, например, на микросхемах

521СА301 бК0,347.015 ТУ2 с выходным оптроном ЗОД140А АА0.339,602 ТУ, с третьего

61 по двенадцатый 70 элементы И, выполненные, например, на микросхемах 5ЗЗЛИ1 бК0.347.141 ТУ1, первое 71 и второе 72 устройства задержки, выполненные, например, аналогично устройству задержки импульсов a "Practical electronics" (США), 1979, МЗ,Реферат. Радио, М1,1980,с.61)третий

73, четвертый 74, пятый 75, шестой 76 элементы ИЛИ, выполненные. например, на микросхемах 533ЛЛ1 бК0.347.141 ТУ1, причем на выходах пятого и шестого элементов

ИЛИ установлен оптрон ЗОД140А

АА0.339.602 ТУ, первый 77, второй 78 и третий 79 инверторы, выполненные, например, на микросхемах 533ЛН1 бК0.347.141 ТУ1, пятый триггер 80, выполненный, например, нэ микросхеме 533ТР2 6КО.347,141 ТУ9, первый 81, второй 82, третий 83, четвертый

84 резисторы, выполненные, например, аналогично резисторам(см, Вениаминов

В.Н, и др, Микросхемы и их применение, М.:

Радио и связь, 1989, с.10), и с тридцать второго 85 по сорок второй 95 выводы, выполненные, например, аналогично выводам с первого 10 по тридцать первый 40, причем первый, второй, третий и четвертый входы импульсного регулятора 5 подключены соответственно к первому 10, второму 11, третьему 12 и четвертому 13 выводам интегральной схемы, вход устройства 7 обнаружения неисправности подключен к пятому выводу 14 интегральной схемы, первый вход первого компаратора 41 устройства защиты подключен к шестому выводу 15 интегральной схемы, а второй вход- к седьмому выводу 16, первый вход второго компаратора 42 устройства 6 защиты подключен к восьмому выводу 17 интегральной схемы. а второй вход - к девятому выводу 18, первый вход третьего компаратора 43 устройства 6 защиты подключен к десятому выводу 19 интегральной схемы, а второй вход - к одиннадцатому выводу 20, первый вход четвертого компаратора 44 устройства 6 защиты подключен к двенадцатому выводу 21 интегральной схемы, а второй вход - к тринадцатому выводу 22, первый вход пятого компаратора 45 устройства 6 защиты подключен к пятнадцатому выводу 24 интегральной схемы, а второй вход - к шестнадцатому выводу 25, первый вход шестого компаратора 46 устройства 6 защиты подключен к семнадцатому выводу 26 интегральной схемы, а второй вход- к восемнадS

35 триггера 50 устройства 6 защиты подключен к девятнадцатому выводу 28 интегральной схемы, а второй вход - к выходу второго элемента ИЛИ 52, первый вход которого соединен с выходом пятого компаратора 45, второй вход - с выходом шестого компаратора 46, первый вход третьего триггера 49 устройства 6 защиты подключен к четы рнадцатому выводу 23 интегральной схемы, а второй вход - к выходу первого элемента

ИЛИ, 51 первый вход которого соединен с выходом третьего компаратора 43, второй вход - с выходом четвертого компаратора

44, выходпервого триггера 47, выходвторого компаратора 42 соединен с первым входом второго триггера 48, выход четвертого триггера 50 соединен с первыми входами первого 8 и второго 9 элементов И, пятый, шестой и седьмой входы импульсного регулятора 5 подключены соответственно к двадцатому 29, двадцать первому 30 и двадцать второму 31 выводам интегральной схемы, второй вход первого элемента И 8 подключен к двадцать третьему выводу 32 интегральной схемы, первый вывод первого ключа 1 подключен к двадцать четвертому выводу 33 интегральной схемы. второй выводпервого ключа1подключенкпервому выводу второго ключа 2 и к двадцать девятому выводу 38 интегральной схемы, второй вывод второго ключа 2 подключен к двадцать пятому выводу 34 интегральной схемы, первый вывод третьего ключа 3 подключен к двадцать шестому выводу 35 интегральной схемы, второй вывод третьего ключа 3 подключен к первому выводу четвертого ключа

4 и к тридцать первому выводу 40 интегральной схемы, второй вывод четвертого ключа

4 подключен к двадцать седьмому выводу 36 интегральной схемы, первый вход первого формирователя 53 соединен с третьими выводами первого 1 и второго 2 ключей и с первыми выводами первого 81 и третьего 83 резисторов, второй вход первого формирователя 53 соединен с первыми входами седьмого 57 и девятого 59 компараторов, с вторым выводом первого резистора 81 и с двадцать восьмым выводом 37 интегральной схемы, второй вход седьмого компаратора 57 подключен к тридцать пятому выводу 88 интегральной схемы, вход второго формирователя 54 соединен с выходом пятого элемента ИЛИ 75 и входом первого инвертора 77, первый выход второго формирователя 54 соединен с третьими входами первого формирователя 53 и седьмого компаратора 57 и с первым входом пятого элемента 63 элемента И, второй выход второго формирователя 54 соединен с первым вхом четвертого элемента 62 элемента И и

2004052

40 входом первого устройства 71 задержки, выход которого соединен с первым входом третьего элемента И 61, второй вход третьего элемента И 61 соединен с выходом первого формирователя 53, второй вход четвертого элемента И 62 соединен с выходом седьмого компаратора 57, третий вход третьего элемента И 61 подключен к тридцать восьмому выводу 91 интегральной схемы, третий вход четвертого элемента И 62 подключен к тридцать седьмому выводу 90 интегральной схемы, выход первого инвертора 77 соединен с вторым входом пятого элемента И 63 и четвертым выводом первого ключа 1, выходы третьего 61, четвертого 62 и пятого 63 элементов И соединены соответственна с первым, вторым и третьим входами третьего элемента ИЛИ 73, выход которого соединен с четвертым выводом второго ключа 2, второй вход девятого компаратора 59 соединен с вторым выводом третьего резистора 83 и двадцать девятым выводом 38 интегральной схемы, выход девятого компаратора 59 соединен с вторым входом второго элемента И 9, первый вход третьего формирователя 55 соединен с третьими выводами третьего 3 и четвертого

4 ключей и с первыми выводами второго 82 и четвертого 84 резисторов, второй вход третьего формирователя 55 соединен с первыми входами восьмого 58 и десятого 60 компараторов, вторым выводом второго резистора 82 и с тридцатым выводом 39 интегральной схемы, второй вход восьмого компаратора 58 подключен к тридцать шестому выводу 89 интегральной схемы, вход четвертого формирователя 56 соединен с выходом шестого элемента ИЛИ 76 и входом инвертора 78, первый выход четвертого формирователя 56 соединен с третьими входами третьего формирователя 55 и восьмого компаратора 58 и с первым входом восьмого элемента И 66, второй выход четвертого формирователя 56 соединен с первым входом седьмого элемента И 65 и входом второго устройства 72 задержки, выход которого соединен с первым входом шестого элемента И 64, второй вход шестого элемента И 64 соединен с выходом третьего формирователя 55, второй вход седьмого элемента И 65 соединен с выходом восьмого компаратора 66, третий вход шестого элемента И 64 подключен к тридцать девятому выводу 92 интегральной схемы, третий вход седьмого элемента И 65 подключен к сороковому выводу 93 интегральной схемы, выход второго инвертора 78 соединен с вторым входом восьмого элемента И 66 и четвертым выводом третьего ключа 3, выходы шестого 64, седьмого 65 и восьмого 66 элементов И соединены соответственно с первым, вторым и третьим входами четвертого элемента ИЛИ 74, выход которого соединен с четвертым выводом четвертого ключа 4, второй вход десятого компаратора

60 соединен с вторым выводом четвертого резистора 84 и тридцать первым выводом 40 интегральной схемы, выход десятого компаратора 60 соединен с третьим входом первого элемента И 8, третий вход второго элемента И 9 подключен к тридцать четвертомувыводу87интегральной схемы, первый выход импульсного регулятора 5 соединен с пятым входом первого элемента

И и вторым входом второго триггера 48, второй выход импульсного регулятора 5 соединен с пятым входом второго элемента И и вторым входом первого триггера 47, третий выход импульсного регулятора 5 соединен с четвертыми входами первого 8 и второго 9 элементов И, выход устройства 7 определениянеисправностиподключенк шестым входам первого 8 и второго 9 элементов И, выход первого триггера 47 соединен с седьмым входом первого элемента И

8, выход второго триггера 48 соединен с седьмым входом второго элемента И 9, выход третьего триггера 49 соединен с восьмыми входами первого 8 и второго 9 элементов

И, выход первого элемента И 8 соединен с первыми входами пятого триггера 80 и десятого элемента И 68, выход второго элемента

И 9 соединен с вторым входом пятого триггера 80 и первым входом девятого элемента

И 67, вторые входы десятого 68 и девятого

67 элементов И подключены к тридцать второму выводу 85 интегральной схемы, выход пятого триггера 80 соединен с первым входом двенадцатого элемента И 70 и входом третьего инвертора 79, выход которого соединен с первым входом одиннадцатого элемента И 69, вторые входы одиннадцатого 69 и двенадцатого 70 элементов И подключены к тридцать третьему выводу 86 интегральной схемы, выход одиннадцатого элемента

И 69 соединен с вторым входом пятого элемента ИЛИ 75, выход двенадцатого элемента И 70 соединен с вторым входом шестого элемента ИЛИ 76, выход десятого элемента

И 68 соединен с первым входом шестого элемента ИЛИ 76, третьи выводы третьего

83 и четвертого 84 резисторов подключены соответственно к сорок первому 94 и сорок второму 96 выводам интегральной схемы, при этом сопротивление первого резистора

81 резистора много меньше сопротивления третьего резистора 83, сопротивление второго резистора 82 много меньше сопротивления четвертого резистора 84 и сопротивление первого резистора 81 равно

2004052

16 сопротивлению второго резистора 82, сопротивление третьего резистора 83 равно сопротивлению четвертого резистора 84.

Все указанные выше микросхемы применены в бескорпусном исполнении, в целом интегральная схема может быть размещена. например, в корпусе 4134.48-2 ГОСТ 1746779.

Интегральная схема может работать в следующих режимах: 1) в режиме частотноимпульсного способа регулирования (см,Руденко В.С. и др, Основы преобразовательной техники. M.; Высшая школа, 1980, с.129); 2) в режиме широтноимпульсного способа регулирования (см. там же), 3) в совместном режиме частотноимпульсного и широтно-импульсного регулирования; 4) в режиме управления двумя транзисторными ключами, выполненными, например, в виде модулей 2М5-63-8 1-Я

УХЛ 3.1 ИЖУК.435724.001-04 ТУ; 5) в режиме управления одним транзисторным ключом, выполненным, например, в виде модуля

2 М5-63-8-1-А УХЛ3.1 ИЖУК.435724.001 "04

ТУ; 6) в режиме работы при срабатывании устройства 6 защиты; 7) в режиме работы при срабатывании устройства 7 определения неисправности; 8) в режиме управления транзисторными ключами, включенными, например, по топологии высокочастотных однофазных транзисторных инверторов с устранением несимметричного намагничивания магнитопровода трансформатора, в сочетании со следующими подрежимами: 1) в подрежиме формирования импульсов запирания двух транзисторных ключей или одного транзисторного ключа в момент спада тока разряда емкости коллекторного слоя в каждом транзисторном ключе, 2) в подрежиме формирования импульсов запирания двух транзисторных ключей или одного транзисторного ключа в моменты спадов напряжений между базовыми и эмиттерными выводами транзисторных ключей, 3) в подрежиме фомирования импульсов запирания, двух транзисторных ключей или одного транзисторного ключа в моменты окончания разряда емкости коллекторного слоя в каждом транзисторном ключе.

Интегральная схема для управления транзисторными ключами работает следующим образом. Выводы питания (на схеме не обозначены) интегральной схемы подключают к источникам пйтания. Двадцать четвертый вывод 33 подключает к первому источнику тока с полярностью, соответствующей опиранию первого транзисторного ключа, подключенного к двадцать восьмому выводу 37, например, базовым выводом, и к двадцать девятому выводу 38, например, 10

45 эмиттерным выводом. Двадцать пятый вывод 34 подключают к первому источнику напряжения с полярностью, соответствующей запиранию первого транзисторного ключа, двадцать шестой вывод 35 подключают к второму источнику тока с полярностью, соответствующей отпиранию второго транзисторного ключа, подключенного к тридцатому выводу 39, например, базовым выводом, и к тридцать первому выводу 40, например, эмиттерным выводом. Двадцать седьмой вывод 36 подключают к второму источнику напряжения с полярностью, соответствующей запиранию второго транзисторного ключа. Четвертый 13, седьмой 16, девятый 18, одиннадцатый 20, тринадцатый

22, шестнадцатый 25, восемнадцатый 27, тридцать пятый 88 и тридцать шестой 89 выводы подключают соответственно к первому, второму, третьему, четвертому, пятому, шестому, восьмому и девятому источникам опорных напряжений. Указанные источники питания могут находиться в составе интегральной схемы.

В режиме частотно-импульсного способа регулирования между двадцатым 29 и

- двадцать первым 30 выводами интегральной схемы устанавливают перемычку, выполненную, например, иэ провода МГТФ

ТУ16-505.185-71, на первый вывод 10 интегральной схемы подают напряжение 01, аналогичное напряжению U1 устройства-прототипа, которое затем поступает на первый вход импульсного регулятора 5, Импульсный регулятор 5 вырабатывает на первом и втором выходах противофаэные импульсы в виде лог."1" и лог."0", частота которых пропорциональна величине напряжения 0>, а длительность импульсов

t< - const. Вывод 31 предназначен для подключения любого генератора стабильной частоты для синхронизации.

В режиме широтно-импульсного способа регулирования на второй вывод 11 интегральной схемы подают напряжение Uz, аналогичное напряжению Uz устройствапрототипа, котрое затем поступает на второй вход 11 импульсного регулятора 5.

Импульсный регулятор 5 вырабатывает на первом и втором выходах противофаэные импульсы в виде лог,"1" и лог."0", длительность которых зависит от величины напряжения Uz, а период импульсов Т - const, В совместном режиме частотно-импульсного и широтно-импульсного способа регулирования между двадцатым 29 и двадцать первым 30 выводами интегральной схемы устанавливают перемычку, а первый вывод 10 подают напряжение U>, на второй

11 вывод подают напряжение Uz, которые

2004052

55 поступают соответственно на первый и второй входы импульсного регулятора 5. Импульсный регулятор 5 вырабатывает на первом и втором выходах противофазные импульсы в виде лог."1" и лог."0", частота и длительность которых зависит от величин напряжений 01 и 132.

В случае применения интегральной схемы в трансформатором полумостовом преобразователе на третий вывод 12 подают сигнал тока lp, Аналогичный сигналу тока lp устройства-прототипа, в виде напряжения, пропорционального амплитуде тока, проходящего в первичной обмотке трансформатора, а на четвертый вывод 13 подают опорное напряжение, которое поступает соответственно на третий и четвертый входы импульсного регулятора 5. Импульсный регулятор

5 вырабатывает на третьем выходе лог."1", если магнитная симметрия трансформатора не нарушена, и лог."0", если магнитная симметрия трансформатора нарушена.

В режиме работы при срабатывании устройства 7 определения неисправности на пятый вывод 14 интегральной схемы подают сигнал с напряжением, пропорциональным, например, температуре транзисторных ключей, который поступает на вход устройства 7 определения неисправности, Устройство 7 определения неисправности вырабатывает на выходе лог,"1", если температура корпусов транзисторных ключей не превышает допустимую, и лог."0", если температура корпусов транзисторных ключей превышает допустимую.

В режиме работы при срабатывании устройства 6 защиты на шестой 15, восьмой

17, десятый 19, двенадцатый 21, пятнадцатый 24, семнадцатый 26, в зависимости от топологии преобразователя, в котором применена интегральная схема, подают соответственно сигнал, пропорциональный, например, току змиттера первого транзисторного ключа, сигнал тока первой нагрузки преобразователя, сигнал напряжения на первой нарузке преобразователя, сигнал тока второй нагрузки преобразователя, сигнал напряжения на второй нагрузке преобразователя, которые поступают соответственно на первые входы первого 41, второго 42, третьего 43, четвертого 44, пятого 45 и шестого 46 компараторов устройства

6 защиты. На седьмой 16, девятый 18, один адцатый 20, тринадцатый 22, шестнадца"ый 25 и восемнадцатый 27 выводы подают опорные напряжения, которые поступают соответственно на вторые входы l1epgol.о

41, второго 42, третьего 43, четвертого 44, пятого 45 и шестого 46 компараторов устройства 6 защиты. Указанные компараторы вырабатывают на выходах лог,"0", если входные сигналы превышают соответствующие опорные напряжения. Выходь, компараторов управляют работой триггеров 4750, на выходах которых вырабатываются лог."1", если на выходах компараторов лог."0", и лог."0", если на выходах компараторов лог,"1", Установка в исходное состояние первого триггера 47, второго триггера

48 происходит при поступлении лог,"1" триггера на вторые входы триггеров от импульсного регулятора, установка в исходное состояние третьего триггера 49 происходит при поступлении лог."1" на первый вход триггера от четырнадцатого вывода 23, установка в исходное состояние четвертого триггера 50 происходит при поступлении лог,"1" на первый вход триггера от девятнадцатого вывода 28.

В режиме управления двумя транзисторными ключами на двадцать третий 32, тридцать четвертый 87, тридцать второй 85 выводы поступают сигналы в виде лог."0", на выводы 10-31 подают сигналы, описанные выше, которые поступают соответственно на второй вход первого элемента И 8, третий вход второго элемента И 9, вторые входы десятого 68 и девятого 67 элементов

И, вторые входы одиннадцатого 69 и двенадцатого 70 элементов И, с выводов 10-31 сигналы поступают на соответствующие входы импульсного регулятора 5, устройства 7 определения неисправности, устройства 6 защиты, Выработанный на первом выходе импульсного регулятора 5 сигнал в виде лог."1" поступает на пятый вход первого злемета И 8 и на второй вход второго триггера 48. Выработанный на втором выходе импульсного регулятора 5 сигнал в виде лог."1" поступает на пятый вход второго элемента И 9 и на второй вход первого триггера

47. Выработанный на третьем выходе импульсного регулятора 5 сигнал поступает на четвертые входы первого 8 и второго 9 weментов И. Выработанный на выходе устройства 7 определения неисправности сигнал в виде лог."1" поступает на шестые входы первого 8 и второго 9 элементов И. Выработанные на выходах первого 47, второго 48, третьего 49, четвертого 50 триггеров сигналы в виде лог."1" поступают соответственно на седьмой вход первого элемента И 8, седьмой вход второго элемента И 9, восьмые входы первого 8 и второго 9 элементов И, первые входы первого 8 и второго 9 элементов И. Первый 8 и второй 9 элементы И вырабатывают на выходах пративофазные сигналы в виде лог."1" и лог."0" при наличии на третьем входе первого элемента И 8 и на 19

2004052

20 втором входе второго элемента И 9. При поступлении соответствено хотя бы одного из сигналов в виде лог."0" на четвертый, седьмой, шестой, восьмой, первый входы первого элемента И 8 и на четвертый, шестой, седьмой, восьмой, первый входы второго элемента И 9 на выходах первого 8 и второго 9 элементов И вырабатывается сигнал лог."0". Сигналы с выходов первого 8 и второго 9 элементов И проходят соответственно десятый элемент И 68, пятый элемент

ИЛИ 75 и девятый элемент И 67, шестой элемент ИЛИ 76, В режиме управления одним транзисторным ключом, например, подключенным к тридцатому 39 и тридцать первому 40 выводам интегральной схемы на тридцать четвертый 87, тридцать второй 85 подают сигнал в виде лог."1", на двадцать третий 32, тридцать третий 86 подают сигнал в виде лог."0", на четырнадцатый вывод подают сигнал в виде лог."1", на шестой 15, десятый

19, двенадцатый 21 выводы сигналы не подают, на выводы 10-14,17,18,24-31 подают сигналы, описанные выше, которые поступают соответственно на третий вход второго элемента И, вторые входы девятого 67 и десятого 68 элементов И, вторые входы одиннадцатого 69 и двенадцатого 70 элементов И, первый вход третьего триггера 49 и с выводов 10-14,17,18,24-31 сигналы поступают на соответствующие входы импульсного регулятора 5, устройства 7 определения неисправности, устройства 6 защиты, Выработанный на первом выходе импульсного регулятора 5 сигнал поступает на пятый вход первого элемиента И 8 и на второй вход второго триггера 48. Выработанный на втором выходе импульсного регулятора 5 сигнал поступает на пятый вход второго элемента И 9 и на второй вход первого триггера 47. Выработанный на третьем выходе импульсного регулятора 5 сигнал поступает на четвертые входы первого 8 и второго 9 элементов И, Выработанный на выходе устройства 7 определения неисправности сигнал поступает на шестые входы первого 8 и второго 9 элементов И, Выработанный на выходе первого триггера 47 сигнал в виде лог."1" поступает на седьмой вход первого элемента И 8. Выработанный на выходе второго триггера 48 сигнал поступает на седьмой вход второго элемента И 9, выработанный на выходе третьего триггера

49 сигнал в виде лог."1" поступает íà восьмые входы первого 8 и второго 9 элементов

И, выработанный на выходе четвертого триггера 50 сигнал поступает на первые входы первого 8 и второго 9 элементов И. На третий вход второго элемента И 9 поступает

55 сигнал в виде лог."1". В результате первый элемент И 8 вырабатывает на выходе сигнал в виде лог."0", а второй элемент И 9 вырабатывает на выходе сигнал в виде лог,"1" и лог."0". На выходе второго элемента И 9 вырабатывается лог,"0" при поступлении на пятый, шестой, седьмой, первый входы второго 9 элемента И хотя бы одного из сигналов в виде лог. "0". Сигнал с выхода второго элемента И 9 проходит девятый элемент И

67, шестой элемент ИЛИ 76, Все описанные выше режимы работы интегральной схемы осуществимы только при использовании ниже описанных подрежимов как при их раздельном использовании, так и при их совместном использовании.

В подрежиме формирования импульсов запирания двух транзисторных ключей в момент спада тока разряда емкости коллекторного слоя в каждом транзистором ключе на тридцать восьмой 91, тридцать девятый 92 выводы подают сигналы в виде лог."1", на тридцать седьмой 90, сороковой 93 выводы подают сигналы в виде лог."0", сигналы с тридцать седьмого 90, тридцать восьмого

91, тридцать девятого 92 и сорокового 93 выводов поступают соответственно на третьи входы четвертого 62, третьего 61, шестого 64 и седьмого 65 элементов И. На входы второго формирователя 54 и первого инвертора 77 поступает сигнал (см.фиг.2,а) с выхода пятого элемента ИЛИ 75, В момент

t> включается первый ключ 1 по сигналу в виде лог."0" с выхода первого инвертора 77 и на двадцать восьмом 37 и двадцать девятом 38 выводах формируется отпирающий импульс (см,фиг.2,б). В момент tg первый ключ 1 выключается. Зпюра напряжения на выводах 37,38 представлена на фиг.2,в. На первом выходе второго форми.рователя 54 вырабатывается сигнал в виде лог,"0" (см.фиг.2,г), который поступает на третьи входы первого формирователя 53 и седьмого компаратора 57 и на первый вход пятого элемента И 63 и разрешает работу первого формирователя 53, седьмого компаратора

57 и выключает пятый элемент И 63, на втором выходе второго формирователя 54 вырабатывается инверсный сигнал в виде лог."1" (см.фиг.2,д), который поступает на первый вход четвертого элемента И 62 и вход первого устройства 71 задержки. Длительность сигналов на первом и втором выходах второго формирователя 54 равна паспортному значению времени выключения транзисторного ключа. Сигнал с второго выхода второго формирователя 54 формирователя разрешает работу четвертого элемента И 62 и первого устройства 71

2004052

22 задержки. В момент сз, когда ток разряда емкости коллекторного слоя транзисторного ключа начинает спадать и соответственно, падение напряжения на первом резисторе 81 также начинает спадать (фиг.2,е), первый формирователь 53 вырабатывает на выходе сигнал в аиде лог."1" (фиг,2,ж), который поступает на второй вход третьего элемента И 61, с выхода указанного элемента проходит через третий элемент

ИЛИ 73 и поступает на четвертый вход второго ключа 2. В этот же момент четвертый

62 и пятый 63 элементы И на выходах вырабатывают сигнал в виде лог."0". В результате второй ключ 2 включается и на двадцать восьмом 37 и двадцать девятом 38 выводах формируется запирающий импульс (см.фиг,2,з). В момент t4, когда напряжение на указанных выводах спадет до нулевого значения, девятый компаратор 59 начинает вырабатывать на выходе разрешающий сигнал для второго элемента И 9 в виде лог."1" (см.фиг.2,и), т.е. разрешающий сигнал для включения другого транзисторного ключа.

На входы четвертого формирователя 56 и второго инвертора 78 поступает сигнал (см.фиг.2,к) с выхода шестого элемента ИЛИ

76. В момент t4третий ключ 3 включается по сигналу в виде лог."0" с выхода второго инвертора 78 и на тридцатом 39 и на тридцать первом 40 выводах формируется отпирающий импульс (см.фиг.2,л). В момент ts третий ключ 4 выключается, т,к. сигнал (см.фиг.2,к) с выхода шестого элемента ИЛИ 76 принимает состояние лог."0". Эпюра напряжения на выводах 39,40 представлена на фиг.2,м.

На первом выходе четвертого формирователя 56 вырабатывается сигнал в виде лог."0" (см.фин.2,н), который поступает на третьи входы третьего формирователя 55 и восьмого компаратора 58 и на первый вход восьмого элемента И 66 и разрешает работу третьего формирователя 55, восьмого компаратора 58 и выключает восьмой элемент

И, на втором выходе четвертого формирователя 56 вырабатывается инверсный сигнал в виде лог."1" (см.фиг.2,о), который поступает на первый вход седьмого элемента И 65 и вход второго устройства 72 задержки.

Длительность сигналов на первом и втором выходах четвертого формирователя 56 равна паспортному значению времени выключения транзисторного ключа. Сигнал с первого выхода четвертого формирователя

56 разрешает работу третьего формирователя 55 и восьмого компаратора 58, сигнал с второго выхода разрешает работу седьмого элемента И 65 и второго устройства 72 задержки. В момент ta, когда ток разряда емкости коллекторного слоя транзисторно5

55 го ключа начинает спадать и, соответственно, падение напряжения на втором резисторе 82 также начинает спадать, третий формирователь 55 вырабатывает на выходе сигнал в виде лог,"1", который поступает на второй вход шестого элемента И 64, с выхода которого проходит через четвертый элемент ИЛИ 74 и поступает на четвертый вход четвертого ключа 4. В этот же момент седьмой 65 и восьмой 66 элементы И на выходах вырабатывают сигнал в виде лог,"0". В результате четвертый ключ 4 включается и на тридцатом 39 и тридцать первом 40 выводах формируется запирающий импульс (см.фиг.2,п), Второе устройство?2 задержки устраняет ложные сигналы, поступающие на шестой элемент И 64. В момент t7, когда на первом выходе четвертого формирователя 56 начинает вырабатываться сигнал в виде лог,"1", на выходе восьмого элемента И

66 присутствует сигнал в виде лог."1", который проходит через четвертый элемент ИЛИ

74, удерживая четвертый ключ 4 в открытом состоянии, а следовательно, продолжает формироваться запирающий импульс на тридцатом 39 и тридцать первом 40 (см.фиг.2,п) выводах. В тот же момент, когда: напряжение на указанных выводах спадет до нулевого значения, десятый компаратор

60 начинает вырабатывать на выходе разрешающий сигнал для первого элемента И 8 в виде лог."1" (см.фиг.2,р), т.е. начнет формироваться разрешающий сигнал для включения первого транзисторного ключа.

В подрежиме формирования импульса запирания одного транзисторного ключа, подключенного, например, к выводам 39,40, на тридцать девятый вывод 92 подают сигнал в виде лог."1",на сороковой вывод 93 подают сигнал в виде лог."0", на тридцать седьмой 90, тридцать восьмой 89 подают сигналы в виде лог."0". С выхода девятого компаратора 59 поступает на второй вход второго элемента И 9 сигнал в виде лог."1", Далее элементы 76, 55,58,56,72,64,65,78,66,74,3,4,60,82,84 работают аналогично подрежиму формирования импульсов запирания двух транзисторных ключей.

В подрежиме формирования импульсов запирания двух транзисторных ключей в моменты спадов напряжений между базовыми и эмиттерными выводами транзисторных ключей на тридцать седьмой 90 и сороковой

93 подают сигналы в виде лог."1", на тридцать восьмой 91 и тридцать девятый 92 выводы подают сигналы в виде лог."0", на тридцать пятый 88 и тридцать шестой 89 выводы подают опорные напряжения, равные 60 напряжения насыщения перехода

2004052

50 база-эмиттер транзисторного ключа. Указанные сигналы и опорные напряжения поступают соответственно на третьи входы четвертого 62 и седьмого 65 элементов И, третьи входы третьего 61 и шестого 64 элементов И, вторые входы седьмого 57 и вось мого 58 компараторов, На входы второго формирователя 54 и первого инвертора 77 поступает сигнал (см.фиг.2,а) с выхода пятого элемента ИЛИ 75. В момент ц включается первый ключ 1 по сигналу в виде лог."0" с выхода первого инвертора 77 и на двадцать восьмом 37 и двадцать девятом 38 выводах формируется отпирающий импульс (см.фиг.2 б). В момент tz первый ключ 1 выключается, т.к. сигнал принимает состояние лог."О" (см.фиг.2,а) с выхода первого элемента И 8. Эпюра напряжения на выводах

37 и 38 представлена на фиг.2,в. На первом выходе второго формирователя 54 вырабатывается сигнал лог."0" (см,фиг.2,г), который поступает на третьи входы первого формирователя 53 и седьмого компаратора 57 и на первый вход пятого элемента И 63, и включает в работу седьмой компаратор 57, первый формирователь 53 и выключает пятый элемент И 63, на втором выходе второго

- формирователя 54 вырабатывается инверсный сигнал в виде лог."1" (см.фиг.2,д), который поступает на первый вход четвертого элемента И 62 и вход первого устройства 71 задержки. Сигнал с первого выхода второго формирователя 54 разрешает работу седьмого компаратора 57 и первого формирователя 53, сигнал с второго выхода разрешает работу четвертого элемента И 62 и первого устройства 71 задержки.

В момент 1з, когда напряжение между базовым и эмиттерным выводами транзисторного ключа спадет до величины опорного напряжения на втором входе седьмого компаратора 57, седьмой компаратор 57 вырабатывает на выходе сигнал в виде лог."1", который поступает на второй входчетвертого элемента И 61, с выхода которого проходит через третий элемент ИЛИ 73 и поступает на четвертый вход второго ключа

2. В этот же момент третий 61 и пятый 63 элементы И на выходах вырабатывают сигнал в виде лог,"0". В результате второй ключ

2 включается и на 37 и 38 выводах формируется запирающий импульс (см.фиг,2,с). В момент та, когда на первом выходе второго формирователя 54 начинает вырабатываться сигнал в виде лог."1", на выходе пятого элемента И 63 - сигнал в виде лог."1", который проходит через третий элемент ИЛИ 73, удерживая второй ключ 2 в открытом состянии, а следовательно, продолжает формироваться запирающий импульс на выводах

37 и 38 (см.фиг,2,с). В тот момент, когда напряжение на указанных выводах спадет до нулевого значения, девятый компаратор

59 вырабатывает на выходе разреающий сигнал для второго элемента И 9 в виде лог."1" (см,фиг.2,и), т.е. разрешающий сигнал для включения второго транзисторного ключа. На входы четвертого формирователя

56 и второго инвертора 78 поступает сигнал (см.фиг,2,к) с выхода шестого элемента ИЛИ

76. В момент т4 третий ключ 3 включается по сигналу в виде лог."0" с выхода второго инвертора 78 и на выводах 39 и 40 формируется отпирающий импульс (см.фиг.2,л). В момент t5 третий ключ 3 выключается, т.к. сигнал принимает состояние лог."0" (см.фиг.2,к) с выхода шестого элемента ИЛИ

76. Эпюра напряжения на выводах 39,40 представлена на фиг.2,м. На первом выходе четвертого формирователя 56 вырабатывается сигнал в виде лог,"0" (см.фиг.2,н), который поступает на третьи входы восьмого компаратора 58 и третьего формирователя

55 и на первый вход восьмого элемента И 66 и включает в работу восьмой компаратор 58, третий формирователь 55 и выключает восьмой элемент И 66, на втором выходе четвертого формирователя 56 вырабатывается инверсный сигнал в виде лог."1" (см,фиг.2,о), который поступает на первый вход седьмого элемента И 65 и вход второго устройства 72 задержки. Сигнал с первого выхода четвертого формирователя 56 разрешает работу восьмого компаратора 58, третьего формирователя 55, сигнал с второго выхода разрешает работу седьмого элемента И 65 и второго 72 устройства задержки, В момент t6, когда напряжение между базовым и эмиттерным выводами транзисторого ключа спадет до величины опорного напряжения на втором входе восьмого компаратора 58, восьмой компаратор

58 вырабатывает на выходе сигнал в аиде лог."1", который поступает на второй вход седьмого элемента И 65, с выхода которого проходит через четвертый элемент ИЛИ 74 и поступает на четвертый вход четвертого ключа 4, В этот же момент шестой 64 и восьмой 66 элементы И на выходах вырабатывают сигнал в виде лог."0". В результате четвертый ключ 4 включается и на выводах

39,40 формируется запирающий импульс (см.фиг,2,т). В момент р, когда на первом выходе четвертого формирователя 56 выра-батывается сигнал в виде лог."1", на выходе восьмого элемента И 66 формируется запирающий импульс. который проходит через четвертый элемент ИЛИ 74, удерживая четвертый ключ 4 в открытом состоянии а, следовательно, продолжает формироваться

2004052 .

10 го к выводам 39,40 на сороковой вывод 93 подают сигнал в виде лог,"1", на выводы 15

35 №О запирающий импульс на выводах 39, 40. В тот момент, когда напряжение на указанных выводах спадет до нулевого значения, десятый компаратор 60 вырабатывает на выходе разрешающий сигнал для первого элемента И 8 (см. фиг. 2. р), т. е.разрешающий сигнал для включения первого транзисторного ключа.

8 подрежиме формирования импульса запирания одного транзисторного ключа по напряжению перехода база-эмиттер транзисторного ключа, например, подключенно92,90,91 подают сигналы в виде лог."0", С выхода девятого компаратора 59 поступает на второй вход второго элемента И 9 сигнал в виде лог."1". Далее элементы

9,55,58,56,72,64,65,78,66,74,3,4,60,82,84 работают аналогично подрежиму для запирания двух транзисторных ключей.

В подрежиме формирования импульсов запирания двух транзисторных ключей в момент окончания разряда емкости коллекторного слоя в каждом транзисторном ключе на тридцать седьмой 90, тридцать восьмой 91, тридцать девятый 92, сороковой 93 выводы подают сигналы в виде лог."0", которые соответственно поступают на третьи входы третьего 61, четвертого 62, шестого 64, седьмого 65 элементов И. На входы второго формирователя 54 и первого инвертора 77 поступает сигнал (см.фиг.2,а) с выхода пятого элемента ИЛИ 75. 8 момент включается первый ключ 1 по сигналу в виде лог."0" с выхода первого инвертора 77 и на выводах

37,38 формируется отпирающий импульс (см.фиг.2,б), 8 момент tz первый ключ 1 выключается, т.к. сигнал на выходе пятого элемента ИЛИ 75 принимает состояние nor."0" (см.фиг,2,а). Эпюра напряжения на выводах

37,38 представлена на фиг.2,в. На первом выходе второго формирователя 54 вырабатывается сигнал в виде лог."0" (см.фиг.2,г), который поступает на третьи входы первого формирователя 53, седьмого компаратора

57 и на первый входя пятого элемента И 63, выключает пятый элемент И 63, на втором выходе второго формирователя 54-вырабатывается инверсный сигнал в виде лог."1" (см,фиг,2,д), который поступает на первый вход четвертого элемента И 62. Третий 61, четвертый 62, пятый 63 на выходах вырабатывают сигналы в виде лог."0", которые поступают на входы третьего элемента ИЛИ

73, на выходе которого вырабатывается сигнал в виде лог."0", который удерживает второй ключ 2 в закрытом состоянии. 8 момент

t4, когда на первом выходе второго форми45

55 рователя 54 начинает вырабатываться сигнал в виде лог."1", на выходе пятого элемента И 63 формируется сигнал в виде лог."1", который проходит через третий элемент

ИЛИ. 73, открывает второй ключ 2; на выводах 37,38 формируется запирающий импульс для первого танзисторного ключа. В тот момент, когда напряжение на указанных выводах спадет до нулевого значения, девятый компаратор 59 вырабатывает на выходе разрешающий сигнал для второго элемента

И 9 в виде лог."1" (GM.ôèl.2,è), т.е. разрешающий сигнал для включения второго транзисторного ключа. В момент т4 третий ключ

3 включается по сигналу в виде лог."0" с выхода второго. инвертора 78 и на 39,40 выводах формируется отпирающий импульс (см;фиг.2,у). В момент t5 третий ключ 3 выключается, т.к. сигнал (см.фиг.2,к) на выходе шестого элемента ИЛИ 76 принимает состояние лог."0". На первом выходе четвертого формирователя 56 вырабатывается сигнал в виде лог."О" (см,фиг.2,н), который поступает на. третьи входы восьмого компаратора 58 и третьего формирователя 55 и на первый вход восьмого элемента И 66, на втором выходе четвертого формирователя 56 выра-. батывается инверсный сигнал в виде лог."1" (см.фиг.2,о), который поступает на первый вход седьмого элемента И 65 и вход второго устройства 72 задержки.

Шестой 64, седьмой 65, восьмой 66 элементы И на выходах вырабатывают сигналы в виде лог,"0", которые поступают на входы четвертого элемента ИЛИ 74, на выходе которого вырабатывается сигнал в виде лог,"0", .который удерживает четвертый ключ 4 в закрытом состоянии, В момент тт, когда на первом выходе четвертого формирователя 56 начинает вырабатываться сигнал в виде лог."1", на выходе восьмого элемента И 66 формируется сигнал в виде лог."1", который проходит через четвертый элемент ИЛИ 74 и открывает четвертый ключ 4; на выводах 39,40 формируется запирающий импульс для второго транзисторного ключа (см.фиг.2,ф). В момент, когда напряжение на указанных выводах спадет до нулевого значения, десятый компаратр

60 вырабатывает на выходе разрешающий сигнал для первого элемента И 8 в виде лог."1" (см.фиг.2,р), т.е, разрешающий сигнал для включения первого транзисторного ключа.

В подрежиме формирования импульса эапирания одного транзисторного ключа в момент-окончания разряда емкости коллекторного слоя в транзисторном ключе, подключенного к выводам 39,40,на выводы 9093 подают сигналы в виде лог,"0". С выхода

2004052

55 девятого компаратора59поступаетна второй вход второго элемента И 9 сигнал в виде лог."1". Далее элементы 9,55,58,56,72,64,78,66,74,3,4,60,82,84 работают аналогично подрежиму для эапирания двух транзисторных ключей, В интегральной схеме предусмотрено управление транзисторными ключами, включенными, например, по топологии высокочастотных полумостовых транзисторных инверторов с устранением несимметричного намагничивания магнитопровода трансформатора. На тридцать третий вывод 86 интегральной схемы подают сигнал в виде лог."1", который поступает на вторые входы одиннадцатого 69 и двенадцатого 70 элементов И; на тридцать второй вывод 85 подают сигнал в виде nor. 0", который поступает на вторые входы десятого 68 и девятого 67 элементов И. Импульсы управления, вырабатываемые на выходах первого 8 и второго 9 элементов И, поступают, соответственно,на первый и второй входы пятого триггера 80, который формирует нз выходе сигнал в виде лог."1""при поступлении на первый вход сигнала в -виде лог."1", формирует на выходе лог."О" при поступлении на второй вход сигнала в виде лог."1". Сигнал с выхода пятого триггера 80 поступает на вход третьего инверторз 79, далее на первый вход одиннадцатого элемента И 69 и на первый вход двенадцатого элемента И 70. Сигналы с выхода одиннадцатого 69 и двенадцатого 70 элементов И поступают на вторые входы соответственно пятого 75 и шестого 76 элементов ИЛИ, вырабатываемые на выходах указанных элементов ИЛИ сигналы управляют работой соответственно второго формирователя 54, первого инвертора 77 и четвертого"формирователя 56, второго иивертора 78 и далее работой ключами.

Интегральная схема уйравления транзисторными ключами работает совместно с высоковольтными мощными биполярными транзисторными ключами или с МДП-транзисторами, или с мощными транзисторами

MOSFET, в случае работы с последними транзисторами интегральная схема вырабатывает запирающий сигнал с амплитудой напряжения, равной нулевому значению, а выводы 34 и 36 не подключены к источникам напряжения.

Известно, что одним из основных технических показателей работы интегральной схемы совместно с транзисторными ключами является вероятность безотказной работы P(t) (см,Мартынов Г.К., Фомин В.Н.

Показатели надежности техйических устройств. М., Издательство стандартов, 1969, с.17-18). Вероятность безотказной работы

Р1(т) устройства-прототипа с двумя транзисторорными ключами определяют по формуле

p () вЂ” (Лз +kg +Л1з)t где Л11- интенсивность отказов интегральной схемы-прототипа;

Л12, Л1з- интенсивность отказов первого и второго транзисторных ключей, управляемых интегральной схемой-прототипом; е - основание натурального логарифма;

t- время, ч.

Вероятность безотказной работы PQ(t) предлагаемого устройства с двумя транзисторными ключами определяют по формуле

p2(t) е вЂ” (Л21+Л22+Лгз) t (2) где Й1- интенсивность отказов интегральной схемы предлагаемого устройства;

Л22, Л2з- интенсивность отказов первого и второго транзисторных ключей в предложенном устройстве.

Известно, что интенсивность отказов транзисторных ключей, например высоковольтных, биполярных типа 2М5-63-8-1-А

УХЛ3,1 ИЖУК,435724.001-04 ТУ или 2Т828А аА0.3З9.120 ТУ зависит от развития вторичного пробоя (см.Ромаш Э.М. и др. M.: Радио и связь, 1988, с.75-78), который можно предупредить путем изменения времени переключения за счет рационального построения цепей управления, т.е. интегральной схемы управления транзисторными ключами.

Известно, что пороговое напряжение вторичного пробоя снижается с увеличением температуры корпуса (см.левинзон С,В.

Защита в источниках электропитания РЭА

М.: Радио и связь, 1990, с.443-44), и с увеличением интенсивности выделения тепловой энергии на переходе во время выключения трранзисторных ключей (см.Транзисторные телевизоры США и Японии. Сборник статей из технических журналов США. Пер. с англ.

Ситников Г.Г. M. Связь, 1968, с.75-77), т.е, пороговое напряжение вторичного пробоя повышается с уменьшением мощности потерь при выключении транзисторных ключей, управляемых интегральной схемой.

Известно, что в силовом биполярном транзисторе заряд, запасенный в коллекторном слое и определяющий характеристики трзнзистора, разряжается в период выключения транзистора (см."Модель силового биполярного транзистора, описывающая статический и динамический режимы".

А power bipolar junction transistor model

2004052

describing the static апб the dynamic

behavior /Xn С.Н.Schroger D.//PESC89

Rec. 20 th Annu. lEEE Power Electron. Spec.

Conf. Milnavkee, Wise, 1989, Vol.1- New York (N.Y.), 1989, с.314-321- Англ, (Реферат 4Ю.Ч в журнале 21. Электротехника. 21Ю. Силовая преобразовательная техника, N. 4, М„

1991, с.2), Известно, что накопленный заряд в транзисторном ключе выводят из базового вывода, что способствует эапиранию (см.Импульсный источник питания с ключевым элементом для удаления накопленного заряда. Switch ing power supply circuit with

stored Charge removal switch: Пат.4819144

CLUA МКИ Н02 МЗ/335/Otakc Tetsushi;

Toko, Inc, М 224583; Заявл. 26.07.88.

Опубл.04.04.89; Приор.31.07.87, М 62192106 (Япония); НКИ 363/21 (Реферат

БЮ53П в журнале 21. Электротехника; 21Ю.

Силовая преобразовательная техника, М 5, M., 1990, с.7).

Известна форма и характер напряжения базы в транзисторном биполярном ключе после окончания действия отпирающего управляющего импульса (см.Преобразователь постоянного тока в переменный. Пат.

N. 63-8716, Япония, кл. Н 02 М 7/5387).

Известно, что для снижения коммутационных потерь при выключении биполярного высоковольтного силового транзистора необходимо приложить к переходу база-эмиттер запирающий импульс (см;Проблема управления высоковольтным силовым переключающим транзистором. Problematika

KrmiljenJa visokonapetostlh mocnostmih

stikalnln translstorjev /Nactran Janex

//Eleltrotejn. Yestn, 1989.- 56 Ь 2-4, с.219221 (Реферат 12ЮЗО в журнале 21. Электротехника, 21Ю, Силовая преобразовательная техника, N. 12, М., 1989, с.б), Известно, что для снижения перегрузок транзисторного ключа и улучшения характеристики во время выключения и возникновения напряжения на коллекторе подают запирающий импульс (см.устройство для снижения перегрузок коммутирующего транзистора. Патент ГДР N. 259944, кл. Н 02

M 7/217, Н 02 М 5/458).

Известно, что ток базы во время выключения транзисторного ключа изменяет свою полярность (см. Ромаш Э.М. и др. Высокочастотные транзисторные преобразователи.

М.: Радио и связь, 1988, с,64 или Ицхоки

Я.С., Овчинников Н.И. Импульсные и цифровые устройства, M. Советское радио, 1973, с.191, рис.31б).

В интегральной схеме-прототипе при выключении транзисторных ключей запирающий импульс подают в цепь базы в момент окончания действия отпирающего импульса, Заряд, запасенный в коллекторном слое, разряжается в период выключения транзисторного ключа. Ток разряда емкости коллекторного слоя течет по цепи: емкость коллекторного слоя - вывод базы - ключисточник запирающего напряжения. Напряжение между базовым и эмиттерным выводами в этот момент времени уменьшается, соответственно уменьшается ток базы, нарушается условие насыщения транзистора, транзистор выходит из состояния насыщения, вследствие этого возникают значительные потери мощности, которые приводят к интенсивному выделению тепловой энергии на переходе, увеличению температуры корпуса транзистора, что снижает пороговое напряжение вторичного пробоя, увеличивает интенсивность отказов, следовательно, снижает надежность работы интегральной схемы-прототипа совместно с транзисторными ключами, В подрежиме формирования импульсов запирания двух транзисторных ключей в момент спада тока разряда емкости коллекторного слоя в каждом транзисторном ключе в предложенной интегральной схеме управления транзисторными ключами запирающий импульс подают в момент начала уменьшения тока разряда емкости коллекторного слоя, т.е. в момент времени ts (см.фиг,2,з) для транзисторного ключа, подключенного к выводам 37,38 и в момент времени t6 (см.фиг.2,п) для транзисторного ключа, подключенного к выводам 39,40. В промежуток времени tz-тз происходит вывод накопленного заряда емкости коллекторного слоя через первый 81 и третий 83 резисторы из транзисторного ключа, подключенного к выводам 37,38, причем в этот промежуток времени обеспечивается условие насыщения этого транзисторного ключа. В промежуток времени ts-t6 происходит вывод накопленного заряда емкости коллекторного слоя через второй 82 и четвертый 84 резисторы из транзисторного ключа, подключенного к выводам 39,40, причем в этот промежуток времени обеспечивается условие насыщения указанного транзисторного ключа. В момент времени тз начинает уменьшаться падение напряжения на первом резисторе 81, первый формирователь 53 начинает вырабатывать сигнал в виде лог,"1", который проходит третий элемент И 61, третий элемент ИЛИ 73 и поступает на четвертый вход второго ключа 2, который формирует запирающий импульс.

В момент времени ts начинает уменьшаться падение напряжения на втором резисторе

82, третий формирователь 55 начинает вы2004052

32 рабатывать сигнал в виде лог."1", который проходит шестой элемент И 64, четвертый элемент ИЛИ 74 и поступает на четвертый вход четвертого ключа 4, который вырабатывает запирающий импульс. Подача запирающих импульсов в момент тз и тв способствует форсированному спаду тока разряда емкости коллекторного слоя и запиранию базового перехода. Таким образом, в промежутки времени t2-tç и ts-t6 мощность потерь на переходах транзисторных ключей уменьшена по сравнению с устройствомпрототипом за счет обеспечения насыщенного состояния транзисторных ключей в указанных промежутках времени, форсированного спада токов разряда емкостей коллекторных слоев и запирания базовых переходов в транзисторных ключах, Следовательно, в предлагаемом устройстве уменьшено выделение тепловой энергии на переходах, уменьшена температура переходов, корпусов транзисторных ключей по сравнению с устройством-прототипом, следовательно, повышено пороговое напряжение вторичного пробоя транзисторных ключей, снижена интенсивность отказов, поэтому сумма интенсивностей отказов

Йг + Агз предложенного устройства меньше суммы интенсивности отказов Лдг +Л1з устройства-прототипа, т.е.

Ьг +багз < 12 +Йз (3), Интенсивности отказов интегральных схем предложенного устройства и устройства-прототипа значительно меньше интенсивности отказов транзисторных ключей, которыми они управляют, следовательно, они (как элементы) значительно меньше влияют на интенсивность отказов устройств. Поэтому принимаем, что Й11 = Й1 (4). Преобразуя равенства (1),(2) с учетом условий (3),(4), получим, что P2(t) > Р1(), т.е. надежность предложенного устройства больше надежности устройства-прототипа, Предложенный подрежим имеет наиболее выраженные существенные преимущества перед режимом запирания транзисторных ключей интегральной схемой-прототипом при управлении высоковольтными биполярными транзисторными ключами большой мощности, например, типа модуля 2М5-638-1-А УХЛ3.1 ИЖУК.435724.001-04 ТУ, работающими на границе области безопасной работы.

В подрежиме формирования импульсов запирания двух транзисторных ключей в момент спадов напряжений между базовыми и эмиттерными выводами транзисторных ключей в педложенной интегральной схеме управления транзисторными ключами запирающий импульс подают в момент начала

10 третий 83 резисторы из транзисторного ключа, подключенного к выводам 37,38.

Причем в этот промежуток времени обеспечивается условие насыщения этого транзи15 сторного ключа. В промежуток времени

ts-Ì происходит вывод накопленного заря1 да емкости коллекторного слоя через второй

82 и четвертый 84 резисторы из транзисторного ключа, подключенного к выводам

20 39,40, причем в этот промежуток времени обеспечивается условие насыщения указанного транзисторного ключа. B момент вре. мени тз начинает уменьшаться падение

1 напряжение на третьем резисторе 83, седь25 мой компаратор 57 начинает вырабатывать сигнал в виде лог."1", который проходит четвертый элемент И 62, третий элемент ИЛИ

73 и поступает на четвертый вход второго ключа 2, который вырабатывает запираю30 щий импульс, В момент времени м начина1 ет уменьшаться падение напряжения на четвертом резисторе 84, восьмой компаратор 58 начинает вырабатывать сигнал в виде лог."1", который проходит седьмой элемент

35 И 65, четвертый элемент ИЛИ 74 и поступает на четвертый вход четвертого ключа 4, который вырабатывает запирающий импульс.

Подача запирающих импульсов в моменты тз u tg способствует форсированному спа1 1

55 уменьшения напряжения между базовым и эмиттерным выводами каждого транзисторного ключа в период их выключения, т.е, в момент времени тз (см.фиг.2) для транзисторного ключа, подключенного к выводам

37,38 и в момент времени t6 (см.фиг,2) для транзисторного ключа, подключенного к выводам 39,40. В промежуток времени t2-и

I происходит вывод накопленного заряда ем кости коллекторного слоя через первый 81 и ду тока разряда емкости коллекторного слоя и запиранию базового перехода. Таким образом, в промежутки времени t2-тз и ts-û мощность потерь на переходах транзисторных ключей уменьшена по сравнению с устройством-прототипом эа счет обеспечения насыщенного состояния транзисторных ключей в указанных промежутках времени, форсированного спада токов разряда емкостей коллекторных слоев и запирания базовых переходов в транзисторных ключах.

Следовательно, в предлагаемом устройстве уменьшено выделение тепловой энергии на переходах, уменьшена температура переходов, корпусов транзисторных клгочей по сравнению с устройством-прототипом, поэтому снижена интенсивность отказов, повышена вероятность безотказной работы и повышена надежность. Предложенный подрежим имеет наиболее выражение существенные преимущества перед режимом

2004052

55 запирания транзисторных ключей интегральной схемой-прототипом при управлении высоковольтными биполярными мощными транзисторными ключами, например, типа 2Т828 аА0.339 120 ТУ, работающими на границе области безопасной работы.

Укаэанный подрежим рекомендуется применять с целью повышения надежности и совместно с подрежимом формирования импульсов запирания транзисторных ключей в момент спада тока разряда емкости коллекторного слоя. Момент начала уменьшения напряжения между базовым и эмиттерным выводами транзисторного ключа в период его выключения практически составляет менее 60; напряжения между базовым и эмиттерным выводами транзисторного ключа в состоянии насыщения (см.Баскин А.С. Повышение эффективности управления силовыми транзисторами стабилизированного конвертора. Полупроводниковая электроника в технике связи,.

Сб. статей. Вып.21. Под ред. И.Ф.Николаевского. M. Радио и связь, 1981. с.162-163„ рис.2б).

В подрежиме формирования импульсов запирания транзисторных ключей в момент окончания разряда емкости коллекторного слоя в каждом транзисторном ключе в предложенной интегральной схеме управления транзисторными ключами запирающий импульс подают в момент окончания спада тока транзисторного ключа, т.е. в момент времени t4 (см.фиг.2,у) для транзисторного ключа, подключенного к выводам 37,38, и в. момент времени tz (см.фиг.2,ф) для транзисторного ключа, подключенного к выводам

3Q,4О. В промежуток времени tz-тд происходит вывод накопленного заряда емкости коллекторного слоя через первый 81 и третий 83 резисторы из транзисторного ключа, подключенного к выводам 37,38, причем в этот промежуток времени обеспечивается условие насыщения этого транзисторного ключа. В промежуток времени t5 t7 происходит вывод накопленного зарядаемкости коллекторного слоя через второй 82 и четвертый 84 резисторы из транзисторного ключа, подключенного к выводам 39,40, причем в этот промежуток времени обеспечивается условие насыщения указанного транзисторного ключа. В момент времени ь второй формирователь 54 на первом выходе начинает вырабатывать сигнал в виле лог,"1", который проходит пятый элемент И

63, третий элемент ИЛИ 73 и поступает на четвертый вход второго ключа 2, который вырабатывает запирающий импульс. В момент времени т7 четвертый формирователь

56 íà первом выходе начинает вырабатывать сигнал в виде лог."1", который проходит восьмой элемент И 66, четвертый элемент ИЛИ 74 и поступает на четвертый вход четвертого ключа 4, который вырабатывает запирающий импульс, Подача запирающих импульсов в моменты т4 и р способствует форсированному эапиранию базового перехода. Таким образом, в промежутки времени t2-t4 и ts-tz мощность потерь на переходах транзисторных ключей уменьшена по сравнению с устройствомпрототипом за счет обеспечения насыщенного состояния транзисторных ключей в указанных промежутках времени и форсированного запирания базовых переходов в транзисторных ключах. Следовательно, в предлагаемом устройстве уменьшено выделение тепловой энергии на переходах, уменьшена температура переходов, корпусов транзисторных ключей по сравнению с устройством-прототипом, следовательно, повышено пороговое напряжение вторичного пробоя транзисторных ключей. Поэтому, как было написано выше, снижена интенсивность отказов, повышена вероятность безотказной работы и повышена надежность. Предложенный подрежим имеет наиболее выраженные существенные преимущества перед режимом эапирания транэисторных ключей интегральной схемой-прототипом при управлении высоковольтными биполярными транзисторами средней мощности, работающими на границе области безопасной работы. Указанный подрежим рекомендуется применять с целью повышения надежность и совместно с описанными остальными подрежимами.

Промежуток времени tz-t4, во время которого второй формирователь 54 вырабатывает сигнал в виде лог."0" на первом выходе, равен времени выключения для транзисторного ключа, подключенного к выводам 37,38 (см;Бергельсон И.Г., Мичц В.И. Транзисторы биполярные, М. Советское радио. Серия

"Элементы радиоэлектронной аппаратуры", вып.33., 1976, с.39,42, рис.25), а промежуток времени ts-17, во время которого четвертый формирователь 56 вырабатывает сигнал в виде лог."О" на первом выходе, равен времени выключения для транзисторного ключа, подключенного к выводам 39,40.

Известно, что наличие резистора между базовым и эмиттерным выводами транзистора с сопротивлением 5-10 Ом повышает пробивное напряжение вторичного пробоя транзистора (см.Лавриненко В, Ю. Справочник по полупроводниковым приборам, Киев, Техника, 1984, с.228), причем величина соп ротивления резистора различная для

2004052

55 каждого конкретного типа транзистора. В связи с этим в предлагаемую интегральную схему введены третий 83 и четвертый 84 резисторы, сформированные, например, в области эмиттера транзисторной структуры (см. Вениаминов В.Н, и др. Микросхемы и их применение. М,: Радио и связь, Массвоая радиобиблиотека, вып.1143, 1989, с.10), величиной сопротивления которых можно управлять при подаче управляющего напряжения на выводы 94 и 95 (соответственно) и далее в базовые области транзисторных структур указанных резисторов.

Интегральная схема устройства-прототипа содержит два устройства задержек с фиксированным временем задержек момента открывания очередного транзисторного ключа, необходимые, например, для управления инвертором с выходным выпрямителем и фильтром. Однако время выключения транзистора, время спада транзистора изменяются в зависимости от напряжения между коллекторным и эмиттерным выводами транзистора, от напряжения и тока базы (см;Левинзон С.В. Защита в источниках электропитания ПЭА. M.: Радио и связь, 1990, с,46, рис.2.18, 2.21), от тока коллектора, от технологического разбора транзисторов, т.е, указанные времена являются величиной переменной, поэтому, чтобы исключить отказы в работе инвертора за счет возможного одновременного открытого состояния обоих транзисторных ключей, величину времени задержек устанавливают наибольшей для выбранного типа транзистора, В результате в выходном напряжении образуются паузы (провалы), повышается уровень пульсаций выходного выпрямленного напряжения преобразователя; Следовательно, для выработки выходного выпрямленного напряжения преобразователя с заданным уровнем пульсаций необходимо увеличивать емкость конденсаторов фильтра.

В предложенной интегральной схеме управления транзисторными ключами в момент выключения транзисторного ключа, подключенного к выводам 37,38, величина напряжения третьего резистора 83 достигает нулевого уровня, в результате чего девятый компаратор 59 начинает вырабатывать на выходе сигнал в виде лог."1", который поступает на второй вход второго элемента

И 9, управляющего работой транзисторного ключа, подключенного к выводам 39,40. B момент выключения транзисторного ключа, подключенного к выводам 39,40, величина напряжения на четвертом резисторе 84 достигает нулевого уровня, в результате чего десятый компаратор 60 начинает вырабатывать на выходе сигнал в виде лог."1", который поступает на третий вход первого элемента И 8, управляющего работой транзисторного ключа, подключенного к выводам 37,38, B результате очередной транзисторный ключ включается только после выключения предшествующего. Поэтому величину времени а-t4, во время которого второй формирователь 54 вырабатывает сигнал в виде лог."0" на первом выходе, выбирают равной времени выключения для транзисторного ключа, подключенного к выводам 37,38, без запаса, и величину времени

15-1т, во время которого четвертый формирователь 56 вырабатывает сигнал в виле лог,"0" на первом выходе, выбирают равной времени выключения для транзисторного ключа, подключенного к выводам 39,40 без запаса. Таким образом, отказы в работе инвертора за счет возможного одновременного открытого состояния обоих транзисторных ключей, присущего устройству-прототипу, исключены. Следовательно, надежность предложенного устройства, по сравнению с устройством-прототипом, повышена. Одновременно исключены паузы выходного напряжения преобразователя, присущие устройству-прототипу, а уровень пульсаций выходного выпрямленного напряжения преобразователя остается на заданном уровне, следовательно, по сравнению с устройством-прототипом, работающим на инвертор с выходным выпрямителем и фильтром, емкость конденсатора фильтра снижена.

Известно, что с уменьшением емкости конденсатора уменьшается площадь обкладок (электродов) конденсатора (см. Конотоп В.В. Основы проектирования высоковольтных импульсных устройств,l< (элементы высоковольтных импульсных устройств). Конспект лекций, Ха рь ковский пол итехнический институт.

Министерство высшего и среднего специального образования УССР, Харьков, 1973, с.43). Известно, что с уменьшением площади обкладок (электродов) уменьшается вероятность совпадений включений в диэлектрике, что приводит к повышению электрической прочности, т.е. с уменьшением площади обкладок (электродов) увеличивается пробивное напряжение (см.Кучинский Г,С. Высоковольтные импульсные конденсаторы. Л.: Энергия, 1973, с,2327). Известно, что с увеличением пробивного напряжения конденсаторов снижаются отказы вследствие уменьшения пробоев диэлектрика обкладок конденсаторов. Следовательно, вероятность безотказной работы конденсатора увеличивается, т.е. повышается надежность конденсатора фильтра (см. Кучинский Г.С. Высоковольт200405238 ные импульсные конденсаторы. Л,; Энергия, 1973, с,164), Таким образом. повышена надежность работы предложенной интегральной схемы совместно с транзисторными ключами, выполненными по топологии инвертора с выходным выпрямителем и фильтром по сравнению с устройством-прототипом, При работе интегральной схемы устройства-прототипа совместно с транзисторными ключами, выполненными, например, по топологии высокочастотных полумостовых транзисторных инверторов (см. Ромаш Э.М. и др. Высокочастотные транзисторные преобразователи. М,: Радио и связь, 1988, с.36, рис.2.13 а,б) возможен режим несимметричной работы трансформатора, вызванный односторонним намагничиваем (насыщением) магнитопровода однополярными импульсами. При этом создаются условия для вторичного пробоя транзисторных ключей, т.е. снижается надежность (см.Мелешин В.И., Опадчий Ю.Ф. Симметрирование транзисторных преобразователей напряжения с внешним возбуждением. Электронная техника в автоматике. Сборник статей под ред.

Ю,И.Конева, Вып.М 6, изд-во "Советсткое радио", 1974, с.50). Одной из причин одностороннего намагничивания (насыщения} магнитопровода трансформатора может быть срабатывание устройства защиты в результате чего возможны пропуски включения очередного транзисторного ключа, приводящие к значительному отклонению индукции от расчетного значения и одностороннему насыщению магнитопровода.

В предложенной интегральной схеме управления транзисторными ключами введены пятый триггер 80, третий инвертор 79, одиннадцатый 69 и двенадцатый 70 элементы И, позволяющие полностью устранить режим одностороннего намагничивания (насыщения) магнитопровода трансформатора однополярными импульсами, Импульсы управления в виде лог."1", вырабатываемые на выходах первого 8 и второго 9 элементов И, поступают соответственно на первый и второй входы пятого триггера 80, который формирует на выходе сигнал в виде лог."1" при поступлении на первый вход сигнала в виде лог."1" и сохраняет это состояние при повторном внеочередном поступлении на этот же вход сигнала в виде лог,"1", формирует на выходе лог."0" при поступлении на второй вход сигнала в виде nor."1" и сохраняет это состояние при повторном внеочередном поступлении на этот же вход сигнала в виде лог."1", В результате на выходе одиннадцатого элемента И 69 вырабатывается только

55 лог,"0" при наличии лог."1" на выходе пятого триггера 80. При этом на выходе двенадцатого элемента И 70 вырабатывается в это же время только лог."1", затем на выходе одиннадцатого элемента И 69 вырабатывается только лог."1" при наличии лог."0" на выходе пятого триггера 80, При этом на выходе двенадцатого элемента И 70 вырабатывается в это же время только лог."0", Далее сигналы управления с выходов одиннадцатого 69 и двенадцатого 70 элементов И проходят соответственно пятый 75 и шестой 76 элементы ИЛИ и управляют работой транзисторных ключей, подключенных к выводам 37,38 и 39,40. Таким образом, исключены пропуски включения очередного транзисторного ключа, исключены возможности отклонения индукции магнитопровода трансформатора от расчетного значения, исключено одностороннее намагничивание (насыщение) магнитопровода, следовательно, по сравнению с устройством-прототипом повышено пороговое напряжение вторичного пробоя транзисторных ключей, снижена интенсивность отказов, повышена надежность работы предложенного устройства совместно с транзисторными ключами..

Таким образом, надежность работы предложенного устройства совместно с транзисторными ключами повышена за счет обеспечения насыщенного состояния транзисторных ключей, форсированного спада токов разряда емкостей коллекторных слоев и запирания базовых переходов в транзисторных ключах в период их выключения, что позволило уменьшить мощность потерь на переходах транзисторных ключей, уменьшить выделение тепловой энергии на переходах, уменьшить температуру переходов, корпусов транзисторных ключей, повысить пороговое напряжение вторичного пробоя транзисторных ключей, снизить интенсивность отказов и повысить вероятность безотказной работы. Надежность повышена также эа счет быстродействующей и автоматической схемы исключения одновременного открытого состояния обоих транзисторных ключей, работы второго и четвертого формирователей в течение времени, равного времени спада для каждого транзисторного ключа, исключенияпауз, провалов в выходном напряжении, полного исключения несимметричного режима одностороннего намагничивания (насыщения) магнитопровода в трансформаторе однополярными ипульсами.

Сравнительные работы устройства-прототипа и предложенного устройства (макетных образцов) показал, что при одном и том же объеме испытаний, выраженном в виде

2004052

25 тогда

= 1,2 1() ч

= 0,6064, = 0.9999 произведения количества испытанных образцов Н = 2 шт, на время испытаний t 80 ч, интенсивность отказов устройства-прототипа составила

h = вЂ” вЂ” = вЂ” вЂ” =0,00625 вЂ”, 1 1

Н t 2 80 ч где ц1 - накопленное количество отказов устройством-прототипом; (см, Методика расчета надежности изделий с учетом постепенных отказов, М., Издательство стандартов, 1976, с.62), а интенсивность отказов предлагаемого устройства определить таким способом на этапе разработки затруднительно, т.к. количество отказов предложенного устройства во время испытаний составило р = О. Поэтому интенсивность отказов предложенного устройства (с учетом интенсивностей лг1: лгг, Ягз B формуле (2) и условия (4)) определяем на основе справочных данных на элементы, входящие в предложенное устройство, Интенсивность отказов транзистора 2Т828А аАО.339,120 ТУ или модуля 2 М5-63-8-1-А УХЛ 3. 1

ИЖУК.435724.001-04 ТУ.

Лгг =А1г =0,6 10

1 ч

Аг =Агг +,4з =2 0,6 10

-6 1 ч

С учетом вышеизложенного, вероятность безотказной работы устройства-прототипа составляет: е k 2 72 оМ6г о а вероятность безотказной работы предложенного устройства составляет: вЂ” 6, Рг() е вЂ” kt 272 вЂ” tz * о во

Таким образом, вероятность безотказной работы предложенного устройства Рг(т) больше вероятности безотказной работы устройства-прототипа P>(t) в

Рг т 0,9999 вЂ” вЂ” 1,65 раз, т.е. надежР1(t) 0,6064 ность предложенного устройства повышена по сравнению с устройством-прототипом в

1,65 раз, Следовательно, за счет введения устройств 53-95 повышена надежность в 1,65 раз.

Предложенная интегральная схема позволит уменьшить размеры источников вторичного электропитания на 40 (см,С,Когер. Уменьшение габаритов, увеличение удельной выходной мощности, сохранение надежности импульсных источников вторичного электропитания. Перевод статьи из журнала EDN ¹ 19, т.30, 1985, с.63-70. Всесоюзный центр переводов, M., 1986). повысить удельную выходную мощность, повысить надежность, сократить время разработок, освоения новых источников вторичного электропитания, снизить затраты изготовителей источников вторично о электропитания до 20 $ от стоимости системы (см, П,О.Фаррелл. Источники питания тенденции рынка, Перевод статьи из журнала Electronics Industry М 5, т.11, 1985, с,7981. Всесоюзный центр переводов, М„1986).

Предложенная интегральная схема имеет широкую область применения, Предназначена для управления силовыми ключами в схемах полумостовых двухтактных,однотактных, резонансных преобразователях, одно- и многофазных импульсных преобразователях. (56) Ромаш Э.М, и др. Высокочастотные транзисторные преобразователи.M.: Радио и связь, 1988, с.127-128, рис,4.31.

Четти П. Проектирование ключевых источников электропитания. Пер, с англ. М.:

Энергоатомиздат, 1990, с.186-187, рис,6.3.

Вейс Р. Обзор по интегральным схемам для источников вторичного электропитания.

Перевод статьи из журнала Electronic

Deslgh, N 18, т.33, 1985, с.137-141, Всесоюзный центр переводов. M., 1986.

Патент США N. 4685040, кл.

Н 02 М 3/337, 1986, 42

2004052

Формула изобретения

ИНТЕГРАЛЬНАЯ СХЕМА ДЛЯ УПРАВЛЕНИЯ ТРАНЗИСТОРНЫМИ КЛЮЧАМИ, содержащая первый - четвертый ключи, импульсный регулятор, устройство защиты, устройство обнаружения неисправности, первый и второй элементы И и с первого по тридцать первый выводы, устройство защиты содержит с первого по шестой компараторы, с первого по четвертый триггеры, первый и второй элементы ИЛИ, причем первый - четвертый входы импульсного регулятора подключены соответственно к первому - четвертому выводам интегральной схемы, вход устройства обнаружения неисправности подключен к пятому выводу интегральной схемы, первый вход первого компаратора устройства защиты подключен к шестому выводу интегральной схемы. а второй вход - к седьмому выводу, первый вход второго компаратора устройства защиты подключен к восьмому выводу интегральной схемы, а второй вход

- к девятому выводу, первый вход третьего компаратора устройства защиты подключен к десятому выводу интегральной схемы, а второй вход - к одиннадцатому выводу, первый вход четвертого компаратора устройства защиты подключен к двенадцатому выводу интегральной схемы, а второй вход - к тринадцатому выводу, первый вход пятого компаратора устройства защиты подключен к пятнадцатому выводу интегральной схемы, а второй вход- к шестнадцатому выводу, первый вход шестого компаратора устройства защиты подключен к семнадцатому выводу интегральной схемы, а второй вход - к восемнадцатому выводу, первый вход четвертого триггера устройства защиты подключен к девятнадцатому выводу интегральной схемы, а второй вход вЂ” к выходу второго элемента ИЛИ, первый вход которого соединен с выходом пятого компаратора, второй вход вЂ” с выходом шестого ком паратора, первый вход третьего триггера устройства защиты подключен к четырнадцатому выводу интегральной схемы, а второй вход - к выходу первого элемента ИЛИ, первый вход которого соединен с выходом третьего компаратора, второй вход - с выходом четвертого компаратора, выход первого компаратора соединен с первым входом первого триггера, выход второго компаратора - с первым входом второго триггера, выход четвертого триггера - с первыми входами первого и второго элементов И, пятый, шестой и седьмой входы импульсного регулятора подключены соответственно к двадцатому, двадцать первому и двадцать второму выводам интегральной схемы, второй вход первого элемента И подключен к двадцать третьему выводу интегральной схемы, первый вывод первого ключа - к двадцать четвертому выводу интегральной схемы, 10 второй вывод первого ключа - к первому выводу второго ключа и двадцать девятому выводу интегральной схемы, второй вывод второго ключа подключен к двадцать пятому выводу интегральной схемы, первый

15 вывод третьего ключа вЂ” к двадцать шестому выводу интегральной схемы, второй вывод третьего ключа - к первому выводу четвертого ключа и к тридцать первому выводу интегральной схемы, второй вывод четвертого ключа - к двадцать седьмому выводу интегральной схемы, отличающаяся тем, что введены первый вЂ” четвертый формирователи, седьмой - десятый компараторы, с

25 третьего по двенадцатый элементы И, первое и второе устройства задержки, третий - шестой элементы ИЛИ, первый, второй и третий инверторы, пятый триггер, первый - четвертый резисторы и с трид3Q цать второго по сорок второй выводы, причем первый вход первого формирователя соединен с третьими выводами первого и второго ключей и с первыми выводами первого и третьего резисторов, второй

35 вход первого формирователя соединен с первыми входами седьмого и девятого компараторов, с вторым выводом первого резистора и с двадцать восьмым выводом интегральной схемы, второй вход седьмого

40 компаратора подключен к тридцать пятому выводу интегральной схемы. вход второго формирователя соединен с выходом пятого элемента ИЛИ и входом первого инвертора, первый выход второго формирователя соединен с третьими входами первого формирователя и седьмого компаратора и с первым входом пятого элемента И, второй выход второго форми50 рователя соединен с первым входом четвертого элемента И и входом первого устройства задержки, выход которого соединен с первым входом третьего элемента

И, второй вход третьего элемента И соеди55 нен с выходом первого формирователя, второй вход четвертого элемента И соединен с выходом седьмого компаратора, третий вход третьего элемента И подключен к тридцать восьмому выводу интегральной схемы, третий вход четвертого элемента И

2004052 седьмого элемента И - с выходом восьмого

40 компаратора, третий вход шестого элемента И - с тридцать девятым выводом интегральной схемы, третий вход седьмого элемента И подключен к сороковому выводу интегральной схемы, выход второго . 4Б инвертора соединен с вторым входом восьмого элемента И и четвертым выводом третьего ключа, выходы шестого, седьмого и восьмого элементов И - соответственно с первым, вторым и третьим входами четвертого элемента ИЛИ, выход которого соединен с четвертым выводом четвертого ключа, второй вход десятого компаратора соединен с вторым выводом четвертого резистора и тридцать первым выводом интег- ральной схемы, выход десятого подключен к тридцать седьмому выводу интегральной схемы, выход первого инвер-. тора соединен с вторым входом пятого элемента И и четвертым выводом первого ключа, выходы третьего, четвертого и пятого элементов И соединены соответственно с первым, вторым и третьим входами третьего элемента ИЛИ, выход которого соединен с четвертым выводом второго ключа, второй вход девятого компаратора соединен с вторым выводом третьего резистора и двадцать девятым выводом интегральной . схемы, выход девятого компаратора - с вторым входом второго элемента И, первый вход третьего форми- 15 рователя вЂ” с третьими выводами третьего и четвертого ключей и с первыми выводами второго и четвертого резисторов, второй вход третьего формирователя - с первыми входами восьмого и десятого компарато- 20 ров, вторым выводом второго резистора и с тридцатым выводом интегральной схемы, второй вход восьмого компаратора подключен к тридцать шестому выводу интегральной схемы, вход четвертого формирователя соединен с выходом шестого элемента ИЛИ и входом второго инвертора, первый выход четвертого формирователя соединен с третьими входами третьего формирователя и восьмого компаратора и с первым входом восьмого элемента И, второй выход четвертого формирователя - с первым входом седьмого элемента И и входом второго устройства g5 задержки, выход которого соединен с первым входом шестого элемента И, второй вход шестого элемента И соединен с выходом третьего формирователя, второй вход компаратора - с третьим входом первого элемента И, третий вход второго элемента

И подключен к тридцать четвертому выводу интегральной схемы, первый выход импульсного регулятора соединен с пятым входом первого элемента И и вторым входом второго триггера, второй выход импульсного регулятора соединен с пятым входом второго элемента И и вторым sxoдом первого триггера, третий выход импульсного регулятора вЂ” с четвертыми входами первого и второго элементов И, выход устройства определения неисправности подключен к шестым входам первого и второго элементов И, выход первого триггера соединен с седьмым входом первого элемента И, выход второго триггерас седьмым входом второго элемента И, выход третьего триггера - с восьмыми входами первого и второго элементов И, выход первого элемента И соединен с первыми входами пятого триггера и десятого элемента И, выход второго элемента И вЂ” с вторым входом пятого триггера и первым входом девятого элемента И, вторые входы десятого и девятого элементов И подключены к тридцать второму выводу интегральной схемы, выход пятого триггера соединен с первым входом двенадцатого элемента И и входом третьего инвертора, выход которого соединен с первым входом одиннадцатого элемента И, вторые входы одиннадцатого и двенадцатого элементов

И соединены с тридцать третьим выводом интегральной схемы, выход одиннадцатого элемента И соединен с вторым входом пятого элемента ИЛИ, выход двенадцатого элемента И - с вторым входом шестого элемента ИЛИ, выход десятого элемента И вЂ” с первым входом пятого элемента И, выход девятого элемента И - с первым входом шестого элемента ИЛИ, третьи выводы третьего и четвертого резисторов подключены соответственно к сорок первому и сорок второму выводам интегральной схемы, при этом сопротивление первого резистора много меньше сопротивления третьего резистора, сопротивление второго резистора много меньше сопротивления четвертого резистора и сопротивление первого резистора равно сопротивлению второго резистора, сопротивление третьего резистора равно сопротивлению четвертого резистора.

2004052

2004052 н

Составитель О.Мещерякова

Техред М,Моргентал Корректор С. Патрушева

Редактор

Заказ 3327

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 оД

L г

Тираж Подписное

HllQ "Поиск" Роспатента

113035, Москва, Ж-35, Раушскэя наб., 4/5

Интегральная схема для управления транзисторными ключами

Похожие патенты:

Стабилизатор напряжения // 2000645

Многоканальный источник стабилизированного напряжения // 1835119

Преобразователь постоянного напряжения // 1830605

Способ управления выходным постоянным напряжением полумостового преобразователя напряжения и устройство для его осуществления // 1827047

Преобразователь постоянного напряжения // 1823108

Преобразователь постоянного напряжения // 1823107

Стабилизирующий источник питания // 1820467

Однотактный преобразователь постоянного напряжения // 1817628

Двухтактный преобразователь напряжения // 1817213

Преобразователь постоянного напряжения // 1809515

Транзисторный конвертор // 2110133

Изобретение относится к преобразовательной технике и может быть использовано в источниках вторичного электропитания

Стабилизированный преобразователь постоянного напряжения // 2110134

Изобретение относится к электротехнике, в частности к устройствам регулирования и преобразования электрической энергии, и может использоваться при разработке вторичных источников электропитания, устройств автоматики и вычислительной техники

Устройство для управления магнитной индукцией при преобразовании напряжения питания // 2134012

Изобретение относится к автоматике и вычислительной технике и может быть использовано в силовых преобразователях и источниках напряжения

Способ управления магнитной индукцией при преобразовании питающих напряжений // 2134013

Изобретение относится к автоматике и вычислительной технике и может быть использовано в силовых преобразователях напряжения

Преобразователь напряжения // 2145145

Транзисторный конвертор // 2147157

Изобретение относится к электротехнике и может быть использовано в транзисторных конверторах, преобразующих постоянное напряжение одного уровня в постоянное напряжение другого уровня, применяемых преимущественно в автономных установках электропитания

Преобразователь напряжения // 2155431

Двухтактный инвертор // 2206173

Изобретение относится к электронной технике и может быть использовано в преобразовательных устройствах, преобразующих постоянное напряжение в переменное, применяемых во многих отраслях промышленности, сельском хозяйстве, медицине, быту

Двухтактный преобразователь постоянного напряжения // 2212089

Изобретение относится к электротехнике, в частности к двухтактным преобразователям постоянного напряжения

Мостовой инвертор // 2223590

Изобретение относится к области электротехники, а именно к однофазным мостовым транзисторным инверторам, применяемым в различных источниках питания