Преобразователь временного интервала в код
Изобретение относится к автоматике и вычислительной технике и может быть использовано в качестве преобразователя временного интервала в код в составе вычислительных устройств, например, в промышленных рентгеновских вычислительных томографах Цепь изобретения . - сокращение объема оборудования в многоканальном интегрирующем аналого-цифровом преобразователе без увеличения времени преобразования временного интервала в код Преобразователь содержит преобразователь аналог - временной интервал 1, элементы И - НЕ 2,3. счетчик 4, блок регистрации 5, коммутатор 6, регистр 7, счетчик 8, регистр 9, блок памяти 10, блок управления 11 7 ил
К ПАТЕНТУ
Комитет Российской Федерации по патентам и товарным знакам (21) 4955214/24 (22) 10.06.91 (46) 15.12.93 Бюл. Na 45 — 46 (76) Фельдман Михаил Борисович (54) ПРЕОБРАЗОВАТБ1Ь ВРЕМЕННОГО ИНТЕРВАЛА В КОД (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в качестве преобразователя временного интервала в код в составе вычислительных устройств, например, (19) RU (11) 2,004942 С1 (51) 5 НОЗМ1 50 в промышленных рентгеновских вычислительных томографах Цель изобретения. — сокращение объема оборудования в многоканальном интегрирующем аналого-цифровом преобразователе без увеличения времени преобразования временного интервала в код. Преобразователь содержит преобразователь аналог — временной интервал 1, элементы И вЂ” НЕ 2,3, счетчик 4, блок регистрации 5, коммутатор 6, регистр 7. счетчик 8, регистр 9, блок памяти 10, блок управления 11. 7 ил.
2004942
Изобретение относится к автоматике и вычислительной технике и может быть использовано в качестве преобразователя временного интервала в код в составе вычислительных устройств, например, в промышленных рентгеновских вычислительных томографах.
Известен преобразователь интервала времени в код, содержащий первый счетчик, генератор эталонной частоты, блок выборки и хранения, коммутатор кодов, аналогоцифровой преобразователь и одновибратор.
Недостатком известного устройства является большое количество оборудования при работе с N-канальным аналого-цифровым преобразователем.
Наиболее близким к предлагаемому является преобразователь временного и, гервала в цифровой код. содержащий блок управления, блок памяти и два счетчика, причем вход задания режима работы преоб разователя соединен с входом задания режима работы блока управления, первый выход которого соединен.с входом управления блока памяти.
Недостатком этого преобразователя является большое время преобразования временного интервала, а также большое количество оборудования при обработке сигналов от многоканального преобразователя аналого-временной интервал, Цель изобретения — сокращение объема оборудования с сохранением при этом вре мени преобразования временного интервала в код.
Цель достигается за счет того, что в преобразователь введены многоканальный преобразователь аналог-временной интервал, блок регистрации, коммутататор, два регистра, одновибратор и два элемента ИНЕ, причем информационные входы преобразователя соединены с информационными входами преобразователя аналог-временной интервал, вход синхронизации которого соединен с входом синхронизации преобразователя и через одновибратор соединен с выходом признака конца преобразования преобразователя, выходы многоканального преобразователя аналог-временной интервал соединены с N входами первого элемента И вЂ” Н Е (N — число каналов), с информационными входами первого регистра и с входами разрешения записи блока регистрации, выход первого элемента И-Н Е соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с тактовым входом преобразователя и с синхровходом блока регистрации, выходы которого соединены с информационными входами коммутатора, группа выходов которого и группа выходов блока памяти образуют выходную шину преобразователя, вход сброса которого соединен с входами сброса первого и второго счетчиков, блока регистрации и второго регистра, выходы которого соединены с информационными входами блока памяти, группа адресных входов которого соединена с группой разрядных выходов второго счетчика и с группой адресных вхо15 дов блока управления. вход задания режима работы преобразователя соединен с входом управления коммутатора, с управляющим входом блока управления и с входом записи второго счетчика, информационные входы
20 которого соединены с шиной адреса преобразователя и с адресными входами блока регистрации, группа информационных входов которого соединена с первой группой разрядных выходов первого счетчика, второй группа разрядных выходов которого со" единена с группой информационных входов второго регистра, вход синхронизации которого соединен с инверсным выходом переполнения второго счетчика, счетный вход которого соединен с выходом второго элемента И-НЕ и с счетным входом первого счетчика, прямой выход переполнения втоpoI0 счетчика соединен с синхровходом первого регистра, выходы которого соединены с информационными входами блока управления, второй выход которого соединен с (N+1)-м входом первого элемента ИНЕ, вход синхронизации блока управления
40 соединен с инверсным выходом первого разряда второго счетчика, вход управления блока памяти соединен с соответствующим выходом блока управления.
Предлагаемый преобразователь соот45 ветствует критерию техническое решение задачи, так как представляет собой работоспособное техническое решение, раскрытое до уровня стандартных функциональных узлов и элементов.
Предложенный преобразователь соответствует критерию "новизна", так как Hp. был выявлен преобразователь, решающий поставленные задачи при помощи указан ной совокупности признаков.
Предложенный преобразователь сост ветствует критерию существенные отличия, так как не была выявлена эквивалентная совокупность признаков. характеризующая преобразователь в отличительной части формулы, 2004942
На фиг,1 приведена структурная схема предложенного преобразователя; на фиг,2 — блок регистрации; на фиг.3 — второй счетчик; на фиг.4 — блок управления, выполненный на ПЛМ; нэ фиг,5 — таблица прошивки
ПЛМ; на фиг.б — временная диаграмма работы преобразователя; на фиг.7 — временная диаграмма преобразования и выдачи данных.
Преобразователь (фиг.1) содержит многоканальный, преобразователь аналог-временной интервал 1, многовходовый элемент
И вЂ” НЕ 2, элемент И вЂ” НЕ 3, первый счетчик 4, блок регистрации 5, коммутатор 6, регистр
7, второй счетчик 8, регистр 9, блок памяти
10
10, блок управления 11, входная информационная шина 12, вход синхронизации преобразователя 13, выходная шина 14.1 — 14.N преобразователя ачалого-временной ин- 20 тервал, одновибратор 15, тактовый вход 16, выход 17 элемента И-НЕ 3, группа 18 старших разрядных выходов первого счетчика 4, выход 19 регистра 9, группа 20 младших разрядных выходов первого счетчика 4, группа 21 разрядных выходов второго счетчика 8, инверсный выход 22 переполнения второго счетчика 8, выходы признака записи и выборки кристалла 23 блока управления 11, прямой выход 24 переполнения второго счетчика 8, выходы 25 регистра 7, разрядный выход 26 второго счетчика 8, выход разрешения 27 блока управления 11, выходы 28 блока регистрации 5, выход 29 конца преобразования, выход 30 текущей информации, выход 31 текущей информации, вход сброса 32, вход задания режима работы 33, шина адреса 34.
Блок регистрации (фиг.2) содержит де- 40 шифратора 35, группу регистров 36.1...36.N (no числу каналов), Второй счетчик (фиг,3) состоит из собственно счетчика 37, двух элементов НЕ 38, 39, Блок управления (фиг.4) содержит шифратор 40 состояния (выполненный на ПЛМ), элемент И вЂ” НЕ 41, Многовходовый элемент И вЂ” НЕ 2 (155 серия) предназначен для выявления ситуации наличия информации на шине 14, а так- 50 же для формирования сигнала разрешения дальнейшего оцифровывания, если отсутствует информация на шине 14 (на единицы), а нэ выходе 27 разрешения блока управления есть нулевой уровень. 55
Элемент И вЂ” НЕ 3 формирует временный интервал (окно), в течение которого с входа
16 поступают тактовые сигналы. Счетчик 4 подсчитывает число импульсов в "окне", сформированном элементом И вЂ” НЕ 3, Блок регистрации 5 служит для записи младших разрядов счетчика 4 в этот регистр, номер которого соответствует номеру работающего канала.
В моменты выборки информации при наличии сигнала ЗЗ из блока 5 считывается информация в соответствии с адресом 34, который дешифрируется на дешифраторе
35. Коммутатор 6 пропускает информацию с блока регистрации на выход 30, Регистр 7 построен на 0-триггерах и предназначен для фиксации кода на шине 14 по сигналу
24. Счетчик 8 формирует адреса на блоке памяти и блоке управления в режиме преобразования. В режиме выдачи информации на шины 30, 31 счетчик 8 служит для передачи адреса опрашиваемого канала, который задается по шине 34. Регистр 9 фиксирует значения старших разрядов счетчика 4 и используется как буферный элемент, Блок памяти 10 служит для накопления информации. Блок 11 управления управляет работой преобразователя в зависимости от режима работы, задаваемого по входу 33. На входную N-разрядную шину 12 поступают аналоговые сигналы (N — число каналов), На входе 13 синхронизации задается время интегрирования. На выходной шине 14 получают информацию о преобразованных сигналах (активный уровень как отмечалось — нулевой). Одновибратор 15 формирует сигнал конца преобразования.
На тактовый вход 16 поступают сигналы опорной частоты. Нэ выходе 17 тактовые сигналы 16 поступают в течение времени, когда на другом входе элемента И вЂ” Н Е 3 есть логическая единица.
На информационную шину поступает N аналоговых сигналов от каждого из каналов.
Это исходные аналоговые сигналы. По входу синхронизации 13 преобразователя поступает сигнал (см. фиг.б), по которому происходит переключение из режима интегрирования входного напряжения U <.i соответствующего канала, к режиму разряда Ор, р„имеющее полярность, обратную полярности Ugy, На фиг.б показаны два интервала: I режим интегрирования 0 ; II— режим разряда Up»>. На выходе преобразователя 1 во время интервала II формируются
N временных интервалов, причем длительность каждого временного интервала соответствует интегралу значения U><, за время с р для I-îãо канала. Сигналы временных интервалов формируются отрицательной полярности, поступают на входы элемента
И-НЕ 2, Элемент И-НЕ 2 формирует сигнал разрешения, который по связи 15 поступает на элемент И вЂ” НЕ 3. Сигнал разрешения
2004942 информирует о наличии хотя бы одного временного интервала.
Сигнал разрешения с выхода элемента
И вЂ” НЕ 2, проходя на элемент И вЂ” НЕ 3, разрешает прохождение тактовых импульсов заполнения с входа 16. Эти импульсы, проходя через элемент И вЂ” НЕ 3 на его выход, поступают на счетный вход счетчика 4 и счетный вход счетчика 8. В счетчике 4 с приходом каждого следующего импульса происходит увеличение значения на единицу. Если, например, разрядность счетчика М, то старшая часть разрядов P по связи 18 поступает через регистр 9 на информационные входы блока памяти 10, а младшая часть M — P разрядов поступает по связи 20 на информационные входы блока регистрации 5, в котором она запишется в регистр 36i, если в данный момент с выхода 14.! пришел сигнал, разрешающий запись в регистр 36Л.
Запись осуществляется по каждому перепаду импульсов с входа 16.
Соотношение между М и P выбирается йз конкретной схемной реализации и определяется соотношением: где F — частота на входе 16; т — время цикла записи в блок памяти
10;
N — число каналов;
M — разрядность предлагаемого преобразователя.
На счетный вход счетчиков по связи 17 приходят те же импульсы, что и на счетчик
4. На основе этих импульсов счетчик 8 формирует адреса для ячеек памяти блока памяти 10.
Перед началом нового цикла записи Р старших разрядов в блок памяти, счетчик 8 вырабатывает сигнал переполнения, инверсное значение которого служит для синхронизации регистра 9 (связь 22), Далее происходит циклическая запись содержимого регистра 9 в ячейки блока памяти 10. Запись происходит только по сигналу разрешения, проходящему по связи 23 с блока управления 11. Для определения, в какую ячейку блока памяти 10 необходимо записать старшие Р разрядов, служит регистр 7, который предназначен для фиксации активности каналов на шине 14, Регистр
7 представляет собой группу 0-триггеров по одному на каждый иэ N временных интервалов. Временные интервалы, приходящие на регистр 7 по связи 14, стробируются синх50
55 татора 6, происходит выдача содержимого соответствующего регистра младшей части соответствующего канала (связь 28), связь блока 5 и коммутатора 6 осуществляется через монтажное ИЛИ, которое удалось реалиэовать благодаря переводу регистров
3,6.1...36М в третье состояние и обьединению их одноименных выходов.
По сигналу 33, приходящему на вход управления коммутатора 6 передает младший (M-P) разрядов на внешнюю магистраль данных 30. Далее изменение адреса росигналом (связь 24), который формирует счетчик 8 и который является прямым выходом переполнения счетчика 8, а инверсный выход переполнения служит для записи информации в блок 9. Тем самым в регистре 7 фиксируются те каналы, которые были а«тивны в момент появления сигнала на выходе 24 блока управления.
Зта информация по связи 25 подается на блок управления 11, который на основании текущего адреса ячейки (связь 21) дает сигнал разрешения записи в соответствующие ячейки памяти в блоке 10. По связи 26
15 со счетчика 8 подается синхросигнал на блок управления 11, который участвует в формировании сигнала разрешения записи и сигнала выборки кристалла (выход 23). В том случае, когда последний временной ин20 тервал прекратился, а счетчик 8 еще не закончил цикла перебора адреса, блок управления 11 сам подает сигнал по связи
27 на элемент И вЂ” НЕ 2, разрешая досчет до тех пор, пока в регистре 7 не будут записаны все единицы. На этом цикл оцифровки N сигналов заканчивается, При необходимости считывания накопленной информации из преобразователя делается следующее.
На информационный вход счетчика 8 и адресные входы блока регистрации 5 по шине адреса 34 подается адрес опрашиваемого канала. На вход записи счетчика 8, вход
35 задания режима блока управления и управляющий вход коммутатора 6 подается сигнал 33, по которому происходит запись адреса-в счетчик, открывается коммутатор, а блок управления в соответствии с табли40 цей истинности (см, фиг.5) выработает сигнал чтения из блока памяти 10. Счетчик 8 перетранслирует этот адрес по связи 21 в блок памяти 10, из которого будет считана информация об Р старших разрядах из ячейки с адресом, установленном на связи 21.
По адресу, приходящему на адресный вход блока регистрации 5, и по сигналу 33, приходящему на управляющий вход комму10
2004942 шине 21, а также синхросигналу на входе 26 и сигналу задания режима работы 33. блок управления формирует сигналы 27, а также два сигнала, поступающих на его первый выход 23, согласно которым происходит запись информации в блок памяти 10 и считывание этой информации.
Следует отметить, что младшие разряды
10 служат для отражения истинной информации (текущей), а старшие разряды, записанные в памяти, отражают значение предыдущего цикла записи.
Таким образом, полученное оцифрованное значение имеет компоненту старшей части, меньшую чем истинное, Это может быть поправлено программным путем после считывания информации из преобразователя (см. фиг.7). Для такой поправки достаточно
20 прибавить ко всем значениям цену младшего разряда старшей части (для случая восьми каналов N = 8, это шестнадцать).
При использовании данного изобретения в вычислительной томографии такой коррекцией пренебрегают, так как зто явление постоянно и присуще всем каналам, Предложенный преобразователь построен на микросхемах 155 серии /
30 155ИР15 и т.д./.
Если в базовом образце применять прототип, то это вызовет N- кратное увеличение аппаратуры, а предложенное техническое решение позволяет избежать увеличения с
35 сохранением того же результата. (56) Авторское свидетельство СССР
Мг 1381708, кл, Н 03 М 1/50, 1986.
Авторское свидетельство, СССР
40 1Ф 646437, кл. Н 03 М 1/50, 1977, ПРЕОБРАЗОВАТЕЛЬ ВРЕМЕННОГО 45
ИНТЕРВАЛА В КОД, содержащий два счетчика, блок памяти и блок управления, первый управляющий вход которого является шиной задания режима работы, отличающийся тем, что в него введены блок 50 регистрации, два регистра, одновибратор, коммутатор и два элемента И - НЕ, многоканальный преобразователь аналог - временной интервал, информационные входы которого являются информационной вход- 55 ной шиной, вход синхронизации является
- шиной синхронизации и объединены с входом одновибраторэ, выход которого является шиной конца преобразования, а вых ды многоканального преобразователя аналого-временной интервал с первого по будет вести к выдаче на внешнюю магистраль данных информации о соответствующем канале (см, фиг.7), После окончания .считывания информации из преобразователя. убирается сигнал выборки, и преобразователь переходит в состояние готовности к оцифровке следующих временных интервалов. Для проведения в исходное состояние блоков на блоки 4, 5, 8, 9 подается сигнал сброса 32 после окончания считывания информации.
Блок регистрации работает следующим образом.
Запись информации, проходящей по шине 10 со счетчика 4, происходит по сигналу 16 в тот регистр Зб.i (1=l N), на инверсный вход записи которого пришел нулевой сигнал с выхода 14,l. Выходы регистров находятся в третьем состоянии (155ИР15).
В режиме считывания информации на информационные входы дешифратора 35 с шины 34 подается адрес, и на соответствующем выходе дешифратора 35 вырабатывается сигнал, который считывает информацию из соответствующего регистра
Зб.i.
Все одноименные выходы регистров
36.1...36.N îábåäèíåíû на выходе блока 5 в монтажное ИЛИ, с выходов монтажное ИЛИ информация поступает на коммутатор 6, который открывается сигналом режима работы с входа 32.
Блок управления 11 работает следующим образом.
Этот блок выполнен на ПЛМ, с таблицей истинности на фиг,5.
В зависимости от сигналов, поступающих по шине данных 14, э также адресной
Формула изобретения. N-й, где N - число каналов, соединены с соответствующими входами первого элемента И - НЕ, с соответствующими информационными входами первого регистра и с входами разрешения записи блока регистрации, вход синхронизации которого является шиной тактовых импульсов и объединен с первым входом второго элемента И - НЕ, второй вход которого соединен с выходом первого элемента И вЂ” НЕ, а выход - со счетными входами первого и второго счетчиков, входы установки в "0" которых и одноименные входы блока регистрации и второго регистра являются шиной сброса, информационные входы второго регистра соединены с соответствующими выходами старших разрядов первого счетчика, вход синхронизации - с инверсным выходом переполнения второ° I
° ° !
° °
° °! °
II ° ° °
° 1 ° ° ° Э! ° I
° °
° I
° I
° !
Э °! Ф! °
° ° ° ° °
° б, °
° 6 6
В °
I °
° °
° I ° ° !
° I °
° ° .* I
I 6
° б !
6 °
° ° °
° ° б! ° °
° °
° б
° ° ° ° ° I
° °
° °! °
Ф °
II ° I . °
° I! °
I ° ° ° ° ° °
° ° Ф Ф ° ° I
° °, ° б °
1 Э
° ° ° I ° Ф ° Ф
1 ° ° !
° ° В ° t
Ф °
° I °
1 °
° ° б! °
° ° ° ° ° .. ° ° ° ° ° Э ° ° I! °
Ф ° -" : °
I! ° ° °
° б
° 1
° °
° ° ° В ° 1 ° 6 ° I
В ° °
° Ф I ° ! ° Ф ° °
Ф ° °
° ° 1 ° ° В I
I °
° ° ° °
° ° ° ° °
2004942
От 5, фф ю ° ю ð (вi) очна
ao ого
Я
Шина
Уаенык
Лл
Слдой(СчиаВЯр® инфорж щ и п,0юКрагоЮа люля
