Аналоговое запоминающее устройство

 

Изобретение относится к контрольно-измерительной технике и может быть использовано в приборах для обработки или преобразования аналоговой информации. Цель изобретения - повышение точности, стабильности и быстродействия устройства. Цель достигается за счет подачи в выходную цепь напряжения аддитивной погрешности с обратным знаком с целью ее полной компенсации. Компенсация аддитивной погрешности позволяет снизить емкость конденсаторов хранения и повысить быстродействие устройства. Устройство содержит первый и второй аналоговые переключатели, устройства выборки-хранения, запоминающие конденсаторы, блок управления, аналоговые ключи и буферный усилитель. 5 ил.

Изобретение относится к контрольно-измерительной технике и может быть использовано в приборах для обработки или преобразования аналоговой информации.

Известно аналоговое запоминающее устройство [1], содержащее два устройства выборки и хранения на специализированных интегральных схемах, аналоговые ключи, буферный усилитель и блок управления.

Известное устройство имеет большую аддитивную погрешность, что не позволяет использовать его в составе АЦП повышенной точности. Кроме того, аддитивная погрешность имеет большой температурный дрейф, что затрудняет применение его в составе аппаратуры, работающей в широком диапазоне температур.

Цель изобретения - повышение точности, стабильности и быстродействия устройства.

Цель достигается тем, что в известное аналоговое запоминающее устройство, содержащее блок управления, первый и второй блоки выборки и хранения, первый и второй аналоговые ключи и буферный усилитель, введены третий и четвертый аналоговые ключи, первый и второй запоминающие элементы на конденсаторах, первый информационный вход третьего аналогового ключа является информационным входом устройства, второй информационный вход третьего аналогового ключа подключен к шине нулевого потенциала, а выход соединен с информационными входами первого и второго блоков выборки и хранения, выходы которых подключены к первым обкладкам первого и второго конденсаторов соответственно, вторые обкладки конденсаторов подключены к информационным входам соответственно первого и второго аналоговых ключей, к первому и второму информационным входам четвертого аналогового ключа, выход которого подключен к входу буферного усилителя, выход которого является выходом устройства, выходы первого и второго аналоговых ключей подключены к шине нулевого потенциала, а управляющие входы соединены с первым и вторым выходами блока управления, третий и четвертый выходы которого подключен к управляющим входам третьего и четвертого аналоговых ключей соответственно, пятый и шестой выходы блока управления соединены с входами разрешения выборки соответственно первого и второго блоков выборки и хранения.

На фиг.1 представлена блок-схема аналогового запоминающего устройства; на фиг. 2 - временная диаграмма работы устройства; на фиг.3 - пример реализации блока управления; на фиг.4 - временная диаграмма работы блока управления; на фиг.5 - таблица кодировки ПЗУ.

Аналоговое запоминающее устройство содержит третий аналоговый ключ 1, первый блок 2 выборки и хранения (БВХ), блок 3 управления, второй блок 4 выборки и хранения (БВХ), первый и второй запоминающие элементы на конденсаторах 5 и 6, первый и второй аналоговые ключи 7 и 8, четвертый аналоговый ключ 9 и буферный усилитель 10.

В качестве БВХ 2 и 4 использованы специализированные ИМС типа КР1100СК2 [2].

Блок 3 управления является составной частью блока управления системы обработки аналоговой информации, в состав которой входит предлагаемое устройство. Кроме сигналов А, В, С, D, Е и F в нем вырабатываются сигналы управления для других блоков системы (на схеме не показаны).

Пример практической реализации блока 3 управления показан на фиг.3.

Здесь функции комбинационной схемы выполняет микросхема постоянного запоминающего устройства (ПЗУ), а памяти переменных состояний - 8-разрядный регистр. В качестве ПЗУ используется микросхема К155РЕЗ. Информационные выходы этой микросхемы выполнены по схеме с открытым коллектором. Поэтому для получения уровней логической единицы к ним подключены нагрузочные резисторы (R1 : R8), вторые выводы которых подключены к источнику питания микросхемы (Е_n). Выходы (D0 : D7) ПЗУ подключены к одноименным входам регистра RG. На вход С регистра поступают тактовые импульсы Ф с кварцевого генератора G, в качестве которого используется кварцевый мультивибратор. Регистр выполнен на триггерах с записью информации по фронту импульса на входе С. В данном случае используется регистр К555ИР23. Для того, чтобы его выходы Q0 : Q7 были открытыми, вход разрешения Е_о подключен к потенциалу земли. Часть выходов регистра (Q4 : Q7) подключены к адресным входам ПЗУ (А0 : A3). Адресный вход Ф4 ПЗУ и вход разрешения V ПЗУ подключены к потенциалу земли. Часть выходов регистра (Q4 : Q7) подключены к адресным входам ПЗУ (А0 : A3). Адресный вход А4 ПЗУ и вход разрешения V ПЗУ подключены к потенциалу земли. С выходов регистра Q7, Q6, Q3, Q2, Q1 и Q0 снимаются сигналы А, В, D, Е и F соответственно, управляющие работой аналогового запоминающего устройства (см. фиг.2).

Временная диаграмма работы блока управления приведена на фиг.4. На ней показан тактовый сигнал Ф, поступающий на вход С регистра, и изменяющиеся по его переднему фронту в соответствии с информацией, записанной в ПЗУ, сигналы на выходах Q0 : Q7 регистра. Содержимое ПЗУ приведено в таблице на фиг. 5. Шестнадцатиричные цифры под временной диаграммой указывают номер текущего такта, двоичный код которого считывается с выхода Q7, Q6, Q5, Q4 регистра и поступает на адресные входы ПЗУ. В скобках возле наименования выхода регистра, на котором формируется данный сигнал, указан соответствующий ему сигнал управления аналоговым запоминающим устройством.

Как видно из временной диаграммы (фиг.4), цикл работы блока управления состоит из 16 тактов. В каждом такте на выходе регистра формируются сигналы управления и адресные сигналы для ПЗУ. При этом с выходов ПЗУ на вход регистра поступает информация о сигналах, которые должны быть сформированы на выходе регистра в следующем такте. С приходом переднего фронта тактового импульса Ф эта информация записывается в регистр и начинается новый такт.

Время измерения Т (см. фиг.2) задается требованиями к системе сбора и обработки аналоговой информации. В предложенном варианте блока управления время Т занимает 8 тактов работы блока. Поэтому период импульсов Ф должен быть 1/8 Т. Следовательно, частота кварцевого генератора: f = 8/Т.

Предлагаемый вариант реализации блока 3 удобен тем, что позволяет легко изменять временные соотношения между сигналами А : F в зависимости от конкретных требований к аналоговому запоминающему устройству. Это достигается перепрограммированием ПЗУ и увеличением его информационной емкости.

Сигналы А : F могут быть использованы для взаимодействия аналогового запоминающего устройства и другими узлами системы сбора и обработки аналоговой информации. Так, срез сигнала В может быть использован для пуска аналого-цифрового преобразователя.

В сложных системах блок 3 управления может быть выполнен на основе микропроцессора.

Устройство работает следующим образом. Сигнал на выходе БВХ может быть представлен следующим выражением: Е = Е_с + Е_см + E_q (1) где Е_с - полезный сигнал; Е_см - напряжение смещения; Е_q - напряжение, обусловленное явлением переноса заряда.

Е_см и Е_q - составляющие аддитивной погрешности БВХ. Исключение их из выходного сигнала производится путем запоминания величины (Е_см + E_q) на конденсаторе и последующего вычитания запомненного напряжения из выходного напряжения БВХ. Для этого в определенные моменты времени производится запоминание в БВХ сигнала, равного нулю, при этом на выходе БВХ при переходе в режим хранения сигнал Еа будет равен : Е_а = Е_см + Е_q.

Этот сигнал запоминается на конденсаторе, одна обкладка которого подключена к выходу БВХ, а вторая - к потенциалу земли. Затем вторая обкладка этого конденсатора отключается от земли, а БВХ переводится в режим выборки входного сигнала, который при этом поступает на вход БВХ. После запоминания входного сигнала БВХ переводится на режим хранения. При этом на его выходе напряжение Е будет равно: Е = Е_с + Е_см + E_q, а на второй обкладке конденсатора Е_вых: Е_вых = Е - Е_а = Е_с + E_см + E_q - Е_см - Е = Е_с Видно, что запомненное на конденсаторе напряжение компенсирует аддитивную погрешность БВХ. Так как вторая обкладка конденсатора подключается к выходу устройства через буферный усилитель, то на выходе получаем сигнал без составляющих аддитивной погрешности.

Управляющие сигналы вырабатываются в блоке 3 управления.

Условно схему устройства можно разбить на два канала, работающих поочередно.

Рассмотрим работу канала, включающего БВХ 2, конденсатор 5, ключ 7. Нулевой уровень сигнала В, вырабатываемого блока 3, переводит ключ 1 в состояние, когда его выход подключается к его второму информационному входу, подключенному к шине нулевого потенциала. Этот потенциал поступает на информационные входы БВХ. На вход разрешения выборки БВХ 2 поступает единичный уровень сигнала С с блока 3, который переводит БВХ 2 в режим выборки, при этом происходит запоминание в БВХ 2 сигнала с нулевым значением. После окончания этого процесса БВХ 2 сигналом С (нулевой уровень) переводится в режим хранения и на его выходе сигнал включает в себя только составляющие аддитивной погрешности. Единичное состояние сигнала D переводит ключ 7 в замкнутое состояние, благодаря чему конденсатор 5 заряжается до напряжения на выходе БВХ 2. Затем ключ 7 размыкается (сигнал D переходит в состояние "ноль"). Сигнал В переходит в единичное состояние, подключая аналоговый вход БВХ2 к первому аналоговому входу ключа 1, являющемуся входом устройства. Входной сигнал запоминается в БВХ 2 по единичному состоянию сигнала Е, после чего БВХ 2 переводится в режим хранения (С=0). Затем сигнал А = 1 переводит ключ 9 в состояние, при котором вход буферного усилителя 10 подключается к второй обкладке конденсаторе 5. При этом сигнал с выхода БВХ 2 без составляющих аддитивной погрешности поступает через буферный усилитель 10 на выход устройства, а процесс, описанный выше, повторяется в канале, содержащем БВХ 4, конденсатор 6 и ключ 8.

В предлагаемом устройстве происходит компенсация дрейфа аддитивных погрешностей первого и второго БВХ, что позволяет снизить требования к ним, в частности, исключить из их схем резисторы балансировки, а также позволяет снизить требования к С_хр, входящих в состав БВХ. Компенсация Е_q позволяет значительно снизить величину емкости С_хр и за счет этого повысить быстродействие устройства.

Для того, чтобы включение в схему устройства ключей 7 и 8 не привело к возрастанию погрешности из-за переноса заряда из цепей управления ими на конденсаторы 5 и 6, их емкости выбираются значительно больше емкостей конденсаторов хранения, входящих в состав БВХ 2 и 4. Это не приводит к нарушению работы устройства, так как изменения во времени аддитивной погрешности БВХ (температурный дрейф, дрейф напряжения смещения и др.) имеют невысокую скорость и, несмотря на большие емкости конденсаторов 5 и 6, напряжение на них будет отслеживать изменения этой погрешности.

Формула изобретения

АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блок управления, первый и второй блоки выборки и хранения, первый и второй аналоговые ключи и буферный усилитель, отличающееся тем, что в него введены третий и четвертый аналоговые ключи, первый и второй запоминающие элементы на конденсаторах, первый информационный вход третьего аналогового ключа является информационным входом устройства, второй информационный вход третьего аналогового ключа подключен к шине нулевого потенциала, а выход соединен с информационными входами первого и второго блоков выборки и хранения, выходы которых подключены к первым обкладкам первого и второго конденсаторов соответственно, вторые обкладки конденсаторов подключены к информационным входам соответственно первого и второго аналоговых ключей, к первому и второму информационным входам червертого аналогового ключа, выход которого подключен к входу буферного усилителя, выход которого является выходом устройства, выходы первого и второго аналоговых ключей подключены к шине нулевого потенциала, а управляющие входы соединены с первым и вторым выходами блока управления, третий и четвертый выходы которого подключены к управляющим входам третьего и четвертого аналоговых ключей соответственно, пятый и шестой выходы блока управления соединены с входами разрешения выборки соответственно первого и второго блоков выборки и хранения.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5