Устройство для управления регенерацией в полупроводниковой динамической памяти

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных комплексах специализированного назначения, подвергающихся в процессе эксплуатации воздействию физических полей повышенной и изменяющейся интенсивности. Устройство содержит первый 1, второй 2, третий 3 и четвертый 4 элементы И-НЕ, первый 5 и второй 6 триггеры, первый 7, второй 8 и третий 9 элементы И, первый 10 и второй 11 элементы задержки, элемент ИЛИ 12, элемент НЕ 13, блок 14 формирования импульсов запуска регенерации и группу измерительных датчиков 15, 1 15 к. 1 з.п. ф-лы, 1 ил.

Изобретение относится к вычислительной технике и может быть использовано в вычислительных комплексах специализированного назначения, подвергающихся в процессе эксплуатации воздействию физических полей повышенной и изменяющейся интенсивности, например, в информационно-измерительных системах контроля радиологической обстановки, рентгеновских и ЯМР томографах, промышленных роботах и т.п.

При повышенной интенсивности воздействующих на вычислительный комплекс ионизирующих излучений и/или электромагнитных полей необходимо, в первую очередь, обеспечить сохранность записанной в запоминающие устройства информации. Эта задача чаще всего решается путем использования в вычислительных комплексах полупроводниковых динамических запоминающих устройств, к числу которых относятся динамические БИС ОЗУ.

Условием сохранения информации в динамических БИС ОЗУ является необходимость периодического обращения к каждой из строк матрицы накопителя. Обычно для этой цели используется режим регенерации, при котором в каждом цикле обращения на БИС ОЗУ подается адрес очередной строки, сопровождаемый стробом адреса строки (сигналом ), и запрещается выдача строба адреса столбца (сигнала ). При этом для перебора всех строк необходимо наличие счетчика, а также схема коммутации его содержимого на адресные входы БИС ОЗУ с соответствующими элементами управления.

Для того, чтобы исключить эти аппаратурные затраты, в последних моделях отечественных и зарубежных БИС ОЗУ предусмотрен специальный режим регенерации, когда на микросхемы подаются оба сигнала и , однако в отличие от обычной записи или чтения сигнал следует раньше сигнала . При этом работает внутренний счетчик БИС ОЗУ, который отсчитывает регенерируемые строки.

Известно устройство для управления регенерацией в полупроводниковой динамической памяти, обеспечивающее управление режимом регенерации как при отсутствии запросов к памяти от внешних устройств, так и при их наличии [1] Известное устройство для управления регенерацией в полупроводниковой динамической памяти содержит первый, второй, третий и четвертый элементы И-НЕ, первый и второй триггеры, первый, второй и третий элементы И, первый и второй элементы задержки, элемент ИЛИ и элемент НЕ, первый вход первого элемента И-НЕ соединен с прямым выходом первого триггера, вход синхронизации которого является первым синхронизирующим входом устройства, выход второго элемента И-НЕ подключен к установочному входу первого триггера, инверсный выход которого связан с входом сброса второго триггера и первым входом третьего элемента И-НЕ, второй вход которого является управляющим входом устройства, первый вход четвертого элемента И-НЕ подсоединен к выходу первого элемента И и является выходом запуска устройства, первый вход второго элемента И соединен с прямым выходом второго триггера, информационный вход которого является входом сигнала логической единицы устройства, выход первого элемента И-НЕ подключен к первому входу третьего элемента И, второй вход которого и вход первого элемента задержки объединены и связаны с выходом третьего элемента И-НЕ, вход второго элемента задержки и первый вход первого элемента И объединены и подсоединены к выходу элемента ИЛИ, первый вход которого и вход элемента НЕ объединены и являются запросным входом устройства, выход элемента НЕ соединен с первым входом второго элемента И-НЕ, второй вход которого, второй вход первого элемента И-НЕ и второй вход четвертого элемента И-НЕ объединены и являются вторым синхронизирующим входом устройства, третий вход второго элемента И-НЕ подключен к выходу второго элемента И, второй вход которого связан с выходом первого элемента задержки, выход второго элемента задержки подсоединен ко второму входу первого элемента И, выход четвертого элемента И-НЕ и выход третьего элемента И являются соответственно выходом стробирования адреса строки и выходом стробирования адреса столбца устройства, информационный вход первого триггера является входом сигнала логического нуля устройства, а прямой выход первого триггера соединен с вторым входом элемента ИЛИ. Устройство содержит также подключенный к входу синхронизации второго триггера генератор импульсов, период следования которых определяет частоту циклов регенерации.

При определении длительности периода следования импульсов запуска режима регенерации необходимо учитывать, что, во-первых, при работе БИС ОЗУ она не может взаимодействовать с другими частями вычислительного комплекса, работа которого прерывается на время цикла регенерации. Во-вторых, хранящаяся в динамической памяти информация со временем разрушается, в связи с чем для повышения помехоустойчивости памяти и повышения надежности ее работы требуется увеличивать частоту запуска режима регенерации.

При воздействии на полупроводниковую динамическую память ионизирующих излучений и/или сильных электромагнитных полей увеличивается скорость разрушения хранимой информации. Это, в свою очередь, требует сокращения временного интервала между циклами регенерации, то есть увеличения частоты запуска режима регенерации. При неизменной длительности цикла регенерации увеличение частоты запуска этого режима приводит к перераспределению суммарного времени работы динамической памяти в сторону уменьшения времени, в течение которого динамическая память может взаимодействовать с другими частями вычислительного комплекса, что эквивалентно снижению среднего эффективного быстродействия динамической памяти и, следовательно, снижению производительности вычислительного комплекса.

При эксплуатации вычислительного комплекса с динамической памятью в стабильных условиях возможен выбор оптимальной неизменной частоты запуска режима регенерации, при которой достигаются требуемые помехоустойчивость и надежность работы памяти при минимально допустимом снижении ее среднего эффективного быстродействия.

В случае воздействия на вычислительный комплекс с полупроводниковой динамической памятью физических полей изменяющейся интенсивности сохранение неизменной частоты запуска режима регенерации при повышении интенсивности полей сверх предусмотренных значений может привести к нарушению работоспособности комплекса из-за резкого снижения надежности работы памяти. Выбор повышенной частоты запуска режима регенерации, ориентированной на максимальные пиковые значения интенсивности физических полей, приводит к неоправданным потерям машинного времени при средней и низкой их интенсивности.

Задачей изобретения является обеспечение возможности адаптации частоты запуска режима регенерации полупроводниковой динамической памяти к изменениям интенсивности внешних физических полей, что позволит при сохранении требуемых помехоустойчивости и надежности работы памяти обеспечить максимально допустимое текущими условиями эксплуатации среднее эффективное быстродействие памяти.

Указанный технический результат достигается тем, что в устройство для управления регенерацией в полупроводниковой динамической памяти, содержащее первый, второй, третий и четвертый элементы И-НЕ, первый и второй триггеры, первый, второй и третий элементы И, первый и второй элементы задержки, элемент ИЛИ и элемент НЕ, первый вход первого элемента И-НЕ соединен с прямым выходом первого триггера, вход синхронизации которого является первым синхронизирующим входом устройства, выход второго элемента И-НЕ подключен к установочному входу первого триггера, инверсный выход которого связан с входом сброса второго триггера и первым входом третьего элемента И-НЕ, второй вход которого является управляющим входом устройства, первый вход четвертого элемента И-НЕ подсоединен к выходу первого элемента И и является выходом запуска устройства, первый вход второго элемента И соединен с прямым выходом второго триггера, информационный вход которого является входом сигнала логической единицы устройства, выход первого элемента И-НЕ подключен к первому входу третьего элемента И, второй вход которого и вход первого элемента задержки объединены и связаны с выходом третьего элемента И-НЕ, вход второго элемента задержки и первый вход первого элемента И объединены и подсоединены к выходу элемента ИЛИ, первый вход которого и вход элемента НЕ объединены и являются запросным входом устройства, выход элемента НЕ соединен с первым входом второго элемента И-НЕ, второй вход которого, второй вход первого элемента И-НЕ и второй вход четвертого элемента И-НЕ объединены и являются вторым синхронизирующим входом устройства, третий вход второго элемента И-НЕ подключен к выходу второго элемента И, второй вход которого связан с выходом первого элемента задержки, выход второго элемента задержки подсоединен ко второму входу первого элемента И, выход четвертого элемента И-НЕ и выход третьего элемента И являются соответственно выходом стробирования адреса строки и выходом стробирования адреса столбца устройства, информационный вход первого триггера является входом сигнала логического нуля устройства, а прямой выход первого триггера соединен с вторым входом элемента ИЛИ, введены группа измерительных датчиков интенсивности внешних физических полей и блок формирования импульсов запуска регенерации, входы которого связаны с выходами измерительных датчиков интенсивности внешних физических полей, а выход с входом синхронизации второго триггера. При этом блок формирования импульсов запуска регенерации содержит интегратор, выполненный на дифференциальном операционном усилителе, компаратор и регулируемый источник постоянного напряжения, подключенный одним своим выходом к одному из суммирующих входов интегратора, остальные суммирующие входы которого являются входами блока, выход интегратора соединен с сигнальным входом компаратора, вход опорного напряжения которого связан с другим выходом регулируемого источника постоянного напряжения, а выход компаратора, соединенный с входом сброса интегратора, является выходом блока.

Функциональная схема устройства для управления регенерацией в полупроводниковой динамической памяти представлена на чертеже.

Устройство содержит первый 1, второй 2, третий 3 и четвертый 4 элементы И-НЕ, первый 5 и второй 6 триггеры, первый 7, второй 8 и третий 9 элементы И, первый 10 и второй 11 элементы задержки, элемент ИЛИ 12 и элемент НЕ 13, блок 14 формирования импульсов запуска регенерации и группу измерительных датчиков 15.1 15.k интенсивности внешних физических полей. На чертеже также показаны первый синхронизирующий вход 16, выход 17 запуска, запросный вход 18, второй синхронизирующий вход 19, выход 20 стробирования адреса строки (выход сигнала ) и выход 21 стробирования адреса столбца (выход сигнала ), управляющий вход 22.

Устройство для управления регенерацией в полупроводниковой динамической памяти работает следующим образом.

В исходном состоянии триггеры 5 и 6 обнулены, на входах 16 и 19 присутствуют высокие уровни напряжения логические единицы (лог. 1), а на входах 18 и 22 низкие логические нули (лог. 0), на выходе элемента ИЛИ 12 и выходе элемента И 7 оказываются лог. 0, а на выходах элементов И-НЕ 1 и 3 лог. 1. В результате на выходе 17 устройства присутствует лог. 0, а на выходах 20 и 21 лог. 1.

При отсутствии запросов к памяти по очередному положительному фронту, поступающему на вход синхронизации триггера 6, последний устанавливается в единицу, и лог. 1 с его прямого выхода подается на первый вход элемента И 8. Так как на втором его входе также присутствует лог. 1, высокий уровень с выхода элемента И 8 поступает на третий вход элемента И-НЕ 2. На первых двух входах этого элемента находятся лог. 1, поэтому на его выходе формируется лог. 0, проходящий на установочный вход триггера 5. Триггер 5 переходит в единицу, и лог. 0 с его инверсного выхода выдается на вход сброса триггера 6. Последний возвращается в нулевое состояние, на выходе элемента И 8 оказывается лог. 0, а на выходе элемента И-НЕ 2 лог. 1.

Переход в единицу триггера 5 (единичное состояние триггера 5 является признаком цикла регенерации) вызывает появление лог. 1 на первом входе элемента И-НЕ 1. Так как на втором входе этого элемента также присутствует лог. 1, на его выходе формируется низкий уровень напряжения, который, пройдя элемент И 9, выдается на выход 21 устройства в качестве сигнала . Одновременно высокий уровень с прямого выхода триггера 5 поступает на второй вход элемента ИЛИ 12, проходит его и оказывается на первом входе элемента И 7 и входе элемента задержки 11. Время прохождения сигнала через элемент задержки 11 определяется интервалом между сигналами и в режиме регенерации, по окончании которого на втором входе элемента И 7 также оказывается высокий уровень напряжения. В результате на его выходе формируется лог. 1, выдаваемая на элемент И 8, в результате на его выходе формируется лог. 1, выдаваемая на выход 17 устройства в виде сигнала "Запуск". Последний поступает в формирователь синхросигналов ОЗУ, который может быть выполнен на основе регистра сдвига или линии задержки.

В ответ на сигнал "Запуск" формирователь синхросигналов выдает в устройство два синхросигнала: , поступающий на синхронизирующий вход 16, и задержанный относительно него на некоторое время , поступающий на синхронизирующий вход 19. Низкий уровень синхросигнала проходит на вторые входы элементов И-НЕ 1 и 4 и вызывает появление на их входах лог. 1, что приводит к завершению выдачи сигналов и . Первый синхросигнал поступает на вход синхронизации триггера 5 и, так как на его входе данных присутствует лог. 0, задним положительным фронтом возвращает триггер в нулевое состояние. Обнуление триггера 5 приводит к окончанию выдачи сигнала ЗАПУСК и гарантирует сохранение высоких уровней на выходах 20 и 21 устройства после завершения выдачи второго синхросигнала .

При необходимости записать или прочитать информацию из накопителя на вход 18 устройства поступает высокий уровень сигнала ЗАПРОС. Он проходит на первый вход элемента ИЛИ 12 и формирует на его выходе лог. 1, затем, аналогично режиму регенерации, на выходы 17 и 20 устройства выдаются сигналы ЗАПУСК и . Для формирования сигнала на вход 22 устройства подается высокий уровень управляемого сигнала УПР, задний фронт которого определяется моментом окончания записи или чтения данных из накопителя. Поскольку в циклах обслуживания внешних запросов триггер 5 сохраняет нулевое состояние, на первом входе элемента И-НЕ 3 присутствует лог. 1, и с приходом сигнала УПР на его выходе формируется лог. 0, в дальнейшем он через элемент И 9 выдается на выход 21 устройства в качестве сигнала .

Возможны два варианта конфликтов, между регенерацией и внешними запросами к накопителю. Первый запрос к накопителю поступает во время цикла регенерации; второй требование регенерации (положительный перепад напряжения на входе синхронизации триггера 6 возникает в процессе обслуживания запроса к накопителю).

Если запрос к накопителю возникает во время цикла регенерации, то лог. 1 на выходе элемента ИЛИ 12 сохраняется и после обнуления триггера 5 по заднему фронту первого синхросигнала , сигнал ЗАПУСК на выходе 17 остается в состоянии лог. 1, поэтому по окончании второго синхросигнала , на обоих входах элемента И-НЕ 4 оказывается высокие уровни напряжения и на выход 20 выдается сигнал , при этом длительность паузы между сигналами , необходимая для нормальной работы БИС ОЗУ, определяется продолжительностью синхросигнала . Выдача сигнала на выход 21 осуществляется по управляющему сигналу УПР на входе 22 так же, как это было описано выше.

Если требование регенерации возникает во время цикла обращения к накопителю, то высокий уровень напряжения с прямого выхода триггера 6 через элемент И 8 проходит на третий вход элемента И-НЕ 2. Однако из-за наличия высокого уровня сигнала ЗАПРОС на входе 18, на выходе элемента НЕ 13 и первом входе элемента И-НЕ 2 присутствует лог. 0, поэтому на выходе элемента И-НЕ 2 сохраняется лог. 1 и триггер 5 остается в нулевом состоянии. С приходом сигнала УПР на обоих входах элемента И-НЕ 3 оказывается лог. 1, а на его выходе лог. 0. Последний проходит элемент 10 задержки, элемент И 8 и поступает на третий вход элемента И-НЕ 2, подтверждая лог. 1 на его выходе, в результате лог. 1 на выходе элемента И-НЕ 2 сохраняется и после снятия сигнала ЗАПРОС с входа 18.

По окончании записи или чтения данных из накопителя сигнал УПР со входа 22 снимается, и на выходе элемента И-НЕ 3 появляется лог. 1. Пройдя элемент 10 задержки и элемент И 8, она поступает на третий вход элемента И-НЕ 2, на всех трех входах которого оказываются высокие уровни напряжения. На выходе элемента И-НЕ 2 формируется лог. 0, и триггер 5 переходит в единичное состояние. В результате на выходы устройства выдаются сигналы ЗАПУСК, и согласно временной диаграмме, соответствующей режиму регенерации, при этом длительность паузы между сигналами, необходимая для нормальной работы БИС ОЗУ, определяется временем прохождения лог. 1 через элемент 10 задержки.

В быстродействующих ОЗУ сигнал УПР может быть непродолжительным и сниматься раньше сигнала ЗАПРОС. В этом случае установка в единицу триггера 5 задерживается до окончания синхросигнала , низкий уровень которого присутствует на втором входе элемента И-НЕ 2. Это позволяет завершить цикл записи или чтения данных до момента схемы признака цикла.

Частота циклов регенерации определяется периодом следования импульсов с блока 14 формирования импульсов запуска регенерации, в качестве которого может быть использован преобразователь суммы входных напряжений в частоту. При этом источниками входных напряжений блока 14 являются измерительные датчики 15.1 15.k. В зависимости от условий эксплуатации полупроводниковой динамической памяти группа измерительных датчиков интенсивности внешних физических полей может содержать датчики интенсивности α и β -излучений, датчики напряженности электромагнитного поля и т.п.

Работа приведенного выше варианта выполнения блока 14 формирования импульсов запуска регенерации происходит следующим образом.

На выходе интегратора формируется линейно-возрастающее напряжение, крутизна которого определяется как постоянной времени интегратора и величинами входных напряжений, так и входными коэффициентами соответствующих входов интегратора. При достижении линейно-возрастающим выходным напряжением интегратора уровня, равного напряжению, подаваемому на вход опорного напряжения компаратора, последний срабатывает, и на выходе блока 14 появляется положительный перепад напряжения. Этот же сигнал, поступая на вход сброса интегратора, обнуляет его выходное напряжение, в результате чего сигнал на выходе компаратора возвращается к нулевому уровню. Таким образом, на выходе компаратора, то есть на выходе блока 14, формируются импульсы положительной полярности, минимальная частота которых определяется постоянной времени интегратора и величинами уровней напряжения на выходах регулируемого источника постоянного напряжения.

Поступающие на другие входы интегратора напряжения с выходов датчиков 15.1 15.k увеличивают крутизну выходного напряжения интегратора и, следовательно, частоту импульсов на выходе блока 14. При этом частота формируемых на выходе блока 14 импульсов изменяется в соответствии с изменениями выходных напряжений датчиков 15.1 15.k, то есть в соответствии с текущими значениями интенсивностей контролируемых датчиками физических полей.

Таким образом, устройство, выполненное согласно изобретению, позволяет не только разрешать конфликтные ситуации между запросами к накопителю и требованиями регенерации и проводить регенерацию с использованием внутреннего счетчика регенерируемых строк в БИС ОЗУ, но и адаптируется к текущим условиям эксплуатации полупроводниковой динамической памяти, обеспечивая путем автоматического изменения частоты запуска режима регенерации достижение максимально допустимого условиями эксплуатации среднего эффективного быстродействия памяти при сохранении требуемых помехоустойчивости и надежности работы.

Формула изобретения

1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕГЕНЕРАЦИЕЙ В ПОЛУПРОВОДНИКОВОЙ ДИНАМИЧЕСКОЙ ПАМЯТИ, содержащее первый, второй, третий и четвертый элементы И НЕ, первый и второй триггеры, первый, второй и третий элементы И, первый и второй элементы задержки, элемент ИЛИ и элемент НЕ, первый вход первого элемента И НЕ соединен с прямым выходом первого триггера, вход синхронизации которого является первым синхронизирующим входом устройства, выход второго элемента И НЕ подключен к установочному входу первого триггера, инверсный выход которого связан с входом сброса второго триггера и первым входом третьего элемента И НЕ, второй вход которого является управляющим входом устройства, первый вход четвертого элемента И НЕ подсоединен к выходу первого элемента И и является выходом запуска устройства, первый вход второго элемента И соединен с прямым выходом второго триггера, информационный вход которого является входом сигнала логической единицы устройства, выход первого элемента И НЕ подключен к первому входу третьего элемента И, второй вход которого и вход первого элемента задержки объединены и связаны с выходом третьего элемента И НЕ, вход второго элемента задержки и первый вход первого элемента И объединены и подсоединены к выходу элемента ИЛИ, первый вход которого и вход элемента НЕ объединены и являются запросным входом устройства, выход элемента НЕ соединен с первым входом второго элемента И НЕ, второй вход которого, второй вход первого элемента И НЕ и второй вход четвертого элемента И НЕ объединены и являются вторым синхронизирущим входом устройства, третий вход второго элемента И НЕ подключен к выходу второго элемента И, второй вход которого связан с выходом первого элемента задержки, выход второго элемента задержки подсоединен ко второму входу первого элемента И, выход четвертого элемента И НЕ и выход третьего элемента И являются соответственно выходом стробирования адреса строки и выходом стробирования адреса столбца устройства, информационный вход первого триггера является входом сигнала логического нуля устройства, а прямой выход первого триггера соединен с вторым входом элемента ИЛИ, отличающееся тем, что в него введены группа измерительных датчиков интенсивности внешних физических полей и блок формирования импульсов запуска регенерации, входы которого связаны с выходами измерительных датчиков интенсивности внешних физических полей, а выход с входом синхронизации второго триггера.

2. Устройство по п. 1, отличающееся тем, что блок формирования импульсов запуска регенерации содержит интегратор, выполненный на дифференциальном операционном усилителе, компаратор и регулируемый источник постоянного напряжения, подключенный одним своим выходом к одному из суммирующих входов интегратора, остальные суммирующие входы которого являются входами блока, выход интегратора соединен с сигнальным входом компаратора, вход опорного напряжения которого связан с другим выходом регулируемого источника постоянного напряжения, а выход компаратора, соединенный с входом сброса интегратора, является выходом блока.

РИСУНКИ

Рисунок 1