Устройство для интерполяции

 

Устройство для интерполяции относится к вычислительной технике и предназначено для выполнения функциональных преобразований в различных цифровых системах обработки информации, например в бортовых системах ЛА. Цель изобретения повышение быстродействия. Устройство для интерполяции содержит блок 1 управления, вычислительный блок 2, постоянное запоминающее устройство 3, блок 4 счетчиков, блок 5 оперативной памяти. Повышение быстродействия достигается за счет интерполирования с произвольной точки и исключения длительных операций выделения целой части и деления. 1 з.п. ф-лы, 4 ил.

Изобретение относится к вычислительной технике и может быть использовано для выполнения функциональных преобразований в различных цифровых системах обработки информации, например в бортовых системах летательных аппаратов.

Известные устройства [1,2] для кусочно-линейной интерполяции используют алгоритм вычисления функции по добавлению приращения ординаты на последующем отрезке относительно найденного аргумента узла к значению функции, соответствующему данному аргументу. При этом предварительно определяется порядок текущего значения аргумента функции интерполирования путем выделения целой части результата от деления разности текущего аргумента на соседних шагах интерполирования. Затем при собственно вычислении значения искомой функции коэффициент наклона на данном отрезке определяется путем деления разности ординат соседних шагов интерполирования на величину шага.

Из известных устройств за прототип выбрано устройство для кусочно-линейной интерполяции функций [2] содержащее регистр аргумента, регистр числа, сумматор, три регистра промежуточных значений, четыре коммутатора, блок памяти, блок микропрограммного управления, три элемента И и регистр признаков.

Недостатками данного устройства являются, во-первых, необходимость иметь постоянный шаг изменения аргумента (что не обязательно при малом изменении коэффициента наклона функции); во-вторых, вычисление коэффициента наклона при каждом интерполировании с применением длительной операции деления, что значительно увеличивает процесс интерполирования.

Целью изобретения является повышение быстродействия (за счет интерполирования с произвольной точки и исключения длительности операций выделения целой части и деления).

Значение функции Y устройство формирует в соответствии с выражением: Y (X X_m) ˙K_m + Y_m, (1) где Х текущее значение аргумента; Х_m, K_m, Y_m соответственно аргумент, коэффициент наклона и ордината узла интерполяции; m номер узла интерполяции, относительно которого осуществляется вычисление функции.

Параметры узлов интерполяции записываются в постоянном запоминающем устройстве в соответствии с таблицей В таблице обозначено: A_y адрес размещения в оперативном запоминающем устройстве (ОЗУ) вычисленного значения функции y; N количество узлов интерполяции; Х₁ Х_n аргументы узлов интерполяции, причем Х₁ > Х₂ >.> Х_n; К₁ К_N коэффициенты наклона, соответствующие узлу интерполяции; Y₁ Y_n ординаты узлов интерполяции.

Адрес ячейки A_и ПЗУ, в которой размещается A_y, является начальной точкой таблицы интерполяции, относительно которого осуществляются все вычисления для определения параметров выражения (1).

Номер искомого узла m размещается в ОЗУ по адресу A_и + 1 (в соседней с Y ячейке).

Устройство для интерполяции содержит блок 1 управления, вычислительный блок 2, постоянное запоминающее устройство 3, блок 4 счетчиков, блок 5 оперативной памяти.

Блок управления (фиг. 2) содержит регистр 7, формирователь 8 синхроимпульсов, восемь элементов ИЛИ 9-16, узлы 17, 18 элементов ИЛИ, узел 19 задания констант, коммутатор 20, узлы 21-28 элементов И и сумматор 29.

Вычислительный блок 2 (фиг. 3) содержит регистр 30, схемы сравнения 31-34, вычитатель 35 и умножитель 36.

Блок 4 счетчиков (фиг. 4) содержит регистры 37, 38 и узлы 39, 40 элементов ИЛИ.

Устройство работает следующим образом.

Предварительно в регистры блоков 1 и 2 записываются через первые входы соответственно начальный адрес таблицы A_и интерполяции и значение аргумента Х. По сигналу "Пуск" включается формирователь 8 синхроимпульсов (СИ).

По первому СИ, поступающему через элемент ИЛИ 9 на первый узла 21, содержимое регистра 7 через второй вход узла 21, первый вход узла элементов ИЛИ 18 поступает на первый вход сумматора 29. Одновременно с первого выхода узла 19 задания констант передается величина, равная двум единицам младшего разряда, через второй вход узла 22 и первый вход узла 17 элементов ИЛИ на второй вход сумматора 29. Выходной сигнал сумматора 29, равный смещенному (увеличенному) на 2 адресу A_и (начальный адрес таблицы интерполяции), через первый вход коммутатора 20, на второй вход которого поступает 1-й СИ, передается по магистрали на регистр адреса ПЗУ 3.

Выходной сигнал ПЗУ 3, соответствующий наибольшему значению аргумента Х₁ таблицы интерполяции, по второй информационной магистрали поступает в блок 2 на первый вход первой схемы 31 сравнения, на втором входе которой присутствует содержимое регистра 30, равное значению входного аргумента.

По 2-му СИ, поступающему по синхромагистрали с выхода формирователя 8 синхроимпульсов на управляющий вход первой схемы 31 сравнения, формируется сигнал на выходе в зависимости от соотношения поступивших сигналов.

Если содержимое регистра 30 равно или больше сигнала, поступившего с выхода ПЗУ 3, т.е. Х ≥ Х₁, то выходной сигнал схемы 31 сравнения будет равен нулю, и последовательность формирования синхроимпульсов в формирователе 8 не изменится.

При этом по 3-му СИ 3, поступающему на элемент ИЛИ 9, содержимое регистра 7 через узел 21 и узел 18 подается на первый вход сумматора 29. Одновременно с второго выхода узла 19 задания констант сигнал, равный одной единице младшего разряда, через второй вход узла 23, второй вход второго узла 17 элементов ИЛИ поступит на второй вход сумматора 29.

Выходной сигнал сумматора 29 через коммутатор 20 поступает в регистр адреса ПЗУ 3, с выхода которого величина, равная количеству узлов интерполяции (записанная по адресу A_N A_и + 1), по 4-му СИ, поступающему по синхромагистрали на управляющий вход регистра 37, передается через первый вход первого узла 39 и записывается в регистр 37 блока 4 счетчиков.

По 5-му СИ, поступающему на первые входы узлов 21 и 22 через элементы ИЛИ 9 и 10 соответственно, на первый и второй входы сумматора 29 поступает через узел 21 и 18 содержимое регистра 7, а через узел 22 и узел 17 содержимое узла 19 задания констант, равное двум единицам младшего разряда. Таким образом, на выходе сумматора получается адрес Х₁(A_и + 2), который через коммутатор 20 по информационной магистрали через второй узел 40 в присутствии 5-го СИ на управляющем входе 38 с выхода блока 1 по синхромагистрали заносится в регистр 38.

Шестой синхроимпульс через элементы ИЛИ 12 и 13 поступает на первые входы соответственно узлов 24 и 25.

При этом содержимое регистров 38 и 37 через второй вход узла 18 и третий вход узла 17 элементов ИЛИ поступает соответственно на первый и второй входы сумматора 29, выходной сигнал которого через коммутатор 20 по магистрали через второй вход узла 40 по заднему фронту 6-го СИ, поступающего по магистрали на управляющий вход, записывается в регистр 38.

По 7-му СИ аналогичным образом содержимое регистров 38 и 37 поступает на первый и второй входы сумматора 29, выходной сигнал которого передается по магистрали через коммутатор 20 на регистр адреса ПЗУ 3.

Этот сигнал равен адресу ординаты Y₁, соответствующей аргументу Х₁(A_y1 A_и + 2 + N + N).

Выходной сигнал ПЗУ 3, равный ординате Y₁, по магистрали через первый вход узла 39 заносится в регистр 37.

По 8-му СИ, поступающему через элемент ИЛИ 9 на первый вход узла 21, содержимое регистра 7 через узел 21, узел 18 передается на первый вход сумматора 29.

При этом на второй вход сумматора 29 поступает нулевой сигнал с выхода узла 17 элементов ИЛИ. Поэтому выходной сигнал сумматора 29 равен величине A_и адрес таблицы интерполяции.

Этот сигнал через коммутатор 20 поступает на регистр адреса ПЗУЗ, на выходе которого выбирается содержимое ячейки с адресом A_и, т.е. адрес ячейки ОЗУ 5 для занесения значения ординаты.

По 9-му СИ адрес A_и с выхода ПЗУ 3 передается по магистрали через первый вход узла 40 на регистр 38 и одновременно на регистр адреса ОЗУ 5. В ячейку по выбранному адресу ОЗУ 5 заносится по магистрали содержимое регистра 37. Таким образом, в ОЗУ 5 оказывается занесена величина ординаты Y₁.

По 10-му СИ аналогично описанному выше через элемент ИЛИ 12, узел 24, узел 18 содержимое регистра 38 поступает на первый вход сумматора 29. На второй вход при этом передается содержимое с второго выхода узла 19 (равное 1 ЕМР).

Таким образом, на выходе сумматора получится адрес ячейки ОЗУ для хранения текущего номера узла интерполяции. Выходной сигнал сумматора 29 через коммутатор 20 по магистрали поступает на регистр адреса ОЗУ 5, и по этому адресу через входную шину по 11-му СИ перепишется содержимое второго выхода узла 19 (т. е. 1 ЕМР), переданное в магистраль через схему И 23, узел 17, сумматор 29 и коммутатор 20.

После этого процесс интерполяции завершается, т.е. при значениях аргумента Х ≥ Х₁ в ячейку ОЗУ 5 будет записано значение ординаты, равное Y₁, а в следующую ячейку ОЗУ 5 номер узла, равный 1.

Если во время СИ 2 содержимое регистра 3, будет меньше выходного сигнала ПЗУ 3, т.е. Х < Х₁, то выходной сигнал схемы 31 сравнения будет равен единице и, переданный по логической магистрали через второй вход формирователя синхроимпульсов, изменит последовательность формирования синхроимпульсов.

При этом после СИ 2 будет сфоpмирован 12-й СИ, подаваемый на элемент ИЛИ 9, по которому содержимое регистра 7 через узел 21, узел 18, сумматор 29, коммутатор 20 и магистраль поступит на регистр адреса ПЗУ 3. С выхода ПЗУ 3 адрес ячейки для записи ординаты A_y по магистрали через первый вход узла 39 по 13-му СИ, поданному по синхромагистрали на управляющий вход, запишется в регистр 37.

По 14-му СИ, переданному на первый вход узла 26, сигнал со второго выхода (1 ЕМР) узла 19 поступит на первый вход сумматор 29. Одновременно с выхода элемента ИЛИ 13 на второй вход сумматора поступит на регистр адреса ОЗУ 5.

Содержимое выходной шины ОЗУ 5 (номер узла m интерполяции, записанный в прошлом сеансе интерполяции) по магистрали через третий вход узла 40 по 15-му СИ запишется в регистр 38.

По 16-му СИ, поданному на элементы ИЛИ 9 и 11 в сумматоре 29 осуществится сложение содержимого регистра 7 (A_и) и сигнала с второго выхода узла 19 (1 ЕМР), поступивших на первый и второй входы сумматора 29 описанным способом, и выходной сигнал сумматора 29 (A_N) через коммутатор 20 по магистрали будет передан в регистр адреса ПЗУ 3 и через второй вход узла 29 в регистр 37.

По 17-му СИ, поданному на входы сумматора 29, поступит содержимое регистров 38 и 37.

Выходной сигнал сумматора, равный адресу аргументов таблицы интерполяции для узла m (A_xm m + A_N), через коммутатор 20 по магистрали будет записан в регистр 37.

По 18-му СИ в регистр адреса ПЗУ 3 передается по первой магистрали 6 выходной сигнал коммутатора 20, равный сумме содержимого регистра 7 и сигнала со второго выхода узла 19. Этот сигнал определяет адрес ячейки количества узлов интерполяции.

По 19-му СИ осуществляется сравнение выходного сигнала ПЗУ 3 и содержимого регистра 38 во второй схеме 32 сравнения. Если выходной сигнал схемы 32 сравнения равен нулю, то по 20-му СИ на регистр адреса ПЗУ 3 по магистрали через коммутатор 20 будет передан адрес аргумента следующего узла (A_xm + 1) с выхода сумматора 29.

По 21-му СИ, переданному на управляющий вход третьей схемы 33 сравнения, осуществляется сравнение содержимого регистра 30, подаваемого на первый ее вход, и поступающего на второй вход по логической магистрали выходного сигнала ПЗУ 3.

При этом, если выходной сигнал ПЗУ 3 больше содержимого регистра 30, то единичный сигнал на выходе схемы 33 сравнения поступает по логической магистрали на инкрементные (+) входы регистров 37 и 38, увеличивая их содержимое на единицу. Одновременно сигнал с выхода схемы 33 сравнения по магистрали поступает на третий вход формирователя 8 синхроимпульсов и после окончания СИ снова начинает формировать 18-й СИ.

Если содержимое pегистра 30 больше или равно выходному сигналу ПЗУ 3 (Х ≥ Х_m+1) во время действия 21-го СИ, то выходной сигнал схемы 33 сравнения равен нулю и ход следования синхроимпульсов не нарушается.

По 22-му СИ, подаваемому на элемент ИЛИ 13, содержимое регистра 37 по магистрали поступает на регистр адреса ПЗУ 3 и по 23-му СИ выходной сигнал ПЗУ 3 в четвертой схеме 34 сравнения сравнивается с содержимым регистра 30.

Если содержимое регистра 30 больше выходного сигнала ПЗУ 3, то вырабатывается единичный сигнал на выходе схемы 34 сравнения и поступает по логической магистрали на декрементные (-) входы регистров 37 и 38, уменьшая их содержимое на единицу. Одновременно сигнал с выхода схемы 34 сравнения поступит на четвертый вход формирователя 8 синхроимпульсов. При этом после окончания 23-го СИ снова будет формироваться 22-й СИ.

Если во время действия 23-го СИ содержимое регистра 30 окажется меньше выходного сигнала ПЗУ 3 (Х < Х_m), то ход следования синхроимпульсов не нарушается.

По СИ 24 содержимое регистра 7 через схему И 21, узел 18 элементов ИЛИ, коммутатор 20 по магистрали передается в регистр адресу ПЗУ 3.

По СИ к выходному сигналу ПЗУ 3 (адрес хранения выходной ординаты Ay, подаваемому через схему И 27 и четвертый вход элемента ИЛИ 18 на первый вход сумматора 29, добавляется единица со второго выхода блока 19 задания констант, подаваемая через схему И 23, элемент ИЛИ 17 на второй вход сумматора 29, выходной сигнал которого через коммутатор 20 по магистрали поступает на регистр адреса ОЗУ 5 (адрес хранения номер m узла интерполяции).

По СИ 26 в эту ячейку ОЗУ 5 заносится через входную шину содержимое регистра 38.

По СИ 27 содержимое регистра 37 (адрес A_xm) записывается в регистр адреса ПЗУ 3.

По СИ 28 на управляющем входе блока 35 вычитания из содержимого регистра 30 вычитается выходной сигнал ПЗУ 3, поступающий на втоpой вход блока 35 вычитания по магистрали, и результат записывается в регистp 38.

По СИ 29 содержимое регистра 7 и сигнал второго выхода узла 19 задания констант поступают на входы сумматора 29. Результат сложения (адрес A_N) через коммутатор 20 по магистрали 6 передается на регистр адреса ПЗУ 3.

По СИ 30 выходной сигнал ПЗУ 3 (количество узлов N интерполяции) через узел И 27, ИЛИ 18 и содержимое регистра 37 (адрес A_xm) поступают соответственно на первый и второй входы сумматора 29, выходной сигнал которого (адрес коэффициента наклона A_xm) через коммутатор 20 по магистрали 6 передается в регистр адреса ПЗУ 3 и одновременно записывается в регистр 37.

По СИ 31, подаваемому на управляющий вход блока 36 умножения, перемножаются выходной сигнал ПЗУ 3 (коэффициент наклона X_m) и содержимое регистра 38 (разность Х -Х_m), поступающие по магистрали. После завершения операции результат умножения записывается в регистр 38.

По СИ 32 на регистре адреса ПЗУ 32 на регистре адреса ПЗУ 3 записывается адрес A_N (аналогично ситуации действия СИ 29).

По СИ 33, поступающему на элементы ИЛИ 16 и 13, на регистре адреса ПЗУ 3 записывается адрес ординаты узла A_Ym (аналогично действию СИ 30).

По СИ 34 выходной сигнал Y_m ПЗУ 3 и содержимое регистра 38 поступают соответственно первый и второй входы сумматора 29. Выходной сигнал сумматора 29 записывается в регистр 38.

По СИ 35, поступающему на схему ИЛИ 9, аналогично СИ24, содержимое регистра 7 записывается в регистр адреса ПЗУ 3.

По СИ 36 выходной сигнал ПЗУ 3 поступает по магистрали на регистр адреса ОЗУ 5 и содержимое регистра 38 записывается через входную шину ОЗУ 5 по этому адресу. На этом заканчивается полный цикл интерполяции.

Таким образом, как видно из описания алгоритма, а основном вычисления сводятся к работе по определению адресов параметров интерполяции в таблице ПЗУ путем сравнения текущего аргумента со значениями аргументов, расположенных справа и слева от угла на предыдущем сеансе интерполяции.

Формула изобретения

1. УСТРОЙСТВО ДЛЯ ИНТЕРПОЛЯЦИИ, содержащее блок постоянной памяти и блок управления, отличающееся тем, что, с целью повышения быстродействия, оно дополнительно содержит блок счетчиков, вычислительный блок и блок оперативной памяти, причем адресный выход блока управления соединен с адресными входами блоков постоянной к оперативной памяти и первым информационным входом блока счетчиков, группа управляющих выходов блока управления соединена с соответствующими входами управления регистрами блоков постоянной и оперативной памятей и блока счетчиков, а также с входом кода операции вычислительного блока, информационный вход-выход которого через информационную шину соединен с выходом блока постоянной памяти, информационными входами-выходами блока счетчиков и блока оперативной памяти и первым информационным входом блока управления, второй информационный вход которого соединен с вторым информационным входом блока счетчиков и выходом вычислительного блока, информационный вход которого является входом текущего аргумента устройства, вход задания режима интерполяции которого подключен к третьему информационному входу блока управления, вход пуска которого является одноименным входом устройства, причем вычислительный блок содержит четыре схемы сравнения, регистр, умножитель и вычитатель, первые и вторые информационные входы первой схемы сравнения, первые и вторые информационные входы и выход умножителя, первые информационные входы второй, третий и четвертой схем сравнения и первый информационный вход вычитателя образуют информационный вход-выход вычислительного блока, вторые информационные входы второй, третьей и четвертой схем сравнения и вычитателя соединены с выходом регистра, информационный вход которого является информационным входом вычислительного блока, стробирующие входы с первой по четвертую схемы сравнения, умножителя и вычитателя образуют вход кода операции вычислительного блока, причем блок счетчиков содержит два регистра и первый, второй узлы элементов ИЛИ, первые входы которых образуют первый информационный вход блока счетчиков, выходы регистров, второй вход первого и вторые и третьи входы второго узлов элементов ИЛИ образуют информационный вход-выход блока счетчиков, суммирующие и вычитающие входы первого и второго регистров образуют второй информационный вход блока регистров, информационные входы первого и второго счетчиков соединены соответственно с выходами первого и второго узлов элементов ИЛИ, входы задания режимов регистров образуют одноименный вход блока счетчиков.

2. Устройство по п. 1, отличающееся тем, что блок управления содержит регистр, два узла элементов ИЛИ, восемь элементов ИЛИ, восемь узлов элементов И, сумматор, коммутатор, узел задания констант и формирователь синхроимпульсов, выходы которого соединены с соответствующими входами с первого по седьмой элементов ИЛИ, с первым входом первого узла элементов И, управляющим входом коммутатора и образуют группу управляющих выходов блока, адресный выход которого подключен к выходу коммутатора, информационный вход которого соединен с выходом сумматора, первый и второй входы которого соединены с выходами соответственно первого и второго узлов элементов ИЛИ, первый, второй, третий и четвертый входы первого узла элементов ИЛИ соединены с выходами соответственно второго, третьего, четвертого и пятого узлов элементов И, с первого по четвертый входы второго узла элементов ИЛИ соединены с выходами соответственно с пятого по седьмой первого узла элементов И, третий информационный вход блока через регистр подключен к первому входу второго узла элементов И, второй вход которого соединен с выходом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с первым входом третьего узла элементов И, выход третьего элемента ИЛИ соединен с первым входом четвертого узла элементов И, выход четвертого элемента ИЛИ соединен с первым входом седьмого узла элементов И, вторые входы первого, третьего, четвертого и седьмого узлов элементов ИЛИ образуют первый информационный вход блока, выход пятого элемента ИЛИ соединен с первым входом пятого узла элементов И, выход шестого элемента ИЛИ соединен с первым входом шестого узла элементов И, второй вход которого соединен с вторым входом пятого узла элементов И и с первым выходом узла задания констант, второй выход которого соединен с первым входом седьмого узла элементов И, второй вход которого соединен с выходом седьмого элемента ИЛИ, вход пуска формирователя синхроимпульсов подключен к одноименному входу блока, входы задания режима формирователя синхроимпульсов и входы восьмого элемента ИЛИ образуют второй информационный вход блока, выход восьмого элемента ИЛИ соединен с входом останова формирователя синхроимпульсов.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5