Цифровой адаптивный обнаружитель

 

Использование: обнаружение квазидетерминированных сигналов. Сущность изобретения: обнаружитель содержит квадраторы 1 3, цифровые линии задержки 4 6, N-входовые сумматоры 7 9, делители 10 13, перемножители 14 16, вычитатели 17 20, сумматор 21, N-входовый перемножитель 22, запоминающее устройство 23, пороговое устройство 24. 6-9-2-10-17-13-24, 5-22-7-15-18-19-21-20-13, 1-4-8-17, 23-16-12-20, 23-11-3-14-19, 7-11-15, 23-22, 8-18, 23-10. 1 ил.

Изобретение относится к локационным устройствам и может использоваться в системах обнаружения квазидетерминированных сигналов.

Известно адаптивное устройство, в котором для повышения вероятности обнаружения цели в присутствии протяжëнных помех используется устройство обработки сигналов с адаптивным плавающим порогом. Замкнутое кольцо обратной связи функционирует так, чтобы достигалось поддерживание постоянного среднего значения вероятности ложной тревоги в пределах трëх интервалов дальности.

Недостатком устройства является то, что получить точную оценку требуемой вероятности на текущий момент времени не представляется возможным и поэтому является высокой вероятность пропуска полезного сигнала.

Наиболее близким по технической сущности и достигаемому положительному эффекту к предлагаемому обнаружителю является оптимальный обнаружитель сигнала, который содержит генератор сигнала, перемножитель, первый и второй квадраторы, первый и второй интеграторы, вычитатель, делитель, реле, при этом вход обнаружителя соединен с входом первого квадратора и первым входом перемножителя, второй вход которого соединен с выходом генератора сигнала, а выход соединен с входом первого интегратора, выход которого соединен с входом квадратора, выход первого квадратора соединен с входом второго интегратора, выход которого соединен с первыми входами делителя и вычитателя, второй вход вычитателя соединен с выходом второго квадратора, а выход вычитателя соединен с вторым входом делителя, выход которого соединен с входом реле, выход которого является выходом обнаружителя.

Этот обнаружитель является оптимальным в условиях обнаружения квазидетерминированных сигналов с неизвестной амплитудой в шуме с неизвестной интенсивностью. Однако в условиях наличия мешающих детерминированных протяженных сигналов условия оптимальности данного обнаружителя нарушаются, теряется качество обнаружения, не обеспечивается стабилизация уровня ложных тревог. В реальных ситуациях такие условия встречаются достаточно часто, например обнаружение в оптическом диапазоне при наличии фона подсветки.

Таким образом, недостатком прототипа является слабая помехозащищенность обнаружителя в условиях наличия протяженных мешающих детерминированных сигналов.

Это достигается тем, что в обнаружитель сигнала, содержащий первый квадратор, выход которого соединен с входом первой цифровой линии задержки с N выходами, а вход соединен с входом обнаружителя и входом второй цифровой линии задержки с N выходами, выходы которой параллельно соединены с первой группой N входов N-входового перемножителя, вторая группа N входов которого параллельно соединена с группой N выходов цифрового запоминающего устройства, а N выходов N-входового перемножителя параллельно соединены с N входами первого N-входового сумматора, N выходов первой цифровой линии задержки параллельно соединены с N входами второго N-входового сумматора введены третья цифровая линия задержки с N-выходами, второй и третий квадраторы, первый, второй, третий и четвертый делители, первый, второй, третий перемножители, первый, второй, третий, четвертый вычитатели, сумматор, пороговое устройство, при этом вход третьей цифровой линии задержки соединен с входом обнаружителя, N выходов которой параллельно соединены с N входами третьего N-входового сумматора, выход которого соединен с входом второго квадратора, выход которого соединен с первым входом первого делителя, второй вход которого соединен с N + 4 выходом запоминающего устройства, а выход соединен с вторым входом первого вычитателя и первым входом сумматора, первый вход первого вычитателя соединен с выходом второго N-входового сумматора и вторым входом второго вычитателя, N + 1 выход запоминающего устройства соединен с вторым входом второго делителя, первый вход которого соединен с выходом первого N-входового сумматора и первым входом второго перемножителя, второй вход которого соединен с выходом второго делителя и входом третьего квадратора, выход которого соединен с первыми входами первого и третьего перемножителей, вторые входы которых соответственно соединены с N + 2 и N + 3 выходами запоминающего устройства, выход первого перемножителя соединен с вторым входом третьего вычитателя, первый вход которого соединен с выходом второго вычитателя, вход которого соединен с выходом второго перемножителя, выход третьего вычитателя соединен с вторым входом сумматора, выход которого соединен с первым входом четвертого вычитателя, второй вход которого соединен с выходом третьего делителя, первый вход которого соединен с выходом третьего перемножителя, а второй вход соединен с N + 4 выходом запоминающего устройства, выход четвертого вычитателя соединен с вторым входом четвертого делителя, первый вход которого соединен с выходом первого вычитателя, а выход соединен с входом порогового устройства, выход которого является выходом обнаружителя.

На чертеже представлена структурная схема предлагаемого цифрового адаптивного обнаружителя.

Цифровой адаптивный обнаружитель содержит первый 1, второй 2, третий 3 квадраторы, первую 4, вторую 5, третью 6 цифровые линии задержки с N выходами, первый 7, второй 8, третий 9 N-входовые сумматоры, первый 10, второй 11, третий 12, четвертый 13 делители, первый 14, второй 15, третий 16 перемножители, первый 17, второй 18, третий 19, четвертый 20 вычитатели, сумматор 21, N-входовый перемножитель 22, запоминающее устройство 23, пороговое устройство 24.

Цифровой адаптивный обнаружитель работает следующим образом.

На вход обнаружителя поступают цифровые отсчеты принимаемой реализации x_i. Временная дискретизация принимаемой реализации предполагается такой, чтобы смежные отсчеты были между собой не коррелированы. Полученный сигнал предполагается импульсным, узкополосным, с неизвестной амплитудой b и известной огибающей . Флюктуационные шумы ζ предполагаются гауссовскими, не коррелированными, неизвестной интенсивности. Наряду с флюктуационными шумами предполагается возможность присутствия протяженного, детерминированного фонового сигнала U_ф с неизвестной амплитудой. Интенсивность протяженного сигнала может изменяться случайным образом в зависимости от пространственных координат. Текущее "окно" обработки обнаружителя выбрано так, чтобы внутри интервала обработки обеспечивались условия стационарности случайных процессов, подлежащих обработке. С целью более полного обеспечения этого требования время обработки обнаружителя относится на середину текущего интервала обработки. Данный обнаружитель представляет собой цифровой процессор, синтезированный в соответствии с методикой синтеза оптимальных информационных систем в условиях параметрической априорной неопределенности на основе адаптивного байесового подхода. Предлагаемый обнаружитель является оптимальным для приведенных условий параметрической неопределенности. Также он является адаптивным, так как при синтезе, согласно исходным условиям, большинство параметров входной реализации полагаются неизвестными и оцениваются в процессе обработки. Вследствие того, что при синтезе была использована определенная версия адаптивного байесова подхода, оценивание неизвестных параметров осуществляется не явно, а косвенно и это позволило упростить обнаружитель в технической реализации, уменьшить ошибки счета. Функцию плотности вероятности выборки отсчетов для приведенных условий обнаружения при гипотезах отсутствия полезного сигнала и при его наличии соответственно можно представить в виде: P_п() e P_сп() e (1) где λ_ф; λ_сф интенсивность фона при гипотезах отсутствия и наличия полезного сигнала соответственно.

Основываясь на данных выражениях, синтезированное оптимальное решающее правило имеет вид B/A ≥ C, где Bx²_i ; (2) A 2bx_iS -x²_i- bS²_i+ x- bS b С пороговый уровень Const.

Предлагаемый обнаружитель функционирует в соответствии с данным оптимальным решающим правилом. Первая 4, вторая 5 и третья 6 цифровые линии задержки служат для организации обработки в текущем интервале времени ("окне"). Размер выборки цифровых отсчетов N соответствует данному временному интервалу и равен количеству отводов каждой линии задержки. Запоминающее устройство 23, перемножитель 22 и сумматор 7 представляют собой цифровой коррелятор, в котором осуществляется корреляционная обработка приходящих отсчетов x_i с соответствующими весовыми коэффициентами S_i, которые определяют огибающую сигнала и хранятся наряду с другими константами в запоминающем устройстве 23. Многоотводные цифровые линии задержки 4 и 6 с соответствующими сумматорами 8 и 9 служат для нахождения оценок интенсивностей фона при соответствующих гипотезах. Цифровые отсчеты на выходе делителя 13, выработанные в соответствии с решающим правилом, сравниваются в пороговом устройстве 24 с постоянным пороговым уровнем, который определяется исходя из заданных рабочих характеристик. В данном обнаружителе осуществляется стабилизация уровня ложных тревог при изменениях интенсивности фона на временных интервалах, превышающих интервал обработки.

Использование специализированного процессора, построенного в соответствии с предлагаемым техническим решением в системах обработки сигнальной информации, позволит организовать процесс обнаружения оптимальным образом в условиях повышенной априорной параметрической неопределенности, осуществить стабилизацию уровня ложных тревог, организовать обработку в реальном масштабе времени.

Формула изобретения

ЦИФРОВОЙ АДАПТИВНЫЙ ОБНАРУЖИТЕЛЬ квазидетеминированных сигналов, содержащий первый квадратор, выход которого соединен с входом первой цифровой линии задержки с N выходами, а вход является входом обнаружителя и соединен с входом второй цифровой линии задержки с N выходами, выходы которой соединены с первой группой N входов N-входового перемножителя, вторая группа N входов которого соединена с группой N выходов цифрового запоминающего устройства, N выходов N-выходового перемножителя соединены с N входами первого N-входового сумматора, N выходов первой цифровой линии задержки соединены с N входами второго N-входового сумматора, отличающийся тем, что введены третья цифровая линия задержки с N выходами, третий N-входовый сумматор, второй и третий квадраторы, первый, второй, третий и четвертый делители, первый, второй, третий перемножители, первый, второй, третий и четвертый вычитатели, сумматор, пороговое устройство, вход третьей цифровой линии задержки объединен с входом обнаружителя, а N выходов соединены с N входами третьего N-входового сумматора, выход которого соединен с входом второго квадратора, выход которого соединен с первым входом первого делителя, второй вход которого соединен с (N + 4)-м выходом цифрового запоминающего устройства, а выход соединен с вторым входом первого вычислителя и первым входом сумматора, первый вход первого вычитателя соединен с выходом второго N-входового сумматора и вторым входом второго вычитателя, (N + 1)-й выход цифрового запоминающего устройства соединен с вторым входом второго делителя, первый вход которого соединен с выходом первого N-входового сумматора и первым входом второго перемножителя, второй вход которого соединен с выходом второго делителя и входом третьего квадратора, выход которого соединен с первыми входами первого и третьего перемножителей, вторые входы которых соответственно соединены с (N + 2)-м и (N + 3)-м выходами цифрового заполнителя устройства, выход первого перемножителя соединен с вторым входом третьего вычитателя, первый вход которого соединен с выходом второго вычитателя, первый вход которого соединен с выходом второго перемножителя, выход третьего вычитателя соединен с вторым входом сумматора, выход которого соединен с первым входом четвертого вычитателя, второй вход которого соединен с выходом третьего делителя, первый вход которого соединен с выходом третьего перемножителя, а второй вход соединен с (N + 4)-м выходом цифрового запоминающего устройства, выход четвертого вычитателя соединен с вторым входом четвертого делителя, первый вход которого соединен с выходом первого вычислителя, а выход соединен с входом порогового устройства, выход которого является выходом обнаружителя.

РИСУНКИ

Рисунок 1