Устройство для моделирования нейрона

 

Изобретение относится к бионике и вычислительной технике и может быть использовано в качестве элемента нейроноподобных сетей для моделирования биологических процессов, а также для построения параллельных нейрокомпьютерных и вычислительных систем для решения задач распознавания образов, обработки изображений, систем алгебраических уравнений, матричных и векторных операций. Сущность изобретения: в устройство, содержащее информационные входы 1₁, . . . , 1_n, 2₁, ..., 2_n, n блоков изменения синаптических весов 3₁, ..., 3_n, установочные входы 4₁, ..., 4_n, сумматор 5, первый регистр 6, первый элемент И7, второй элемент И8, второй регистр 9, логический блок 10, управляющие входы 12, 13, 14, 15, 16, 17, информационные выходы 19, 20, 21, 22, введены третий регистр 11, управляющий вход 18 и две группы дополнительных входов логического блока 10 с соответствующими элементами и связями. Устройство позволяет реализовать модели градуального и формального нейронов с различными выходными характеристиками. 6 ил.

Изобретение относится к бионике и вычислительной технике и может быть использовано в качестве элемента нейроподобных сетей для моделирования биологических процессов, а также для построения параллельных нейрокомпьютерных и вычислительных систем для решения задач распознавания образов, обработки и анализа изображений, цифровой обработки сигналов, систем алгебраических уравнений, матричных и векторных операций.

Из известных технических решений наиболее близким по технической сущности к предлагаемому объекту является устройство для моделирования нейрона, содержащее n блоков изменения синаптических весов, первые и вторые входы которых являются соответственно первой и второй группами информационных входов устройства, а третьи входы группой установочных входов устройства, сумматор, первые n входов которого подключены к выходам n блоков изменения синаптических весов, первый регистр, выход которого подключен к n+1 входу сумматора, а вход через первый вход первого элемента И соединен с выходом сумматора, связанного через первый вход второго элемента И с входом второго регистра, вход и выход которого соединены с соответствующими входами логического блока, содержащего первый и второй триггеры, с третьего по шестой элементы И и элемент ИЛИ, выход которого совместно с выходами сумматора, второго элемента И и второго регистра являются информационными выходами устройства, а вторые входы первого и второго элементов И, входы сброса первого и второго триггеров, первые входы третьего и четвертого элементов И подключены соответственно к управляющим входам устройства.

Недостатком устройства является то, что оно позволяет реализовать только два типа моделей нейрона: модель градуального нейрона с линейной аналоговой асимметричной выходной характеристикой вида Y_выхi= maxO;P_i} и модель формального нейрона с асимметричной ступенчатой выходной характеристикой вида Y_выхi sign (P_i).

В то же время при моделировании нейронных сетей и при построении современных нейрокомпьютеров, наряду с указанными, получили широкое применение модели градуального нейрона с нелинейными аналоговыми выходными характеристиками как симметричного, так и асимметричного (фиг.1,в) вида, а также модели формального нейрона с симметричными и асимметричными ступенчатыми выходными характеристиками (фиг.1,г-ж). При этом многочисленные исследования доказали, что в зависимости от типа модели нейрона и вида его выходной характеристики существенным образом меняются свойства и функции нейроноподобных сетей, реализуемых на их основе. В связи с этим невозможность реализации в известном устройстве моделей нейрона с выходными характеристиками, представленными на фиг.1,б ж, существенным образом ограничивает его функциональные возможности и область практического применения.

Техническим эффектом изобретения является расширение функциональных возможностей устройства.

Технический эффект достигается тем, что в известное устройство, содержащее n блоков изменения синаптических весов, сумматор, два регистра, первый и второй элементы И и логический блок, содержащий два триггера, с третьего по шестой элементы И и элемент ИЛИ, причем, первая и вторая группы информационных входов устройства подключены соответственно к первым и вторым входам n блоков изменения синаптических весов, выходы которых соединены с первого по n входами сумматора, n+1 вход которого соединен с выходом первого регистра, вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом сумматора, первым входом второго элемента И и является первым информационным выходом устройства, выход второго элемента И является вторым информационным выходом устройства и соединен с входом второго регистра и через первый вход логического блока подключен к входу установки в единицу первого триггера, выход второго регистра является третьим информационным выходом устройства и через второй вход логического блока соединен с первым входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, выход которого является четвертым информационным выходом устройства, первый и второй управляющие входы которого соединены с вторыми входами первого и второго элементов И соответственно, группа установочных входов устройства соединена с третьими входами n блоков изменения синаптических весов, третий управляющий вход устройства соединен с входом сброса первого триггера, четвертый управляющий вход устройства соединен с первым входом четвертого элемента, введены третий регистр, а в логический блок дополнительно введены четвертый и пятый регистры, с третьего по пятый триггеры, с седьмого по тридцатый элементы И и две группы дополнительных входов, первая из которых соединена с выходами с первого по восьмой третьего регистра, а вторая с прямыми и инверсными выходами двух старших разрядов второго регистра, причем первый вход четвертого элемента И соединен с первыми входами с пятого по седьмой элементов И, выходы элементов И с четвертого по седьмой соединены с входами установки в единицу триггеров с второго по пятый соответственно, входы сброса которых соединены с входом сброса первого триггера, прямой и инверсный выходы старшего разряда второго регистра соединены через дополнительные входы второй группы с вторыми входами четвертого и шестого и пятого и седьмого элементов И соответственно, прямой и инверсный выходы второго разряда соединены через дополнительные входы второй группы с третьими входами шестого и седьмого и четвертого и пятого элементов И соответственно, выход второго триггера соединен с вторым входом третьего элемента И и первыми входами элементов И с восьмого по пятнадцатый, первый вход третьего элемента И соединен с вторыми входами восьмого и девятого и первым входом шестнадцатого элемента И, второй вход которого соединен с выходом пятого триггера и первыми входами элементов И с семнадцатого по девятнадцатый, выход третьего триггера соединен с первыми входами элементов И с двадцатого по двадцать третий, выход четвертого триггера соединен с первыми входами элементов И с двадцать четвертого по тридцатый, пятый и шестой управляющие входы устройства соединены с установочными входами четвертого и пятого регистров соответственно, выход четвертого регистра соединен с его информационным входом и вторыми входами десятого, с двенадцатого по пятнадцатый, и с двадцать четвертого по тридцатый элементов И, пpямой выход первого триггера соединен с третьими входами десятого, двенадцатого и пятнадцатого элементов И, инверсный выход первого триггера соединен с вторым входом одиннадцатого элемента И, выход пятого регистра соединен с его информационным входом и вторым входом элементов И с семнадцатого по двадцать третий и с третьим входом одиннадцатого элементов И, седьмой управляющий вход устройства соединен с информационным входом третьего регистра, первый выход которого соединен через соответствующий дополнительный вход первой группы с третьим входом третьего регистра соединен через соответствующий дополнительный вход первой группы с третьими входами восьмого, двадцать четвертого, шестнадцатого и двадцатого элементов И, третий выход третьего регистра через соответствующий дополнительный вход первой группы соединен третьими входами семнадцатого, двадцать первого и двадцать шестого элементов И и четвертыми входами десятого и одиннадцатого элементов И, пятый выход третьего регистра соединен через соответствующий дополнительный вход первой группы с третьими входами восемнадцатого, двадцать второго и двадцать седьмого элементов И и четвертым входом двенадцатого элемента И, шестой выход третьего регистра через соответствующий дополнительный вход первой группы соединен с третьими входами тринадцатого, девятнадцатого, двадцать третьего и двадцать восьмого элементов И, седьмой выход третьего регистра соединен через соответствующий дополнительный вход первой группы с третьими входами четырнадцатого и двадцать девятого элементов И, восьмой выход третьего регистра соединен через соответствующий дополнительный вход первой группы с четвертым входом пятнадцатого и третьим входом тридцатого элементов И, выходы элементов И с восьмого по тридцатый соединены с второго по двадцать четвертый входами элемента ИЛИ.

Таким образом, введение седьмого элемента И и с третьего по пятый триггеры и их новые взаимосвязи с имевшимися ранее четвертым, пятым, шестым элементами И и вторым триггером позволяют осуществить через вторую группу дополнительных входов логического блока анализ знаковых разрядов двоичного значения мембранного потенциала Р_i реализуемой модели нейрона. При этом наличие в знаковых разрядах комбинации 00 свидетельствует о положительном значении Р_i, 11 об отрицательном значении P_i, а комбинации 01 и 10 о положительном и отрицательном переполнении разрядной сетки второго регистра. Эта информация в сочетании с выбранным кодом операции, который записывается в дополнительно введенный третий регистр через седьмой управляющий вход устройства и записанными в дополнительно введенные четвертый и пятый регистры константами +1 и -1, проходя через дополнительно введенные с восьмого по тридцатый элементы И, обеспечивает настройку устройства на реализации моделей нейрона с любой из представленных на фиг.1 выходных характеристик, что обеспечивает существенное расширение функциональных возможностей устройства.

На фиг. 1 представлены выходные характеристики моделей нейрона, реализуемые устройством; на фиг.2 структурная схема устройства для моделирования нейрона; на фиг.3 структурная схема блока изменения синаптических весов; на фиг.4 структурная схема логического блока; на фиг.5 временная диаграмма работы устройства для моделирования нейрона в режиме градуального или формального нейронов; на фиг.6 временная диаграмма работы устройства для моделирования нейрона в режиме интегратора.

Устройство содержит (фиг. 2) информационные входы 1₁,1_n и 2₁,2_n блоков изменения синаптических весов 3₁,3_n, установочные входы 4₁,4_n, сумматор 5, первый регистр 6, первый элемент И7, второй элемент И8, второй регистр 9, логический блок 10, третий регистр 11, управляющие входы 12,13,14,15,16,17,18, информационные выходы 19,20,21,22. Информационные входы 1₁,1_n, 2₁,2_n подключены соответственно к первым и вторым входам n блоков изменения синаптических весов 3₁,3_n, третьи входы которых являются установочными входами 4₁,4_n устройства. Выходы n блоков изменения синаптических весов 3₁,3_n подключены к n входам сумматора 5, n+1 вход которого подсоединен к выходу первого регистра 6. Вход первого регистра 6 через первый вход первого элемента И 7 подключен к выходу сумматора 5, который, кроме того, через первый вход второго элемента И 8 подключен к входу второго регистра 9 и первому входу логического блока 10. Выход второго регистра 9 подключен к второму входу логического блока 10, первая группа дополнительных входов которого подключена к выходам третьего регистра 11. Вторая группа дополнительных входов логического блока 10 подключена соответственно к прямым и инверсным выходам двух старших разрядов второго регистра 9. Вторые входы первого 7 и второго 8 элементов И, третий, четвертый, пятый и шестой входы логического блока 10, вход третьего регистра 11 являются управляющими входами 12,13,14,15,16,17,18 устройства. Выход сумматора 5, выход второго элемента И8, выход второго регистра 9 и выход логического блока 10 являются информационными выходами 19,20,21,22 устройства.

Каждый j-й (j=1,n) блок изменения синаптических весов 3_j(фиг.3) содержит информационные входы 1_j, 2_j, установочный вход 4_j, множительное устройство 23, выход 24, сумматор 25 и регистр 26.

Логический блок 10 (фиг. 4) содержит вход 27, который является первым входом этого блока и подключается к выходу второго элемента И 8 (фиг.2), входы 28,29,30,31, образующие вторую группу дополнительных входов этого блока и подключающиеся соответственно к прямым и инверсным выходам двух старших разрядов второго регистра 9 (фиг.2), вход 32, являющийся вторым входом этого блока и пдключающийся к выходу второго регистра 9 (фиг.2), с четвертого по седьмой элементы И 34,33,36,35 соответственно, с второго по пятый триггеры 37,38,39,40 соответственно, четвертый регистр 41, первый триггер 42, пятый регистр 43, третий элемент И 44, с восьмого по тридцатый элементы И 45,50,51,53,56,60,64,66,47,54,58,62,48,55,59,63,46, 49,52,57,61,65,67 соответственно, выходы которых совместно с выходом третьего элемента И 44 соединены с первого по двадцать четвертый входами элемента ИЛИ 68, выход которого является четвертым информационным выходом 22 устройства, входы 69,70,71,72, являющиеся соответственно третьим 14, четвертым 15, пятым 16 и шестым 17 управляющими входами устройства (фиг.2), входы 73-80. образующие первую группу дополнительных входов этого блока и подключающиеся соответственно к выходам с первого по восьмой третьего регистра 11 (фиг.2).

Регистры 26 n блоков изменения синаптических весов 3₁,3_n(фиг.3), второй 9 и третий 11 регистры устройства (фиг.2), а также регистры 41 и 43 логического блока 10 (фиг.4) выполнены в виде m-разрядных, а первый регистр 6 в виде (m-2)-разрядного стандартных сдвиговых регистров. Триггеры 37,38,39,40,42 логического блока 10 (фиг. 4) являются стандартными RS- триггерами. В качестве множительного устройства 23 (фиг.3) блоков изменения синаптических весов 3₁,3_nиспользуется стандартное множительное устройство (с алгоритмом умножения младшими разрядами вперед) последовательно-параллельного типа. Принцип построения и функционирования указанных стандартных устройств известны Нешумова К.А. Электронные вычислительные машины и системы. М. Высшая школа, 1989, с.93-171; Соловьев Г.Н. Арифметические устройства ЭВМ. М. Энергия, 1978, с.7-149).

Устройство работает следующим образом.

Перед началом работы n регистров множительных устройств 23 (фиг.3), служащих для приема входных сигналов x_i,1,x_i,n, n регистров 26, служащих для записи начальных и хранения текущих значений синаптических весов τ _i,1 τ _i,n n блоков изменения синаптических весов 3₁,3_n, первый регистр 6, второй регистр 9, третий регистр 11, триггеры 37,38,39,40,42 и регистры 41,43 логического блока 10 устанавливаются в нулевое состояние. После этого осуществляется настройка устройства на требуемый режим функционирования. Для этого через установочные входы 4₁,4_n в регистры 26 блоков 3₁,3_n-1изменения синаптических весов задают в виде m-разрядных двоичных модифицированных (два разряда на знак) кодов начальные значения синаптических весов γ_0,1 γ_o,n-1 а в регистр 26 блока 3_n задают требуемое m-разрядное двоичное значение (в модифицированном коде) порога нейрона Θ_i. При этом, в регистр множительного устройства 23 (предназначенный для приема входного сигнала) блока 3_n изменения синаптических весов записывается m-разрядный двоичный модифицированный дополнительный код числа (-1), которое там постоянно хранится. В регистр 41 логического блока 10, через вход 71 (фиг.4), являющийся управляющим входом 16 устройства (фиг.2) записывается двоичный модифицированный m-разрядный код числа (+1), которое там постоянно хранится, а в регистр 43 логического блока 10, через вход 72, являющийся управляющим входом 17 устройства (фиг.2 и 4), записывается двоичный дополнительный модифицированный m-разрядный код числа (-1), которое там постоянно хранится. Затем через управляющий вход 18 в третий регистр 11 (фиг. 2) записывается требуемый код операции в виде 8-разрядного двоичного кода, в соответствии с которым устройство настраивается на реализацию выбранной модели нейрона. При коде операции 10000000 устройство реализует модель градуального нейрона с линейной аналоговой асимметричной выходной характеристикой (фиг.1,а), при коде 01000000 модель градуального нейрона с нелинейной аналоговой симметрией выходной характеристикой (фиг. 1, б) при коде 00100000 модель градуального нейрона с нелинейной аналоговой асимметричной выходной характеристикой (фиг.1,в) при коде 00010000 модель формального нейрона с симметричной ступенчатой выходной характеристикой (фиг.1,г), при коде 000010000 модель формального нейрона с симметричной трехзначной ступенчатой выходной характеристикой (фиг.1,д), при коде 00000100 модель формального нейрона с симметричной ступенчатой выходной характеристикой (фиг.1,е), при коде 00000010 модель формального нейрона с асимметричной ступенчатой выходной характеристикой (фиг. 1. ж) и при коде 00000001 модель формального нейрона с асимметричной ступенчатой выходной характеристикой (фиг. 1, к). При коде операции 00000000 логический блок 10 отключается и устройство работает в режимах интегратора, сумматора, подсчета скалярного произведения векторов. После задания кода операции устройство готово к приему m-разрядных модифицированных кодов входных сигналов x_i,1, x_i,n-1 и сигналов приращений Δ γ_i,1 Δ γ_i,n-1 которые могут поступать соответственно на информационные входы 1₁,1_n-1 и 2₁,2_n-1устройства.

Временная диаграмма работы устройства в режиме моделирования нейрона представлена на фиг.5. В течение первых m тактов осуществляется прием m-разрядных модифицированных двоичных кодов входных сигналов x_i,1,x_i,n-1 и Δ γ_i,1 Δ γ_i,n-1 и одновременно выдачу m-разрядного модифицированного двоичного кода выходного сигнала Y_выхi-1(полученного на предыдущем i-1 шаге) на информационном выходе 22 устройства. При этом в течение первых m тактов времени в блоках 3₁,3_n-1 изменения синаптических весов происходит суммирование (в сумматорах 25) поступающих приращений Δ γ_i,1 Δ γ_i,n-1 с хранящимися в регистрах 26 значениями синаптических весов γ_i-1,1,γ_i-1,n-1, полученными на предыдущем i-1 шаге. В результате в регистрах 26 блоков 3₁,3_n-1 изменения синаптических весов в данном i шаге формируются текущие значения синаптических весов γ _i,1 γ _i-1,1 + Δ γ_i,1 γ _i,n-1 γ_i-1,n-1 + Δ γ_i,n-1 В течение последующих (2m-2) тактов времени в блоках 3₁,3_nизменения синаптических весов происходит умножение, в множительных устройствах 23 (фиг. 3), поступивших входных сигналов x_i,1,x_i,n-1 на текущие значения синаптических весов γ _i,1 γ_i,n-1 и умножение величины порога Θ_i на (-1) и затем полученные (2m-2)-разрядные произведения в модифицированном двоичном коде суммируются на сумматоре 5. Другими словами, в течение указанных (2m-2) тактов времени на выходе комбинационного сумматора 5 формируется (2m-2)-разрядный модифицированный двоичный код числа P_i= x_i,j·γ_i,j-Θ_i.

Как видно из временной диаграммы на фиг.5, под действием управляющих сигналов f₁₃, поступающих через управляющий вход 13 на второй вход второго элемента И 8, старшие m разрядов ((m-2) значащих и два знаковых разряда) числа P_i записываются во второй регистр 9. При этом, после записи самого старшего m разряда числа P_i на управляющий вход 15 подается управляющий сигнал f₁₅ (фиг.5), под действием которого элементы И 33,34,35,36 логического блока 10 (фиг. 4) открываются и в зависимости от значения двух старших (знаковых) разрядов второго регистра 9 осуществляется переход в единичное состояние одного из триггеров 37,38,39,40 логического блока 10. Так, если в знаковых разрядах второго регистра 9 имеется комбинация 00 (т.е. число P_iположительное или равно нулю), то в единичное состояние переходит триггер 37, если 10 (отрицательное переполнение), то в единичное состояние переходит триггер 38, если 01 (положительное переполнение), то триггер 39, и если 11 (число P_i отрицательное), то триггер 40. Записанный в третий регистр 11 на начальном этапе код операции в виде восьмиразрядного кода поступает на первую группу дополнительных входов 73-80 логического блока 10. В зависимости от заданного кода операции и состояния триггеров 37,38,39,40 выбирается определенная группа элементов И среди множества этих элементов И 44-67 и реализуется требуемая модель нейрона и его выходная характеристика. При коде операции 10000000 на вход 73 первой группы дополнительных входов логического блока 10 поступает единичный сигнал, открывающий схему И 44 логического блока 10 (фиг.4), Если число P_i во втором регистре 9 больше или равно нулю (т.е. в знаковых разрядах регистра 9 комбинация 00 и триггер 37 в единичном состоянии (фиг. 4), то она в следующие m тактов времени с выхода регистра 9 через второй вход 32 логического блока 10 и через элемент И 44 и элемент ИЛИ 68 логического блока 10 поступает на выход 22 устройства. Если P_i < 0, то триггер 37 логического блока 10 будет в нулевом состоянии, схема И 44 логического блока 10 будет закрыта и в течение следующих m тактов времени на выходе 22 устройства будет выдаваться ноль. Иными словами, в этом режиме устройство реализует функции градуального нейрона с линейной аналоговой выходной характеристикой (фиг.1,a) P_i= x_i,j·γ_i,j-Θ_i Y_{вых i}= max0;P_i} После выдачи m-разрядного модифицированного двоичного кода числа Y_выхi на вход 69 логического блока 10, являющийся управляющий входом 14 устройства, подается единичный сигнал f₁₄ (фиг. 5), сбрасывающий триггеры 37,38,39,40 и 42 в нулевое состояние и описанная выше процедура полностью повторяется.

При коде операции 01000000 на вход 74 первой группы дополнительных входов логического блока 10 подается единичный сигнал, который открывает соответствующую группу элементов И 45,46,47,48 логического блока 10 (фиг.4). Тогда если величина P_i ≥0 (т.е. в знаковых разрядах регистра 9 комбинация 00 и триггер 37 в единичном состоянии), то она с выхода регистра 9 через второй вход 32 логического блока 10, через элемент И 45 и элемент ИЛИ 68 логического блока 10 поступает в течение m тактов времени на выход 2 устройства. Если в знаковых разрядах второго регистра 9 комбинация 01 (т.е. регистр 39 в единичном состоянии), то это свидетельствует о положительном переполнении, т. е. величина P_i превышает наибольшее положительное число, помещающееся в разрядную сетку второго регистра 9 (в качестве максимального положительного числа выбрана величина +1, так как в устройстве используются модифицированные двоичные коды с фиксированной запятой перед старшим разрядом). В этом случае из регистра 41 величина (+1) (записанная в регистр 41 на начальном этапе) через элемент И 46 и элемент ИЛИ 68 логического блока 10 (фиг.4) поступает на выход 22 устройства. Если величина P_i<0 (в знаковых разрядах второго регистра комбинация 11 и триггер 40 в единичном состоянии), то она с выхода регистра 9 через второй вход 32. элемент И 47 и элемент ИЛИ 68 логического блока 10 поступает на выход 22 устройства. Если в знаковых разрядах второго регистра 9 комбинация 10 (т.е. отрицательное переполнение), то с выхода регистра 43 через элемент И 48, элемент ИЛИ 68 логического блока 10 на выход 22 устройства поступает максимальное отрицательное число -1, которое может поместиться в разрядной сетке регистра 9.

В результате в данном режиме устройства реализует алгоритм градуального нейрона с нелинейной аналоговой симметричной выходной характеристикой (фиг. 1,б) P_i= x_i,j·γ_i,j-Θ_i Y_{вых i}= P
При коде операции 00100000 на вход 75 первой группы дополнительных входов логического блока 10 подается единичный сигнал, отпирающий схемы И 49,50 логического блока 10 (фиг.4). Тогда, если P_i ≥ 0 (в знаковых разрядах второго регистра 9 через второй вход 32, схему И 50, схему ИЛИ 68 логического блока 10 поступает в течение m тактов на выход 22 устройства. Если имеет место положительное переполнение (в знаковых разрядах второго регистра 9 комбинация 01 и триггер 39 в единичном состоянии), то величина (+1) с выхода регистра 41 через схему И 49 и схему ИЛИ 68 поступает на выход 22 устройства. В остальных случаях, т.е. когда P_i < 0 или имеет место отрицательное переполнение на выходе 22 устройства в течение m тактов будет выдаваться ноль, т.е. при данном режиме устройство реализует алгоритм градуального нейрона с нелинейной аналоговой несимметричной характеристикой (фиг.1,в)
P_i= x_i,j·γ_i,j-Θ_i
Y_{вых i}= 1
При коде операции 00010000 на вход 76 первой группы дополнительных входов логического блока 10 поступает единичный сигнал и отпирает схемы И 51,52,53,54,55 логического блока 10. Тогда, если P_i>0 (есть хоть одна единица в значащих разрядах кода числа P_i и триггер 42 находится в единичном состоянии), то триггер 37 в единичном состоянии и величина (+1) с выхода регистра 41 через схему И 51 и схему ИЛИ 68 логического блока 10 (фиг.4) поступает на выход 22 устройства. Аналогичная ситуация происходит и в том случае, когда имеет место положительное переполнение разрядной сетки регистра 9 и триггер 39 находится в единичном состоянии и отпирает схему И 52 логического блока 10. Если P_i 0 (и знаковые и значащие разряды равны нулю), то триггер 42 в нулевом состоянии, триггер 37 в единичном состоянии и величина (-1) с выхода регистра 43 через схему И 53 и схему ИЛИ 68 логического блока 10 происходит на выход 22 устройства. Такая же ситуация происходит при Р_i < 0 или отрицательном переполнении, только в этих случаях величина (-1) проходит на выход 22 устройства соответственно через схему И 54 или схему И 55 логического блока 10. В данном режиме устройство реализует алгоритм формального нейрона с симметричной ступенчатой выходной характеристикой (фиг.1,г):
P_i= x_i,j·γ_i,j-Θ_i
Y_{вых i}=
При коде операции 00001000 на вход 77 первой группы дополнительных входов логического блока 10 поступает единичный сигнал и отпирает схемы И 56, 57, 58, 59 логического блока 10. Тогда если P_i > 0 (или имеет место положительное переполнение) и триггер 37 (или триггер 39) в единичном состоянии, то величина (+1) с выхода регистра 41 через элемент И 56 (или элемент И 57) и схему ИЛИ 68 логического блока 10 поступает на выход 22 устройства, Если P_i 0 схемы И 56.57,58,59 заперты и на выходе 22 устройства в течение m тактов будет поступать ноль. Когда P_i < 0 (или имеет место отрицательное переполнение) и триггер 40 (или триггер 38) в единичном состоянии, то с выхода регистра 43 величина (-1) проходит через элемент И 58 (или элемент И 59) и схему ИЛИ 68 логического блока 10 на выход 22 устройства. В этом режиме устройство реализует алгоритм формального нейрона с симметричной трехзначной ступенчатой выходной характеристикой (фиг.1,д):
P_i= x_i,j·γ_i,j-Θ_i
Y_{вых i}=
При коде операции 00000100 на вход 78 первой группы дополнительных входов логического блока 10 поступает единичный сигнал, который отпирает схемы И 60,61,62,63 логического блока 20 (фиг.4). Тогда, если P_i≥0 (или есть положительное переполнение) и триггер 37 (или триггер 39) в единичном состоянии, то величина (+1) с выхода регистра 41 через схему И 60 (или схему И 61) и схему ИЛИ 68 логического блока 10 поступает на выход 22 устройства. Если P_i <0 (или отрицательное переполнение) и триггер 40 (или триггер 38) в единичном состоянии, то величина (-1) с выхода регистра 43 через схему И 62 (или схему И 63) и схему ИЛИ 68 логического блока 10 поступает на выход устройства. В этом режиме устройство реализует алгоритм формального нейрона с симметричной ступенчатой выходной характеристикой (фиг,1,е)
P_i= x_i,j·γ_i,j-Θ_i
Y_{вых i}=
При коде операции 00000010 на вход 79 первой группы дополнительных входов логического блока 10 поступает единичный сигнал, отпирающий схемы И 64,65 логического блока 10 (фиг.4). Тогда если P_i≥0 (или есть положительное переполнение) и триггер 37 (или триггер 39) в единичном состоянии, то величина (+1) с выхода регистра 41 через схему И 64 (или схему И 65) и схему ИЛИ 68 логического блока 10 поступает на выход 22 устройства. В остальных случаях (P_i<0 или отрицательное переполнение) схемы И 64,65 будут закрыты и на выходе 22 устройства будет ноль. В этом режиме устройство реализует алгоритм формального нейрона с асимметричной ступенчатой выходной характеристикой (фиг.1,ж).

P_i= x_i,j·γ_i,j-Θ_i
Y_{вых i}=
При коде операции 00000001 на вход 80 первой группы дополнительных входов логического блока 10 поступает единичный сигнал и отпирает схемы И 66,67 логического блока 10 (фиг.4). Тогда, если P_i>0 (или есть положительное переполнение) и триггер 37 (или триггер 39 находится в единичном состоянии, то величина (+1) с выхода регистра 41 через схему И 66 (или схему И 67) и схему ИЛИ 68 логического блока поступает на выход 22 устройства. В остальных случаях (P_i ≅0 или отрицательное переполнение) на выходе 22 устройства будет ноль. В этом режиме устройство реализует алгоритм формального нейрона с асимметричной ступенчатой выходной характеристикой (фиг.1,к).

P_i= x_i,j·γ_i,j-Θ_i
Y_{вых i}=
Из приведенного описания работы устройства видно, что при его функционировании в режиме градуального или формального нейронов водные сигналы x_i,1, x_i,n-1 могут поступать на входы 1₁,1_n-1 только с интервалом (2m-2) тактов (где m разрядность двоичных кодов сигналов x_i,j) (фиг.5). Это позволяет естественным образом моделировать период рефрактерности нейрона и менять его путем изменения параметра m.

Операцию скалярного произведения векторов можно реализовать, если в качестве компонент одного вектора взять значения синаптических весов γ _i,1 γ _i,n а в качестве компонент другого вектора входные сигналы x_i,1,x_i,n. При этом в регистр 11 записывается код операции 00000000, при котором логический бок 10 отключается. Тогда в течение (2m-2) тактов времени на выходе сумматора 5 формируется (2m-2)-разрядный двоичный модифицированный код числа
x_i,j·γ_i,j, являющегося скалярным произведением векторов и , которое поступает на выход 19 устройства. Если на управляющие входы 12 и 13 поступают управляющие сигналы f₁₂ и f₁₃ так, как это показано на фиг.5, то на информационном выходе 20 устройства будут формироваться только m старших разрядов скалярного произведения. Эти же m старших разрядов скалярного произведения записываются во второй регистр 9, где в случае необходимости они могут храниться и в требуемые моменты времени выдаваться на информационном выходе 21 устройства. Возможность получения и выдачи скалярного произведения в виде (2m-2)-разрядного или m-разрядного двоичного кода позволяет реализовать указанную операцию с требуемой точностью.

При настройке устройства на режим цифрового интегратора, работающего по формуле прямоугольников, используется только один j блок изменения синаптических весов 3_j, а в регистр 11 записывается код операции 00000000, при котором логический блок 10 отключается. Перед началом работы в регистр 26 j блока изменения синаптических весов 3_jзаписывается начальное значение подинтегральной функции Y_o,j. Временная диаграмма работы устройства в этом режиме приведена на фиг.6. В течение первых m тактов времени на вход 1_j поступает значение независимой переменной Δ t_j, которое записывается в регистр множительного устройства 23, на вход 2_j значение приращения подинтегральной функции ΔY_i,j, которое суммируется в сумматоре 25 с начальным значением этой функции Y_o,j и полученное текущее значение подинтегральной функции Y_i,j= Y_o,j + ΔY_i,j записывается в регистр 26, на выходе 20 устройства формируется приращение интеграла Δ P_i-1.j, полученное на предыдущем i-1 шаге. В течение следующих (2m-2) тактов в множительном устройстве 23 блока 3_j реализуется умножение Y_i,j на Δt_j и на выходе сумматора 5 формируется (2m-2)-разрядное значение приращения интеграла Δ P_i,j Δ t_j ˙ ( Y _i-1,j + Δ Y _i,j )
При этом, под действием управляющих сигналов f₁₂ и f₁₃ (фиг.6), первые (m-2) младших разрядов записываются в первый регистр 6, являющийся регистром остатка, а остальные m старших разрядов ((m-2) значащих и два знаковых во второй регистр 9, из которого они могут быть считаны в любой требуемый момент времени на информационный выход 21 устройства. При поступлении новых значений входных сигналов, описанная процедура полностью повторяется.

Наряду с описанными режимами устройство может выполнять функции сумматора входных сигналов x_i,1,x_i,n, для чего достаточно задать все значения синаптических весов γ _i,1 γ_in равными 1, и использовать информационный выход 19 устройства.

Таким образом, использование новых элементов: третий регистр, с третьего по пятый триггеры, с седьмого по тридцатый элементы И, четвертый и пятый регистры и взаимосвязи между ними выгодно отличает предлагаемое устройство от прототипа, так как позволяет не только реализовать все его режимы работы, но и существенно их расширить за счет реализации алгоритмов градуального нейрона с нелинейными выходными характеристиками и алгоритмов формального нейрона с различными выходными ступенчатыми характеристиками, что значительно расширяет его функциональные возможности.

Формула изобретения

УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ НЕЙРОНА, содержащее n блоков изменения синаптических весов, сумматор, два регистра, первый и второй элементы И и логический блок, содержащий два триггера, с третьего по шестой элементы И и элемент ИЛИ, причем первая и вторая группы информационных входов устройства являются первыми и вторыми группами входов соответственно n блоков изменения синаптических весов, выходы которых соединены с первого по n-й входами сумматора, (n + 1)-й вход которого соединен с выходом первого регистра, вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом сумматора, первым входом второго элемента И и является первым информационным выходом устройства, выход второго элемента И является вторым информационным выходом устройства и соединен с входом второго регистра и входом установки в "1" первого триггера, выход второго регистра является третьим информационным выходом устройства и соединен с первым входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, выход которого является четвертым информационным выходом устройства, первый и второй управляющие входы которого соединены с вторыми входами первого и второго элементов И соответственно, группа установочных входов устройства соединена с третьими входами n блоков изменения синаптических весов, третий управляющий вход устройства соединен с входом сброса первого триггера, четвертый управляющий вход устройства с первым входом четвертого элемента И, отличающееся тем, что устройство содержит третий регистр, а в логический блок дополнительно введены четвертый и пятый регистры, с третьего по пятый триггеры и с седьмого по тридцатый элементы И, причем первый вход четвертого элемента И соединен с первыми входами с пятого по седьмой элементов И, выходы элементов И с четвертого по седьмой соединены с входами установки в "1" триггеров с второго по пятый соответственно, входы сброса которых соединены с входом сброса первого триггера, прямой и инверсный выходы старшего разряда второго регистра соединены с вторыми входами четвертого и шестого и пятого и седьмого элементов И соответственно, прямой и инверсный выходы второго разряда второго регистра соединены с третьими входами шестого и седьмого и четвертого и пятого элементов И соответственно, выход второго триггера с вторым входом третьего элемента И и первыми входами элементов И с восьмого по пятнадцатый, первый вход третьего элемента И соединен с вторыми входами восьмого и девятого и первым входом шестнадцатого элементов И, второй вход которого соединен с выходом пятого триггера и первыми входами элементов И с семнадцатого по девятнадцатый, выход третьего триггера соединен с первыми входами элементов И с двадцатого по двадцать третий, выход четвертого триггера с первыми входами элементов И с двадцать четвертого по тридцатый, пятый и шестой управляющие входы устройства соединены с установочными входами четвертого и пятого регистров соответственно, выход четвертого регистра соединен с его информационным входом и вторыми входами десятого, с двенадцатого по пятнадцатый и с двадцать четвертого по тридцатый элементов И, прямой выход первого триггера соединен с третьими входами десятого, двенадцатого и пятнадцатого элементов И, инверсный выход первого триггера соединен с вторым входом одиннадцатого элемента И, выход пятого регистра с его информационным входом и вторыми входами элементов И с семнадцатого по двадцать третий и с третьим входом одиннадцатого элемента И, седьмой управляющий вход устройства соединен с информационным входом третьего регистра, первый выход которого соединен с третьим входом третьего элемента И, второй выход третьего регистра соединен с третьими входами восьмого, двадцать четвертого, шестнадцатого и двадцатого элементов И, третий выход третьего регистра соединен с третьими входами девятого и двадцать пятого элементов И, четвертый выход с третьими входами семнадцатого, двадцать первого и двадцать шестого элементов И и четвертыми входами десятого и одиннадцатого элементов И, пятый выход с третьими входами восемнадцатого, двадцать второго и двадцать седьмого элементов И и четвертым входом двенадцатого элемента И, шестой выход с третьими входами тринадцатого, девятнадцатого, двадцать третьего и двадцать восьмого элементов И, седьмой выход с третьими входами четырнадцатого и двадцать девятого элементов И, восьмой выход с четвертым входом пятнадцатого и третьим входом тридцатого элементов И, выходы элементов И с восьмого по тридцатый соединены с второго по двадцать четвертый входами элемента ИЛИ.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6