Релейный пропорционально-интегрально-дифференциальный регулятор

 

Использование: в технических средствах систем автоматики и предназначено для использования в системах управления динамическими объектами и технологическими процессами. Сущность изобретения: особенностью заявленною ПИД регулятора является наличие форсирующего звена (корректирующею формирователя импульсных сигналов, включенного между входной шиной устройства и входом ин тегратора, определяющего астатические свойства регулятора. Фyнкционированне форсирующею звена начинается с момента превышения по абсолютной величине ошибкой управлений заданного значения. Указанное построение ПИД-регулятора позволяет увеличит его бысродеиствие и уменьшить колебательность ошибки управления в переходных режимах. При этом устройство сохраняет свойства астатического регулятора. 1 з.п.ф-лы, 6 ил.

Предлагаемое изобретение относится к техническим средствам систем автоматики и может быть использовано в релейных системах управления технологическими процессами и динамическими объектами.

Наиболее эффективно применение устройства в высокоточных системах управления, функционирующих в условиях таких внешних возмущений, как сигналы помехи в датчиках первичной информации и квазистатические возмущения, действующие на объект управления.

Известны релейные регуляторы (РР), выполненные в виде трехпозиционных реле, охваченных цепями отрицательной обратной связи (ООС), и содержащие фильтры нижних частот (ФНЧ) на входах [1] т.е. они структурно представляют собой последовательно соединенные ФНЧ и пропорционально-дифференциальный (ПД) регулятор.

В качестве недостатков РР можно указать на зависимость ошибки отклонения от действия внешних возмущений на систему управления при их использовании, кроме того, можно указать на трудность выбора параметров, обеспечивающих компромисс между требуемой помехоустойчивостью и быстродействием устройства.

Из известных устройств в качестве прототипа изобретения может служить пропорционально-интегральный дифференциальный (ПИД) регулятор [2] Известное устройство содержит последовательно соединенные суммирующий интегратор и ПД-регулятор, выполненный в виде трехпозиционного релейного элемента (РЭ), охваченного цепью апериодической ООС. Суммирующие входы интегратора являются приемниками сигналов ошибки управления по положению, скорости и т.д.

Данное устройство позволяет обеспечить высокоточное управление при действии сигналов помехи и позволяет обеспечить астатическое управление при действии на объект управления квазистатических возмущений.

В качестве основного недостатка известного устройства можно указать на его пониженное быстродействие при отработке начальных рассогласований и колебательный характер переходных процессов, что приводит к повышенным энергозатратам на управление.

Целью изобретения является повышение быстродействия ПИД-регулятора в переходных режимах и уменьшение энергозатрат на управление.

Поставленная цель достигается тем, что в релейный ПИД-регулятор, содержащий последовательно соединенные шину входного сигнала, суммирующий интегратор, релейный ПД-регулятор и шину выходного сигнала, введен корректирующий формирователь импульсных сигналов, выход которого соединен со вторым входом суммирующего интегратора, его вход запуска соединен с шиной входного сигнала, а его обнуляющий вход соединен с шиной выходного сигнала, при этом корректирующий формирователь импульсных сигналов выполнен в виде последовательно соединенных фильтра нижних частот (ФНЧ), трехпозиционного релейного элемента и запоминающего переключателя, информационный и управляющий входы которого объединены, а его выключающий вход является обнуляющим входом корректирующего формирователя импульсных сигналов.

Запоминающий переключатель выполнен в виде последовательно соединенных первой схемы выделения абсолютного значения сигнала, триггера, ко второму входу которого подключена вторая схема выделения абсолютного значения сигнала, и переключателя, причем вход первой схемы выделения абсолютного значения является управляющим входом, вход второй схемы выделения абсолютного значения сигнала является обнуляющим входом, а сигнальный выход переключателя является выходом запоминающего переключателя.

Суть изобретения изобретения поясняется фиг. 1 6.

На фиг. 1 представлен заявляемый регулятор. На фиг. 2 показана система управления, в состав которой входит регулятор. На фиг. 3 и 4 показано построение функциональных блоков регулятора. На фиг. 5 приведен фазовый портрет системы управления с заявляемым регулятором итобъектом управления первого порядка. На фиг. 6 показан фазовый портрет системы управления с известным регулятором (в качестве сравнения с известным решением).

На фиг. 1 4 показано: 1 ПИД-регулятор; 2 шина входного сигнала (ПИД-регулятора); 3 суммирующий интегратор (в дальнейшем по тексту - интегратор 3); 4 ПД-регулятор; 5 шина выходного сигнала (ПИД-регулятора); 6 корректирующий формирователь импульсных сигналов (в дальнейшем по тексту блок 6); 7, 13 -трехпозиционный релейный элемент (РЭ); 8 цепь инерционной ООС; 10 объект управления; 11 измеритель ошибки управления; 12 фильтр нижних частот (ФНЧ); 14 запоминающий переключатель (переключатель 14); 15 - триггер с возможностью переключения разнополярным сигналом (триггер 15); 16 - статический триггер; 17 схема выделения абсолютного значения сигнала (блок 17); 18 переключатель.

ПИД-регулятор (1) выполнен следующим образом.

Шина (2) входного сигнала соединена с одним из входов интегратора 3 и с запускающим (а) входом блока 6 (вход ФНЧ 12). Выход блока 6 соединен с другим входом интегратора 3. Выход интегратора 3 соединен с входом ПД-регулятора (вход сумматора 9). ПД-регулятор 4 выполнен на трехпозиционном РЭ 7, охваченном цепью инерционной ООС 8 через сумматор 9. Выход ПД-регулятора 4, соединенный с шиной выходного сигнала 5 и с обнуляющим (b) входом блока 6, является выходом ПИД-регулятора. Блок 6 содержит последовательно соединенные ФНЧ 12, трехпозиционный РЭ 13 и запоминающий переключатель 14 через информационный вход (с), соединенный с управляющим входом (d). Выключающий вход (b) запоминающего переключателя 4 является обнуляющим входом блока 6.

Запоминающий переключатель 14 содержит триггер 15 с возможностью управления разнополярным сигналом, выполненный на статическом триггере 16 и схемах 17 выделения абсолютного значения сигнала. Выход статического триггера 18 соединен с управляющим входом переключателя 18.

Блок 7 содержит две однопереходные структуры (например, диоды) и схему ИЛИ, один вход которой инверсный. На фиг. 4 показан случай выделения положительного сигнала.

Рассмотрим вначале функционирование блока.

Сигнал, действующий на его входе фильтруется ФНЧ 12 и преобразовывается в релейный сигнал (если входной сигнал превышает зону нечувствительности "р". За счет действия релейного сигнала на входе d запоминающего переключателя 14 срабатывает триггер 16 (фиг. 3), следствием чего является срабатывание переключателя 18, т.е. переключатель 14 пропускает релейный сигнал, который действует на его выходе (е) до тех пор, пока на входе (b) переключателя 14 не появится релейный обнуляющий сигнал. (Этот сигнал поступает через блок 17 на обнуляющий вход R статического триггера 16 фиг. 3).

Ниже рассматривается работа ПИД-регулятора в составе системы управления (фиг. 2) с объектом управления (10) первого порядка, описываемого уравнением Выражение (1) представляет собой, например, описание инерционного объекта при управлении скоростью его движения в тех случаях, когда влияние среды не оказывает значительного влияния на динамику управления. ПИД-регулятор 1 можно описать следующим образом: η в (1) внешнее возмущение где Ω программный сигнал, w выходной сигнал системы управления,
e входной сигнал регулятора, R(ε,U) оператор преобразования, характеризующий функционирование блока 8, описанное выше.

W₈ (t) передаточная функция цепи инерционной ООС.

Если блок 8 представляет собой (как наиболее частный случай применения) апериодическое звено, то выражение (4) имеет вид

Рассмотрим функционирование системы управления, описываемой выражениями (1 3,5).

Пусть, например, сигнал ε = Ω-ω имеет постоянное положительное значение, а изображающая точка на фазовом портрете (фиг.5, а) занимает положение М.

С течением времени за счет изменения сигнала Z (который при отсутствии выходного сигнала блока 6 соответствует сигналу v = ∫ε·dt) происходит включение РЭ 7 на границе (т.М₁).

При включении РЭ 7 в силу (5) начинает изменяться (увеличиваться по абсолютной величине) сигнал α на выходе цепи ООС 8, а также формируется сигнал управления U объектом управления 10.

За счет уменьшения абсолютного значения сигнала S = Z-α РЭ 7 выключается и прекращается воздействие сигнала U на объект управления (т.М₂ на фиг. 5, а).

Уравнение линии переключения при рассмотренном процессе:
L1: ϕ = h, (6)
L2: ε= -1/T(ϕ-h). (7)
Выражение (7) получено с учетом (5) и в силу того, что при подходе изображающей точки М к линии L2 среднее значение U > 0.

Аналогичны выражения уравнений линий


Пусть, например, в некоторый момент за счет действия внешнего возмущения или изменения сигнала Ω (т.М на фиг. 5,в) скорость изображающей точки начинает интенсивно изменяться и в дальнейшем становится по абсолютной величине больше значения Р (т.М₄ на фиг. 5,в) границы зоны нечувствительности РЭ 13 фиг. 2 (запаздывание, вносимое ФНЧ 12, для упрощения описания не учитывается).

При срабатывании РЭ 13 с выхода блока 6 на интегратор 3 начинает поступать сигнал U₆ постоянной величины, вследствие чего начинается интенсивный рост сигнала Z:
Z = ∫ (ε+U₆)dt.
Действие сигнала U₆ приводит к смещению линий переключения L1 и L2 в сторону начала координат фазового портрета (фиг. 5,в). Линии смещаются в направлении от начала координат, т.е. происходит параллельное смещение линий переключений. При попадании изображающей точки на смещенную линию (т.М₅, линия L'1 на фиг.5,в) формируется передний фронт сигнала U, которым производится размыкание переключателя 14, т.е. прекращается поступление сигнала с выхода блока 6 на вход интегратора 3. При появлении сигнала U начинается компенсация сигнала ошибки ε и возникает процесс управления, аналогичный рассмотренному выше (при отсутствии выходного сигнала с блока 6).

В качестве доказательства получения эффекта от использования заявляемого устройства следует сравнить фазовые портреты, приведенные на фиг. 5 б и фиг. 6 (фазовый портрет системы управления с регулятором прототипом).

Пусть, например, координаты точек М₄ и одинаковы. (Р-скорость, соответствующая порогу включения РЭ 13), а на объект управления действует постоянное возмущение U > η const. Пусть, далее, скорость смещения линий переключения L1 и L2 значительно превышает скорость изображающей точки.

В этом случае координаты точек М₄ и M₅ (фиг. 5 б,) можно считать одинаковыми, а скорость изображающей точки практически не превышает значения Р.

В известных решениях скорость изображающей точки M₅ (на границе включения регулятора) будет, в силу (1), равна

или, если учесть, что координаты точек М₄ и одинаковые,

Перерегулирование по скорости в известном решении относительного заявленного:

и, следовательно, зависит от момента появления возмущения внутри зоны нечувствительности.

Диапазон перерегулирования

Таким образом, заявленное устройство всегда имеет выигрыш по параметру "перерегулирование по скорости сигнала ошибки управления", вследствие уменьшения времени движения внутри зоны нечувствительности за счет смещения границ зоны нечувствительности (при действии внешних возмущений или интенсивном изменении входного сигнала) увеличивается быстродействие регулятора. Уменьшение энергозатрат на управление обусловлено устранением необходимости отработки сигналов, вызванных перерегулированием по скорости ошибки управления.

Формула изобретения

1. Релейный пропорционально-интегрально-дифференциальный регулятор, содержащий последовательно соединенные шину входного сигнала, суммирующий интегратор, релейный пропорционально-дифференциальный регулятор, выполненный в виде трехпозиционного релейного элемента, охваченного цепью инерционной отрицательной обратной связи через инвертирующий вход сумматора, и шину выходного сигнала, отличающийся тем, что в него введен корректирующий формирователь импульсных сигналов, выход которого соединен с вторым входом суммирующего интегратора, его вход запуска соединен с шиной входного сигнала, а его обнуляющий вход соединен с шиной выходного сигнала, при этом корректирующий формирователь импульсных сигналов выполнен в виде последовательно соединенных фильтра нижних частот, трехпозиционного релейного элемента и запоминающего переключателя, информационный и управляющий входы которого объединены, а его выключающий вход является обнуляющим входом корректирующего формирователя импульсных сигналов.

2. Регулятор по п.1, отличающийся тем, что запоминающий переключатель выполнен в виде последовательно соединенных первой схемы выделения абсолютного значения сигнала, триггера, к второму входу которого подключена вторая схема выделения абсолютного значения сигнала, и переключателя, причем вход первой схемы выделения абсолютного значения сигнала является управляющим входом, вход второй схемы выделения абсолютного значения сигнала является обнуляющим входом, а сигнальный выход переключателя является выходом запоминающего переключателя.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6