Устройство для записи цифровых информационных сигналов на информационную дорожку магнитного носителя записи

 

Использование: в области накопления информации, в частности, устройства для записи цифровой информации на магнитном носителе. Сущность изобретения: устройство выполнено с возможностью записи n-разрядных информационных слоев на магнитный носитель записи, обеспечения привязки 1-разрядного цифрового слова к этим информационным словам. Кроме того, (n+1)-разрядные информационные слова кодируются в предварительном преобразователе типа aТ в (n+m)-разрядные канальные слова, под которыми они записываются на носитель записи. Привязка 1-разрядных слов обеспечивается каждый раз таким образом, что текущее цифровое суммарное значение в выходном сигнале предварительного преобразователя отражает требуемую зависимость как функцию времени. Например, в поток канальных данных может быть вставлен пилот-сигнал, который может быть использован для осуществления слежения во время воспроизведения. Для n выполняется следующее условие: a 2 и n 1. Желательно, чтобы n m, например, n 10. 11 ил.

Изобретение относится к области накопления информации, в частности, к устройству для записи информационного сигнала на информационную дорожку магнитного носителя записи.

Известно устройство для записи информации, содержащее входной терминал, кодирующий блок, имеющий предварительный преобразователь типа аТ, функционирующий при целом числе больше и равном двум и выполненный с возможностью преобразования n-разрядных информационных слов в (n+m)-разрядные канальные слова, записывающий блок, вход которого соединен с выходом кодирующего блока /1/.

Для такого устройства описание процесса кодирования дается в соответствии с процедурой использования просмотровой таблицы, согласно которой канальное слово подается посредством предварительного преобразователя типа 2Т к записывающему блоку. В этом случае применяется метод записи без возвращения к нулю с инверсией. При более детальном рассмотрении дается описание преобразования 8-ми разрядных слов в 10-ти разрядные слова, где каждому 8-ми разрядному информационному слову предусмотрены по крайней мере три 10-ти разрядных слова из просмотровой таблицы, каждое имеющее взаимно различную степень несоответствия.

При обеспечении соответствующей выборки этих трех 10-ти разрядных слов текущее (рабочее) цифровой суммарное значение в потоке последовательных данных канальных слов на выходе блока предварительного преобразователя может контролироваться таким образом, что требуемое изменение текущего цифрового суммарного значения обеспечивается как функция времени.

Задачей изобретения является возможность предложить устройство, с помощью которого также возможно обеспечить установку требуемого текущего цифрового суммарного значения, рассматриваемого как функция времени, но в котором используется иной вид кодирования, причем система кодирования имеет упрощенную структуру и предусматривает возможность выполнения высокоэффективного кодирования.

Задача изобретения решается тем, что кодирующий блок содержит средства привязки сигнала, предназначенные для обеспечения привязки каждый раз m-разрядного цифрового слова, где m равно 1, к последующему n-разрядному информационному слову для получения (n+1)-разрядного информационного слова, при этом предварительный преобразователь типа аТ выполнен с возможностью преобразования (n+1)-разрядных информационных слов в (n+1)-разрядные канальные слова, а блок кодирования, кроме того, содержит средства генерации управляющего сигнала, выполненные с возможностью обеспечения приема (n+1)-разрядных канальных слов, поступающих от предварительного преобразователя типа аТ и для получения управляющего сигнала из (n+1)-разрядных слов. Средства привязки сигнала выполнены с возможностью обеспечения привязки 1-разрядного цифрового слова к n-разрядному информационному слову в ответ на этот управляющий сигнал таким образом, что текущее цифровое суммарное значение выходного сигнала предварительного преобразователя, откладываемое в виде графика относительно оси времени, отражает характер изменения этой величины в соответствии с требуемой диаграммой.

В этой связи следует отметить такую существенную особенность, как использование предварительного преобразователя типа аТ при условии, что a≥2. В первую очередь выбор предварительного преобразователя определяется механизмом обнаружения, обеспечиваемым в воспроизводящей части системы.

Кроме того, в подобных системах важно обеспечить, чтобы величина Т_мах в потоке последовательных данных канальных слов, т. е. максимальное число последовательных "нулей" или "единиц" в этом потоке данных не превышало конкретное значение.

Вставка 1-разрядного цифрового слова в цифровые данные в сочетании с процедурой кодирования посредством предварительного преобразователя типа аТ представляет возможность обеспечить ограничение величины Т_мах. При использовании предварительного преобразователя с a≥2 это ограничение более эффективно, чем в случае применения предварительного преобразователя типа 1Т.

Таким образом, кодирование n-разрядных информационных слов в (n+1)-разрядные канальные слова в устройстве, осуществляемом в соответствии с изобретением, обеспечивается очень простым способом в результате разрешения 1-разрядного цифрового слова, предшествующего n-разрядным информационным словам. Из полученного таким образом (n+1)-разрядного информационного слова обеспечивается равенство n самых младших (или скорее, самых старших) двоичных разрядов первоначальному n-разрядному информационному слову. Таким образом, нет необходимости в использовании просмотровой таблицы, обеспечиваемой для функционирования устройств известного уровня техники.

Кроме того, при выборе числа n больше или равно 10 может быть обеспечено высокоэффективное кодирование. Например, если предположить n равным 24, то при этом значении будет достигнута 96% эффективность, которая очень высока по сравнению с эффективностью кодирования, описание которой было дано в вышеупомянутой публикации.

В соответствии с изобретением для устройства, содержащего предварительный преобразователь типа 2 (или более) Т, теперь будет достаточно обеспечить привязку только одного разряда к n-разрядному информационному слову. Действительно, привязка этого отдельного разряда дает возможность обеспечить инверсию знака только для половины из числа разрядов полученного канального слова. Однако оказалось, что это достаточно и для обеспечения контроля текущего цифрового суммарного значения выходного сигнала предварительного преобразователя.

Дальнейшее разъяснение сущности изобретения будет дано со ссылкой на чертежи, где: на фиг. 1 представлен первый пример осуществления устройства, на фиг. 2 представлен предварительный преобразователь типа аТ, на фиг. 3 представлен один из вариантов осуществления средств генерации управляющего сигнала, на фиг. 4 представлен другой вариант осуществления средств генерации управляющего сигнала, на фиг. 5 представлены средства объединения сигнала, когда производится вставка между средствами привязки сигнала и предварительным преобразователем типа аТ, на фиг. 6 представлен еще один примерный вариант осуществления средств объединения сигнала, на фиг. 7 представлен третий примерный вариант осуществления устройства, на фиг. 8 представлены дополнительные средства, добавляемые к средствам генерации управляющего сигнала, показанными на фиг. 4, на фиг. 9 представлено воспроизводящее устройство, предназначенное для считывания и декодирования потока последовательных данных (n+1)-разрядных канальных слов,
на фиг. 10 представлен поток последовательных данных нескольких последовательных информационных слов и
на фиг. 11 представлено устройство, работающее в режиме опережения во время выполнения операции кодирования на одно информационное слово, предназначенное для преобразования.

Устройство содержит (фиг. 1) входной терминал (клемму) 1, соединенный с преобразователем 2 параллельного кода в последовательный. Преобразователь 2 обеспечивает преобразование (в качестве примера) трех этих 8-ми разрядных цифровых слов в отдельное 24-х разрядное информационное слово, которое представлено на выходе 3. Устройство содержит блок 4 привязки сигнала, предназначенный для обеспечения привязки 1-разрядного цифрового слова к последовательным n(= 24)-разрядным информационным словам, представленным на входе 5. Блок 4, кроме того, содержит первый блок 6, в котором "0" добавляется к 24-х разрядному информационному слову, т. е. приставляется спереди 24-х разрядного информационного слова, и второй блок 7, в котором "1" приставляется спереди 24-х разрядного информационного слова. Полученные таким образом 25-ти разрядное информационные слова передаются к выходам 8 и 9 соответственно и через выходы каждое подается (поз. 12) соответственно к предварительным преобразователям типа аТ 10 и 11 соответственно, с присущим им целым числом, большим или равным 2.

На фиг. 2 представлен предварительный преобразователь типа 2Т. В преобразователе этого типа выходной сигнал операции исключающего ИЛИ, присутствующий на выходе 13, задерживается на тактовые периоды Т входного сигнала и по цепи обратной связи подаются на вход операции исключающего ИЛИ. Такт Т представляет собой тактовый период последовательного цифрового сигнала, подаваемого к предварительным преобразователям типа аТ 10 и 11. Предварительные преобразователи 10 и 11 обеспечивают преобразование (n+1)-разрядных информационных слов, подаваемых к их входам, в (n+1)-разрядные канальные слова, представленные на выходах 13 и 14 соответственно. Выходы 13 и 14 соответственно соединены со входами 15 и 16 соответственно средств 17 генерации управляющего сигнала на выходе 18 в зависимости от (n+1)-разрядных канальных слов. Выходы 13 и 14 предварительных преобразователей 10 и 11, кроме того, соединены с соответствующими терминалами 19 и 20 контролируемых средств коммутации. Терминал 21 средств 22 коммутации подсоединен ко входу 23 записывающего блока 24. Выход 18 подсоединен к входу 25 управляющего сигнала средств 22 коммутации и к входам 26, 27 управляющего сигнала предварительных преобразователей типа аТ 10 и 11 соответственно.

Возможный пример осуществления блока 17 генерации представлен на фиг. 3. Этот блок содержит интеграторы 28 и 29, входы которых соединены с соответствующими входами 15 и 16. Выходы интеграторов соединены с первыми входами блоков 30 и 31 объединения сигналов соответственно. Выходы блоков 30, 31 соединены со входами компаратора 32.

Блок 17 содержит в случае необходимости (фиг. 4) генератор 33 сигналов, вход которого соединен со вторыми входами блоков 30, 31 объединения. Очевидно, что если отсутствует генератор сигналов, то также могут не предусматриваться блоки объединения. Блоки объединения работают как вычитающие устройства, что будет ясно из последующего описания. Кроме того, выход компаратора 32 соединен со входами управляющего сигнала интеграторов 28, 29.

Работа устройства (фиг. 1) производится в следующем режиме. 24-х разрядные информационные слова подаются к блокам 6, 7 привязки. На выходах 8 и 9 соответственно появляются 25-разрядные информационные слова, где 24 разряда (в данном примере самые младшие разряды) отображают оригинальное (первоначальное) 24-разрядное информационное слово, а оставшийся разряд прикреплен как самый старший разряд (в одном случае) (блок 6) им являются "0", а в другом случае (блок 7) "1").

При сравнении двух 25-разрядных канальных слов, полученных в предварительных преобразователях 6 и 7 при идентичном содержании (X₁, X₂) запоминающих устройств этих предварительных преобразователей, результат состоит в получении двух 25-разрядных канальных слов, где четные разряды равны друг другу, а нечетные разряды инвертированы относительно друг друга. Эта особенность является огромным преимуществом и связана с тем, что предварительный преобразователь типа аТ применяется в том случае, если а равно 2.

Предварительный преобразователь типа аТ с определенным содержанием (отдельного) запоминающего устройства предварительного преобразователя, содержанием, которое в данном случае предполагается равным "0", производит кодирование 25-разрядного информационного слова в 25-разрядное канальное слово таким образом, что величина Т_мах, т. е. максимальное число последовательных "нулей" или "единиц" в потоке последовательных данных 25-разрядных канальных слоев, практически не изменяется по сравнению с величиной Т_мах, обусловленной потоком последовательных данных 25-разрядных информационных слов. Это условие сохраняется как в случае, когда средства 4 привязки обеспечивают привязку "0", так и в случае, когда эти же средства осуществляют привязку "1", независимо от содержимого предварительного преобразователя, имеющегося в наличии до соответствующего кодирования информационного слова.

Если средства привязки, а более конкретно блок 6, обеспечивают привязку "0" к 24-разрядному информационному слову, то предварительный преобразователь типа 2Т сформирует 25-разрядное канальное слово, в котором число последовательных "нулей" и "единиц" коренным образом уменьшается. Следовательно, данный блок наилучшим образом может сохранить под контролем величину Т_мах для потока последовательных данных канальных слов.

Предварительный преобразователь типа 2Т не вносит каких-либо улучшений для Т_мах в случае, если с помощью средств привязки, а именно блока 7, произведена привязка "1". Степень различия (разница) этого 25-разрядного канального слова неблагоприятна по сравнению со степенью несоответствия 25-разрядного канального слова, сформированного блоком 6, причем в такой мере, что, как правило, на этапе выборки производится выборка 25-разрядного канального слова, сформированного блоком 6.

При использовании предварительного преобразователя типа 3Т в обоих случаях число последовательных "нулей" и "единиц" в 25-разрядных канальных словах меньше, чем в соответствующих 25-разрядных информационных словах. В целом для другого возможного содержимого предварительного преобразователя, имеющегося в наличии до момента кодирования, имеют место рассуждения, аналогичные рассуждениям, приведенным при рассмотрении работы предварительного преобразователя типа 2Т.

Два канальных слова, полученные с помощью предварительных преобразователей 10 и 11, подаются к блоку 22 коммутации и к блоку 17 генерации. В блоке 17 посредством интегратора 28 разность канального слова предварительного преобразователя 10 добавляется к величине, уже представленной в интеграторе. Эта величина соответствует текущему цифровому суммарному значению потока последовательных данных канальных слов при подаче к терминалу 21 блока 22 коммутации.

В результате выполнения операции вычитания в блоках объединения 30 и 31 получают два сигнала ошибки, которые показывают, на сколько цифровое суммарное значение в потоке последовательных данных отличается от требуемого цифрового суммарного значения. В компараторе 32 производится выбор сигнала ошибки, имеющего наименьшее абсолютное значение.

Кроме того, под воздействием управляющего сигнала на клемме 18, который подается ко входам управляющего сигнала интеграторов, значение одного интегратора передается к другому интегратору таким образом, что два интегратора опять обеспечивают хранение в их запоминающих устройствах того же самого текущего цифрового суммарного значения.

Под воздействием этого управляющего сигнала содержимое запоминающих устройств в предварительном преобразователе 10, содержимое, которое подается ко входам управляющего сигнала 26 и 27 предварительных преобразователей 10 и 11, переносится в два запоминающих устройства предварительного преобразователя 11 таким образом, что запоминающие устройства двух предварительных преобразователей опять имеют те же самые содержания (X₁, X₂).

Если подтверждается, что сигнал ошибки от блока 31 становится меньше, то управляющий сигнал генерируется таким образом, что под воздействием этого сигнала блок 22 коммутации обеспечивает режим, показанный на чертеже (см. фиг. 1), и терминалы 20 и 21 соединяются друг с другом. Канальное слово подается к блоку 24 записи как следующее канальное слово в потоке последовательных данных канальных слов. Кроме того, под воздействием управляющего сигнала значение, хранимое в запоминающем устройстве интегратора 29, подается к запоминающему устройству этого интегратора и сохраняется в этом запоминающем устройстве, тогда как содержимое предварительного преобразователя 11 сохраняется в запоминающих устройствах предварительного преобразователя 10.

В случае, когда сигналы ошибки отображают равенство, может быть принято решение о постоянном генерировании управляющего сигнала.

Посредством устройства, рассмотренного выше, цифровой сигнал без постоянной составляющей может быть сформулирован на входе блока 24 записи. Фактически этот сигнал получают в результате такой регулировки, что текущее цифровое суммарное значение этого сигнала приводится к нулю. Это может быть достигнуто посредством генератора управляющего сигнала, показанного на фиг. 4, в отсутствие генератора 33 сигнала и вычитающих блоков 30, 31 или включением генератора 22, обеспечивающего получение нулевого сигнала. В результате ввода генератора и вычитающих блоков дополнительно может быть произведена вставка пилот-сигнала в поток цифровых данных. Интеграл этого пилот-сигнала будет соответствовать тогда изменению цифрового суммарного значения от вpемени, обеспечиваемому генератором 33.

На фиг. 4 приведен еще один вариант осуществления блока 17 генерации управляющего сигнала. Этот блок может быть исполнен как с провалом на частоте f 0 Гц (т. е. без постоянное составляющей) и со специфической частотой f₁ пилот-сигнала, так и с провалом на второй частоте f₂.

Блок 17 генерации управляющего сигнала, кроме того, также содержит множительные блоки 34, 35, 36, 37, интеграторы 38, 39, 40, 41, два блока 42, 43 объединения сигнала и элемента 44 формирования прямоугольных импульсов. Интеграторы включены по той же схеме, что и интеграторы 28 и 29. В множительных блоках 34, 35 канальное слово умножается на sin w₂t и cos w₂t соответственно.

В интеграторах 38 и 39 эти значения, которые получены для каждого канального слова, добавляются к значению, уже представленному в запоминающем устройстве этих интеграторов соответственно. После каждого канального слова содержимое запоминающих устройств интеграторов подается к блоку 42 объединения сигналов через элементы 44 формирования прямоугольных импульсов.

Подобная операция выполняется с канальным слоем в множительных блоках 36 и 37, интеграторах 40, 41 и схемах 44 формирования прямоугольных импульсов. Выходные сигналы блоков 42, 43 объединения сигналов, которые, например, включены по схеме сумматоров, представляют собой опять сигналы ошибки соответственно, из которых компаратор 32 в соответствии с вышеупомянутым методом обеспечивает получение управляющего сигнала.

На фиг. 5,а показаны средства 45 объединения сигналов, которые могут быть помещены на участке между выходом 9 средств 4 привязки сигналов, показанных на фиг. 1, и входом предварительного преобразователя типа аТ 11. Те же самые средства объединения сигналов могут быть помещены между выходом 8 средств 4 привязки сигналов и входом 12 предварительного преобразователя типа аТ 10. На фиг. 5,а показано запоминающее устройство 46, в котором может храниться (n+1)-разрядное информационное слово, полученное в средствах 4 привязки сигналов. Средства 44 объединения сигналов содержат по крайней мере один блок объединения сигналов, например, в виде элемента логической операции исключающего ИЛИ. На фиг. 5,а показаны два таких блока 47 объединения. При выполнении логической операции исключающее ИЛИ обеспечивается комбинационное объединение 1-разрядного цифрового слова, прикрепленного к n-разрядному информационному слову, с i-ным разрядом этого n-разрядного информационного слова, которое подается к запоминающему устройству 48 вместе с 1-разрядным цифровым словом и сохраняется в этом запоминающем устройстве как новое (n+1)-разрядное информационное слово. Запоминающее устройство может быть частью блоков 45 объединения сигналов или частью предварительного преобразователя типа аТ 10 или 11.

Полученное таким образом и сохраняемое в запоминающем устройстве 48 новое (n+1)-разрядное информационное слово подается теперь к предварительному преобразователю типа аТ.

На фиг. 5,b показано (b+1)-разрядное канальное слово, которое может быть получено после преобразования типа 2Т (n+1)-разрядного информационного слова, представленного в запоминающем устройстве 46, а на фиг. 5,с показано (n+1)-разрядное канальное слово, которое может быть получено после преобразования типа 2Т (n+1)-разрядного информационного слова, представленного в запоминающем устройстве 48. Вышесказанное справедливо при предположении, что в обоих случаях содеpжимое предварительного преобразователя типа аТ соответствовало "01".

На воспроизводящей стороне также следует предусмотреть средства объединения сигналов 49 в виде, представленном на фиг. 5,d. Эти средства объединения идентичны средствам 45 объединения. В запоминающем устройстве 50 после проведения процедуры обнаружения класса PP4 обеспечивается (n+1)-разрядное информационное слово, представленное в запоминающем устройстве 48. После обработки этого (n+1)-разрядного информационного слова в элементах логической операции исключающего ИЛИ 51 оригинальное (n+1)-разрядное информационное слово, сохраняемое в запоминающем устройстве 46, показанном на фиг. 5,а опять получают в запоминающем устройстве 52.

На фиг. 6 показан еще один вариант осуществления каскада в средствах объединения сигналов. Как уже отмечалось ранее, 24-разрядные информационные слова получают в результате объединения трех 8-разрядных информационных слов. Это показано на фиг. 6,а. Теперь, если в средствах 53 объединения сигналов предусмотрено два или более логических элементов операции исключающего ИЛИ, то в предпочтительном варианте только те разряды, которые принадлежат одному из 8-разрядных информационных слов, будут объединены с 1-разрядным цифровым словом. Причина этого лежит в том, что желательно избежать размножения ошибок во время воспроизведения. Это размножение происходит в результате ошибочного считывания прикрепленного разряда.

С целью дальнейшего осуществления правильного расширения элементов логической операции исключающего ИЛИ вдоль 25-разрядного информационного слова один или более разрядов соответствующего 8-разрядного информационного слова меняются местами.

Для уменьшения влияния вышеупомянутого ошибочного считывания экстраразряда в предпочтительном варианте производится комбинирование самых младших разрядов 8-разрядного информационного слова с прикрепленным разрядом в средствах 53 объединены сигналов. На фиг. 6 видно, что два самых младших разрядов второго 8-разрядного слова, включенного в 24-разрядное информационное слово, комбинируется с экстраразрядом.

Впоследствии производится привязка экстраразряда и в блоке 53 объединения выполняется процедура объединения. Полученное таким образом информационное слово подается к предварительному преобразователю.

На фиг. 6, b отображен процесс реверсирования, выполняемый во время воспроизведения. Воспроизведение обеспечивает слово, которое преобразовывается посредством блока 54 объединения точно таким же способом, как способ, показанный на фиг. 5,d.

Расширение схемы, приведенной на фиг. 1, показано на фиг. 7. В этом случае выход 13 предварительного преобразователя 10 соединяется со входом "больше чем T_мах" детектора 55. Выход 14 предварительного преобразователя 11 при этом также соединяется со входом T_мах детектора 56. Предположим, что максимальное число "нулей" и "единиц" в потоке последовательных данных канальных слов равно девяти. Тогда, если в потоке последовательных данных канальных слов будет обнаружено больше девяти последовательных "нулей" или "единиц", детекторы 55, 56 на своих выходах будут генерировать управляющие сигналы. Выходы детекторов соединяются со входами блока 57 принятия решения, который классифицирует режим средств 17 генерации управляющего сигнала.

С учетом вышеизложенного следует отметить, что для обнаружения T_мах можно обеспечить слежение за пределами канальных слов с целью определения, больше ли последовательность последовательных "нулей" или "единиц" разрешенного числа.

Если детекторы не генерируют на своих выходах управляющие сигналы, то управляющий сигнал, подаваемый ко входу схемы 57 принятия решения, с выхода 18 средств 17 передается к выходу этой схемы. При этом устройство функционирует в режиме, описание которого давалось со ссылкой на фиг. 1.

Предположим, что детектор 55 генерирует управляющий сигнал. Это означает, что для канального слова выполняется условие превышения на терминале 21 максимального числа "нулей" или "единиц" в потоке последовательных данных. Этот управляющий сигнал детектора обеспечивает режим, когда управляющий сигнал средств 17 блокируется в схеме 57 принятия решения. Схема 57 начинает сама генерировать второй управляющий сигнал таким образом, что принимается решение подать канальное слово к блоку 24 записи через блок 22 коммутации.

И наоборот, если детектор 56 генерирует управляющий сигнал, то схема 57 принятия решения подобным же образом обеспечивает блокировку управляющего сигнала средств 17 и сама генерирует управляющий сигнал таким образом, что средства коммутации обеспечат переключение, при котором терминал 19 соединяется с терминалом 21. Теперь канальное слово подается к блоку 24 записи.

В альтернативном случае возможно, что два детектора 55 и 56 генерируют управляющий сигнал и подают этот управляющий сигнал ко входам схемы принятия решений. Схема 57 при этом также обеспечивает блокировку управляющего сигнала блока 17. Если обнаруживается, что в потоке последовательных данных на выходе предварительного преобразователя 10 количество последовательных "нулей" или "единиц" меньше, чем в потоке последовательных данных на выходе предварительного преобразователя 11, то схема 57 принятия решения будет генерировать управляющий сигнал таким образом, что обеспечивается передача канального слова. Очевидно, что два детектора 55 и 56 должны содержать средства, предназначенные для определения максимального числа "нулей" или "единиц" в выходных сигналах предварительных преобразователей 10 и 11, а данные о максимальных числах для двух канальных слов должны подаваться к схеме 57 принятия решения таким образом, что эта схема могла генерировать требуемый управляющий сигнал.

В этой связи следует отметить, что как только принимается решение по любому канальному слову, данные, относящиеся к детекторам T_мах 55 и 56, приравниваются под воздействием управляющего сигнала на выходе схемы 57 таким же образом, как и в уже рассмотренном случае с предварительными преобразователями 10 и 11 и интеграторами, показанными на фиг. 3 и фиг. 4.

На фиг. 8 расширение схемы представлено в виде двух дополнительных ответвлений, содержащих блок 58 объединения сигналов, состоящий из вычитающего устройства, множительные устройства 59 и 60, интеграторы 61 и 62 и элемент 63 формирования прямоугольных импульсов. Ко второму входу вычитающего устройства 58 подается прямоугольный сигнал, имеющий частоту f₁. Этот прямоугольный сигнал формируется источником 64 и соответствует идеальной форме пилот-сигнала. Источник 33 формирует интегральный прямоугольный сигнал.

Как видно из фиг. 4, 3 и 8, средства генерации управляющего сигнала могут быть реализованы посредством слегка измененной схемы. Это видно на примере схемы фиг. 8, а, представленной для схемы фиг. 8. Генератор 64 на фиг. 8 теперь помещается до ответвления на различные цепи. Схема, показанная на фиг. 8,а, может обеспечить вставку пилот-сигнала в поток данных с частотой f₁. Если вставка пилот-сигнала в поток данных не производится, то генератор может отсутствовать. Верхнее ответвление содержит фильтр 65 нижних частот. Благодаря наличию этого фильтра поток данных передается без постоянной составляющей. Второе ответвление содержит полосовой фильтр 66, имеющий центральную частоту f₂. Благодаря наличию этого фильтра на частоте f₂ обеспечивается провал. Провал вблизи пика на частоте f₁ обеспечивается из-за наличия полосового фильтра 66, имеющего центральную частоту f₁.

На фиг. 9 показано устройство, предназначенное для обнаружения канальных слов и последующего кодирования этих канальных слов в информационные слова. Устройство содержит головку 68 считывания, соединенную со входом детектора 69 класса PP4, выход которого соединен со входом блока 70 декодирования. Выход блока 70 декодирования соединен с выходным терминалом 71.

Кроме того, выход головки 68 считывания соединен с детектором 72 пилот-сигнала, содержащим, например, фильтры, имеющие центральные частоты, значения которых лежат вблизи значения частоты пилот-сигнала. Исходя из этого, детектор 72 формирует управляющий сигнал слежения на выходе 73.

Блок 70 декодирования обеспечивает прием на своем входе (n+1)-разрядных информационных слов. Блок декодирования содержит детектор 74 синхросигнала, который выявляет из потока последовательных данных синхрослова. При обнаружении синхрослова декодет 70 знает, на каких позициях потока последовательных данных (n+1)-разрядных информационных слов можно обнаружить 1-разрядные цифровые слова. Управляющий сигнал, подаваемый синхродетектором 74 к блоку 75, относящемуся к блоку 70 декодирования, обеспечивает режим, при котором блок 75 производит удаление 1-разрядных цифровых слов из потока последовательных данных информационных слов. Тогда на выходе 71 появится оригинальный (первоначальный) поток данных n-разрядных информационных слов.

На фиг. 10 и 11 показано устройство, в котором противоположно устройству, рассмотренному ранее, обеспечивается опережение на отдельное информационное слово для определения 1-разрядного цифрового слова, предназначенного для привязки к n-разрядному информационному слову.

На фиг. 10 показан поток последовательных данных следующих друг за другом информационных слов iw₁, iw₂, iw₃. 1-разрядное цифровое слово, обозначенное как y₁, должно быть прикреплено к информационному слову iw₁, а 1-разрядное цифровое слово, обозначенное на y₂, к последующему информационному слову iw₂.

Текущее цифровое суммарное значение после предварительного аТ-преобразования канальных слов, полученных с помощью предварительного преобразователя типа аТ из (n+1)-разрядных информационных слов, изменит свое значение DS V₀, т. е. текущее цифровое суммарное значение в потоке последовательных данных канальных слов вплоть до момента кодирования информационного слова iw₁ изменится на значение DSV₁ в соответствии с закодированным информационным словом iw₁ и соответственно изменится на DSV₂ из-за преобразованного информационного слова iw₂.

В предшествующих вариантах выбор разряда y₁, предназначенного для привязки к информационному слову iw₁ определялся прошлым значением (DSV₀) и информационным словом iw₁ таким образом, что цифровое суммарное значение канальных слов, включая закодированное информационное слово iw₁, является оптимальной аппроксимирующей требуемого изменения цифрового суммарного значения.

В устройстве, показанном на фиг. 11, выбор y₁ теперь также определяется изменением текущего цифрового суммарного значения потока данных канальных слов, включая закодированное информационное слово iw₂. Действительно, 1-разрядное цифровое слово y₁ добавляется к информационному слову iw₁, а 1-разрядное цифровое слово y₂ добавляется к информационному слову iw₂, т. е. добавляются такие слова y₁ и y₂, что текущие цифровые суммарные значения DSV₀, DSV₁ и DSV₂ являются оптимальными аппроксимациями требуемого текущего цифрового суммарного значения.

На фиг. 11 представлена блок-схема такого устройства. Через вход 76 два информационных слова iw₁и iw₂ подаются к устройству. Затем n-разрядное информационное слово iw₁ сохраняется в памяти блоков 77, 78, 79, 80, в которых "0" разряд (в блоках 77 и 79) или "1" разряд (в блоках 78 и 80) прикрепляется к информационному слову iw₁. Информационное слово iw₂ сохраняется в блоках 81-84, в которых "0" разряд (в блоках 81 и 82) или "1" разряд (в блоках 83 и 84) прикрепляется к этому информационному слову iw₂. Далее четыре потока последовательных данных информационных слов iw₁ и iw₂, и каждому из которых обеспечивается привязка "0" или "1", передаются к предварительным преобразователям 85-88, в которых потоки данных двух (n+1)-разрядных информационных слов преобразуются в потоки данных двух (n+1)-разрядных канальных слов. После этого четыре потока данных подаются к детектору 89, который генерирует со своего выхода 90 управляющий сигнал, предназначенный для подачи к контролируемому коммутатору 91, который в ответ на управляющий сигнал обеспечивает режим переключения, при котором один из терминалов 92-95 соединяется с терминалом 96.

Предположим, что в ответ на управляющий сигнал коммутатор 91 обеспечивает переключение, при котором терминал 93 соединяется с терминалом 96. Это означает, что выходной сигнал предварительного преобразователя 86 представлен на выходе 97.

Устройство может работать в таком режиме, что каждый раз пара следующих друг за другом информационных слов, например, iw₁ и iw₂ и последующие пары последовательных информационных слов, таких как iw₃ и iw₄, iw₅ и iw₆. и т.д. преобразовываются на отдельном этапе способом, описанным выше, и поступают на выход 97 как пары канальных слов. При этом подразумевается, что после преобразования пары информационных слов iw₁ и iw₂ в пару канальных слов cw₁ м cw₂ содержания ячеек памяти четырех предварительных преобразователей 85-88 под воздействием управляющего сигнала детектора 89 опять становятся идентичными. В приведенном выше примере это будет означать, что содержимое ячеек памяти предварительного преобразователя 86 копируется с содержимым запоминающих устройств предварительных преобразователей 85, 87, 88.

Устройство может также работать в таком режиме, что способом, рассмотренным выше, управляющий сигнал получают из двух следующих друг за другом закодированных информационных слов iw₁ и iw₂, но на выходе 97 на базе этого управляющего сигнала представлено только закодированное информационное слово iw₁ при повторении процедуры для двух следующих друг за другом информационных слов iw₂ и iw₃, iw₃ и iw₄. и т.д.

В предыдущем примере это будет означать, что информационное слово iw₁, закодированное предварительным преобразователем 86, представлено на выходе, и после кодирования информационного слова iw₁ содержимое ячеек памяти предварительного преобразователя 86 должно быть скопировано во всех предварительных преобразователях для последующего кодирования пары информационных слов iw₂ и iw₃.

Структура детектора 89 может быть сходной со структурой одного из детекторов, представленных на рисунках 3, 4 или 8.

Каждое из ответвлений, идущих от входов 98-101 к компаратору (не показанному на чертеже), включенному в состав детектора, формирует сигнал ошибки ei₁ и ei₂ после кодирования (n+1)-разрядного информационного iw₁ или (n+1)-разрядного информационного слова iw₂ соответственно (см. фиг. 10). Эти сигналы ошибки также показаны на фиг. 11.

Критерием принятия решения может быть, например, условие, что величины:
ei²₁ + ei²₂
определены для i, значения которого лежат в диапазоне от 1 до 4.

В дальнейшем определяется наименьшее из четырех значений, и это выбранное значение тогда определяет, какой из управляющих сигналов генерируется. В предшествующем примере уравнение e2.1²+e2.2² вводилось для определения наименьшего значения.

Очевидно, что "опережение" может также подразумевать опережение не более, чем два следующих друг за другом информационных слова.

Устройство также может быть программным устройством, использующим микропроцессор. Кроме того, следует отметить, что устройство, рассмотренное со ссылкой на фиг. 1, 5 и 7, является параллельным устройством в смысле того, что со временем канальные слова, из которых впоследствии получают управляющий сигнал, генерируется более или менее параллельно. В альтернативном варианте предусматривается возможность последовательного получения канальных слов, позволяющих осуществить выбор. В этом случае необходимо иметь только один предварительный преобразователь типа аТ 10 (см. фиг. 1) и один блок 6, который затем должен обеспечить привязку как "0", так и "1" к n-разрядному информационному слову. Такое решение не требует обеспечения большого объема памяти для временного хранения полученных канальных слов.

Формула изобретения

1. Устройство для записи и цифровых информационных сигналов на информационную дорожку магнитного носителя записи, содержащее входную клемму для приема n-разрядных информационных слов, подключенную к информационному входу блока кодирования n-разрядных информационных слов в (n + m)-разрядные канальные слова, где m, n целые числа, m ≥ 1, n > m, выполненного в виде предварительного преобразователя типа аТ, где а целое число, больше или равно двум, Т тактовый период, и блок записи (n + m)-разрядных канальных слов, вход которого подключен к выходу блока кодирования, отличающееся тем, что блок кодирования содержит блок дополнения сигналов единичного разряда к последовательному n-разрядному информационному слову, при этом информационный вход блока кодирования подключен к входу предварительного преобразователя типа аТ через блок дополнения, и генератор управляющих сигналов из (n + 1)-разрядных канальных слов, вход которого соединен с выходом предварительного преобразователя типа аТ, а выход подключен к управляющему входу блока кодирования.

2. Устройство по п.1, отличающееся тем, что значение n ≥ 10.

3. Устройство по п.2, отличающееся тем, что значение n 24.

4. Устройство по п.3, отличающееся тем, что значение а 2 или 3.

5. Устройство по любому из пп.1 4, отличающееся тем, что блок кодирования дополнительно содержит блок определения Т_мах, вход которого соединен с выходом предварительного преобразователя типа аТ, а также блок блокировки, вход которого подключен к выходу генератора управляющих сигналов, а выход соединен с управляющим входом блока кодирования, а выход блока определения Т_мах подключен к управляющему входу блока кодирования.

6. Устройство по любому из пп.1 5, отличающееся тем, что блок кодирования дополнительно содержит блок объединения сигналов, вход которого соединен с выходом блока дополнения, а выход подключен к входу предварительного преобразователя типа аТ.

7. Устройство по п.6, отличающееся тем, что блок объединения сигналов содержит по меньшей мере один элемент ИСКЛЮЧАЮЩЕЕ ИЛИ.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11

PD4A - Изменение наименования обладателя патента Российской Федерации на изобретение

Номер и год публикации бюллетеня: 8-2000

(73) Новое наименование патентообладателя:
Конинклейке Филипс Электроникс Н.В. (NL)

Извещение опубликовано: 20.03.2000        

---