Устройство поэлементной синхронизации

 

(57) Изобретение относится к радиотехнике и предназначено для использования в системах передачи дискретной информации по каналам связи с замираниями сигнала. Сущность изобретения: устройство поэлементной синхронизации содержит селектор 1 фронтов, первый делитель частоты 2, триггер 3, первый элемент исключающее ИЛИ 4, первый реверсивный счетчик 5, первый многоразрядный регистр сдвига 6, первый вычитатель 7, первый накапливающий сумматор 8, второй накапливающий сумматор 9, блок формирования 10 знаков, в состав которого входят первый инвертор 11 знака, первый и второй коммутаторы 12, 13, исключающее ИЛИ 14, второй реверсивный счетчик 15, второй многоразрядный регистр сдвига 16, второй вычитатель 17, третий и четвертый накапливающие сумматоры 18, 19, второй инвертор знака 20 и третий и четвертый коммутаторы 21, 22, входящие в состав блока формирования 10 знаков, первый сумматор 23, коммутатор 24, первый вычитающий счетчик 25, второй делитель частоты 26, второй сумматор 27, первый элемент сравнения 28, второй элемент сравнения 29, элемент И 30, третий элемент сравнения 31, второй вычитающий счетчик 32, задающий генератор 33, третий делитель частоты 34, элемент задержки 35, формирователь импульсов 36 и четвертый делитель частоты 37. 1 з.п.ф-лы, 2 ил.

Изобретение относится к радиотехнике и предназначено для использования в системах передачи дискретной информации по каналам связи с замираниями сигнала.

Известно устройство поэлементной синхронизации, содержащее два канала обработки сигнала, в каждом из которых входной двоичный сигнал интегрируется в течение длительности элементарной посылки со сдвигом по времени между каналами на половину посылки, вычисляются модули полученных результатов интегрирования, а затем по величине суммы модулей осуществляется фазовая автоподстройка опорного генератора (Спилкер Дж. Цифровая спутниковая связь. с.400, рис.14.8 Пер. с англ./ Под ред. В.В.Маркова М. Связь, 1979).

Недостатками известного устройства являются низкая скорость вхождения в синхронизм в начале сеанса и после перерывов связи, вызванных замираниями полезного сигнала, а также уход фазы синхроимпульсов от номинального значения в перерывах связи за счет действия помех. Для обеспечения достаточной помехоустойчивости в известном устройстве необходимо выбирать узкую полосу пропускания фильтра нижних частот в цепи фазовой автоподстройки, а это приводит к увеличению времени захвата автоподстройки и, следовательно, времени вхождения в синхронизм. Особенно велико время вхождения в синхронизм в известном устройстве при больших начальных расстройках фазы сигнала и синхроимпульсов. Уход фазы синхроимпульсов во время перерывов связи обусловлен тем, что в устройстве никак не фиксируется отсутствие полезного сигнала, и в перерывах связи автоподстройка производится по шумам.

Наиболее близким по технической сущности к заявляенному является устройство поэлементной синхронизации, содержащее селектор фронтов, вход которого является входом устройства, делитель частоты, триггер, многоразрядный регистр сдвига, инвертор знака, сумматор, первый элемент сравнения, второй элемент сравнения, первый вход которого подключен к шине ввода фиксированного числа, второй вход объединен с первым входом третьего элемента сравнения, а выход подключен к первому входу элемента И, первый и второй счетчики, задающий генератор, выход которого соединен со входом синхронизации первого вычитающего счетчика, элемент задержки и формирователь импульсов (авт.св. N 1319301 А1, кл. H 04 L 7/02).

Недостатком известного устройства является низкая точность синхронизации. В данном устройстве синхроимпульс формируется на том интервале квантования фазы фронтов посылок, которому соответствует фаза наибольшего числа из следующих подряд фронтов, при условии, что это число превышает заданные пороги синхронизации. Для того, чтобы обеспечить быстрое вхождение в синхронизм (то есть быстрый набор порогов синхронизации) в устройстве приходится выбирать крупный шаг квантования фазы фронтов. Практически величина этого шага должна быть не меньше одной восьмой части длительности посылки, поэтому точность синхронизации оказывается низкой. Дополнительное ухудшение точности связано с тем, что в устройстве при оценке действительной фазы посылок не учитывается распределение фазы фронтов, попавших на соседние с максимумом распределения интервалы квантования фазы. В наибольшей степени этот недостаток проявляется при бимодальном и несимметричном законах распределения фазы, когда ошибка синхронизации по максимуму распределения особенно велика. Кроме того, повышение статистической точности оценки действительной фазы посылок требует увеличения объема совокупности используемых для оценки фронтов, что в известном устройстве затруднительно из-за быстрого роста аппаратных затрат.

Цель изобретения повышение точности поэлементной синхронизации при обеспечении высокой скорости вхождения в синхронизм и устойчивости синхронизации к действию помех во время замираний сигнала.

Поставленная цель достигается тем, что в устройство поэлементной синхронизации, содержащее селектор фронтов, вход которого является входом устройства, первый делитель частоты, триггер, первый многоразрядный регистр сдвига, первый сумматор, первый элемент сравнения, второй элемент сравнения, первый вход которого подключен к шине ввода фиксированного числа, второй вход объединен с первым входом третьего элемента сравнения, а выход подключен к первому входу элемента И, первый и второй вычитающий счетчики, задающий генератор, выход которого соединен со входом синхронизации первого вычитающего счетчика, элемент задержки и формирователь импульсов, введены первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй реверсивные счетчики, второй многоразрядный регистр сдвига, первый и второй вычитатели, первый, второй, третий и четвертый накапливающие сумматоры, блок формирования знаков, коммутатор, второй, третий и четвертый делители частоты и второй сумматор, причем выход селектора фронтов через последовательно включенные первый делитель частоты и триггер соединен с первыми входами первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен ко входу направления счета первого реверсивного счетчика, выход которого соединен со входом первого многоразрядного регистра сдвига, с первым входом первого вычитателя и с инфоpмационным входом первого накапливающего сумматора, выход первого многоразрядного регистра сдвига подключен ко второму входу первого вычитателя, выход которого соединен со информационным входом второго накапливающего сумматора, вход параллельной записи которого подключен к выходу первого накапливающего сумматора, а выход соединен с первым входом блока формирования знаков, выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен ко входу направления счета второго реверсивного счетчика, выход которого соединен со входом второго многоразрядного регистра сдвига, с первым входом второго вычитателя и с информационным входом третьего накапливающего сумматора, выход второго многоразрядного регистра сдвига подключен ко второму входу второго вычитателя, выход которого соединен с информационным входом четвертого накапливающего сумматора, вход параллельной записи которого подключен к выходу третьего накапливающего сумматора, а выход соединен со вторым входом блока формирования знаков, первый выход блока формирования знаков подключен через первый сумматор к первому входу коммутатора, а второй выход ко второму входу коммутатора, выход коммутатора соединен со входом параллельной записи первого вычитающего счетчика, выход которого подключен ко входу второго делителя частоты, выход которого является выходом устройства, второй вход первого сумматора подключен к шине ввода фиксированного числа, а третий выход блока формирования знаков к первым входам первого элемента сравнения и второго сумматора, объединенные вторые входы которых соединены с четвертым выходом блока формирования знаков, выход первого элемента сравнения подключен к управляющему входу коммутатора, а выход второго сумматора ко второму входу второго, первому входу третьего элементов сравнения и ко входу параллельной записи второго вычитающего счетчика, выход которого соединен через последовательно включенные третий элемент сравнения и элемент И со входами разрешения параллельной записи первого и второго вычитающих счетчиков, выход задающего генератора подключен к входам синхронизации первого, второго и третьего делителей частоты, первого и второго реверсивных счетчиков, выход третьего делителя частоты соединен со вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, через элемент задержки со вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а через формирователь импульсов со входами сброса первого и второго реверсивных счетчиков и со входами синхронизации первого и второго многоразрядных регистров сдвига, первого, второго, третьего и четвертого накапливающих сумматоров, второго вычитающего счетчика и четвертого делителя частоты, выход которого подключен ко входам сброса первого и третьего и ко входам разрешения параллельной записи второго и четвертого накапливающих сумматоров. При этом блок формирования знаков содержит первый и второй инверторы знака, первый, второй, третий и четвертый коммутаторы, причем первым входом блока являются объединенные вход первого инвертора знака и первые входы первого и второго коммутаторов, а вторым входом объединенные вход второго инвертора знака и первые входы третьего и четвертого коммутаторов, вторые входы первого и второго коммутаторов подключены к выходу первого инвертора знака, а вторые входы третьего и четвертого коммутаторов к выходу второго инвертора знака, управляющие входы первого и третьего коммутаторов соединены со знаковым разрядом первого входа блока, а второго и четвертого коммутаторов со знаковым разрядом второго входа блока, первым, вторым, третьим и четвертым выходами блока являются соответственно выходы второго, третьего, первого и четвертого коммутаторов.

Такая структура устройства поэлементной синхронизации позволяет значительно повысить точность синхронизации при любых законах распределения фазы фронтов посылок благодаря вычислению скользящего среднего значения фазы фронтов в течение фиксированного интервала времени. Так как в процессе вычисления среднего значения учитываются фазы всех фронтов, поступающих в данном интервале времени, при достаточной продолжительности этого интервала обеспечивается любая требуемая точность синхронизации. Высокая точность синхронизации достигается также за счет непрерывной оценки качества принимаемого сигнала и изменения фазы синхроимпульсов только при максимальном отношении сигнал/шум с одновременным превышением заданного порога синхронизации. Применение скользящего алгоритма вычисления среднего значения фазы, при котором информация о фазе фронтов постоянно обновляется, гарантирует быстрое вхождение в синхронизм для достижения порога синхронизации в благоприятных условиях связи достаточно малого числа (практически нескольких десятков) фронтов посылок. Запрет ухода фазы синхроимпульсов в случае недостижения порога синхронизации обеспечивает устойчивость синхронизации к действию помех в перерывах связи.

Совокупность узлов и связей, введенных в заявляемое устройство, не была обнаружена в известных технических решениях в ходе исследования, проведенного по источникам патентной и другой научно-технической информации.

На фиг. 1 приведена структурная схема устройства поэлементной синхронизации; на фиг. 2 временные диаграммы основных сигналов.

Устройство содержит селектор 1 фронтов, вход которого является входом устройства, а выход через последовательно включенные первый делитель 2 частоты и триггер 3 соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4. Выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 подключен ко входу направления счета первого реверсивного счетчика 5, выход которого соединен со входом первого многоразрядного регистра 6 сдвига, с первым входом первого вычитателя 7 и с информационным входом первого накапливающего сумматора 8. Выход первого многоразрядного регистра 6 сдвига подключен ко второму входу первого вычитателя 7, выход которого соединен с информационным входом второго накапливающего сумматора 9, вход параллельной записи которого подключен к выходу первого накапливающего сумматора 8, а выход к первому входу блока 10 формирования знаков. Первым входом блока 10 являются объединенные вход первого инвертора 11 знака и первые входы первого и второго коммутаторов 12 и 13, вторые входы которых подключены к выходу первого инвертора 11 знака. Одновременно, выход триггера 3 соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14, выход которого подключен ко входу направления счета второго реверсивного счетчика 15, выход которого соединен со входом второго многоразрядного регистра 16 сдвига, с первым входом второго вычитателя 17 и с информационным входом третьего накапливающего сумматора 18. Выход второго многоразрядного регистра 16 сдвига подключен ко второму входу второго вычитателя 17, выход которого соединен с информационным входом четвертого накапливающего сумматора 19, вход параллельной записи которого подключен к выходу третьего накапливающего сумматора 18, а выход ко второму входу блока 10 формирования знаков. Вторым входом блока 10 являются объединенные вход второго инвертора 20 знака и первые входы третьего и четвертого коммутаторов 21 и 22, вторые входы которых подключены к выходу второго инвертора 20 знака. Управляющие входы первого и третьего коммутаторов 12 и 21 соединены со знаковым разрядом первого входа блока 10, а второго и четвертого коммутаторов 13 и 22 со знаковым разрядом второго входа блока 10, при этом первым, вторым, третьим и четвертым выходами блока 10 являются соответственно выходы второго, третьего, первого и четвертого коммутаторов 13, 21, 12 и 22. Первый выход блока 10 соединен через первый сумматор 23 с первым входом коммутатора 24, а второй выход со вторым входом коммутатора 24, выход которого подключен ко входу параллельной записи первого вычитающего счетчика 25. Выход первого вычитающего счетчика 25 соединен со входом второго делителя 26 частоты, выход которого является выходом устройства. Второй вход первого сумматора 23 соединен с шиной ввода фиксированного числа. Третий выход блока 10 подключен к первым входам второго сумматора 27 и первого элемента 28 сравнения, объединенные вторые входы которых соединены с четвертым выходом блока 10. Выход первого элемента 28 сравнения подключен к управляющему входу коммутатора 24. Первый вход второго элемента 29 сравнения соединен с шиной ввода фиксированного числа, а выход подключен к первому входу элемента И 30. Выход второго сумматора 27 подключен ко второму входу второго, первому входу третьего элементов 29, 31 сравнения и ко входу параллельной записи второго вычитающего счетчика 32, выход которого соединен через последовательно включенные третий элемент 31 сравнения и элемента И 30 со входами разрешения параллельной записи первого и второго вычитающих счетчиков 25 и 32. При этом выход задающего генератора 33 подключен к входам синхронизации первого, второго и третьего делителей 2, 26 и 34 частоты, первого и второго реверсивных счетчиков 5 и 15 и первого вычитающего счетчика 25. Выход третьего делителя 34 частоты соединен со вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4, через элементы 35 задержки со вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14, а через формирователь 36 импульсов со входами сброса первого и второго реверсивных счетчиков 5 и 15 и со входами синхронизации первого и второго многоразрядных регистров 6 и 16 сдвига, первого, второго, третьего и четвертого накапливающих сумматоров 8, 9, 18 и 19, второго вычитающего счетчика 32 и четвертого делителя 37 частоты, выход которого подключен ко входам сброса первого и третьего и ко входам разрешения параллельной записи второго и четвертого накапливающих сумматоров 8, 18, 9 и 19 соответственно.

Все функциональные узлы устройства могут быть реализованы на базе стандартных микросхем, схемы включения которых широко описаны в технической литературе.

Устройство работает следующим образом. По каждому фронту входного двоичного сигнала (фиг. 2,а) селектор 1 фронтов формирует короткие импульсы (фиг. 2, б), которыми производится сброс первого делителя 2 частоты. Коэффициент деления делителя 2 частоты равен k, а на его вход синхронизации поступают тактовые импульсы с периодом T/k, равным шагу квантования фазы фронтов посылок, где Т длительность элементарной посылки. В результате сброса делителя 2 частоты сигнала на его выходе (фиг. 2,в) фазируется с последним из пришедших фронтов посылок. При большом отношении сигнал/шум, когда все фронты синфазны (предполагается, что фаза определяется по модулю Т), данный сигнал имеет форму меандра с периодом Т. Триггер 3, работающий в счетном режиме, делит частоту этого сигнала на 2. При большом отношении сигнал/шум на входе приемника выходное напряжение триггера 3 (фиг. 2,г) имеет форму меандра, но с периодом 2Т. С увеличением уровня шумов форма данного сигнала отличается от меандра, но при достаточных для уверенного приема отношениях сигнал/шум средний период сигнала на выходе триггера 3 равен 2Т, а средняя фаза совпадает с действительной фазой фронтов посылок.

Выходной сигнал триггера 3 поступает на вход первого канала обработки, состоящего из первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4, первого реверсивного счетчика 5, первого многоразрядного регистра 6 сдвига, первого вычитателя 7, первого и второго накапливающих сумматоров 8 и 9, первого инвертора 11 знака, первого и второго коммутаторов 12 и 13. С помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 данный сигнал умножается на опорный сигнал, который подается с выхода третьего делителя 34 частоты и представляет собой меандр с периодом 2Т (фиг. 2, д). Полученное на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 произведение (фиг. 2, е) предварительно усредняется в течение интервала времени 2Т реверсивным счетчиком 5, который подсчитывает количество тактовых импульсов, поступивших за это время с выхода задающего генератора 33 на вход синхронизации счетчика, при направлении счета, задаваемом логическим уровнем на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4. В конце каждого интервала предварительного усреднения производится сброс реверсивного счетчика 5 импульсами, поступающими с периодом 2Т с выхода формирователя 36 импульсов.

Для дальнейшего усреднения многоразрядные числа результаты предварительного усреднения, формируемые на выходе реверсивного счетчика 5 перед каждым его сбросом, подаются на вход многоразрядного регистра 6 сдвига, длина которого составляет N ячеек. Перед сбросом реверсивного счетчика 5 на входе регистра 6 сдвига присутствует последний результат предварительного усреднения, а на выходе наиболее ранний из N+1 очередных результатов. В вычитателе 7 определяется разность этих двух чисел, которая в момент прихода очередного импульса с выхода формирователя 36 импульсов на вход синхронизации накапливающего сумматора 9 суммируется с содержимым накапливающего сумматора 9. Таким образом, каждый результат предварительного усреднения сначала суммируется с содержимым накапливающего сумматора 9, а через интервал времени 2NT вычитается из него. Поэтому число на выходе накапливающего сумматора 9 равно скользящей сумме N следующих подряд результатов предварительного усреднения.

Одновременно с перечисленными операциями в накапливающем сумматоре 8 вычисляются суммы следующих подряд результатов предварительного усреднения, разделенных на группы по N чисел. После вычисления суммы очередной группы чисел накапливающий сумматор 8 обнуляется импульсом, поступившим с выхода четвертого делителя 37 частоты. Период импульсов обнуления равен 2NT. Передним фронтом этого же импульса, подаваемого на вход разрешения параллельной записи накапливающего сумматора 9, полученная до обнуления сумма переписывается из накапливающего сумматора 8 в накапливающий сумматор 9, что позволяет устранить последствия возможных сбоев в регистре 6 сдвига, вычитателе 7 и накапливающем сумматоре 9. При отсутствии сбоев числа, записанные в накапливающих сумматорах 8 и 9 пеpед перезаписью из первого во второй, одинаковы. Если же сбой произошел, то перезапись корректирует ошибку в накапливающем сумматоре 9, которая без такой коррекции сохранялась бы неограниченно долго.

Полученное на выходе накапливающего сумматора 9 число зависит от разности Δ между средней фазой фронтов посылок и фазой опорного сигнала на выходе делителя 34 частоты. При большом отношении сигнал/шум эта зависимость соответствует периодической треугольной функции (фиг. 2ж) с периодом 2Т и размахом от -2kN до 2kN.

Аналогично работает второй канал обработки выходного сигнала триггера 3, состоящий из второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14, второго реверсивного счетчика 15, второго многоразрядного регистра 16 сдвига, второго вычитателя 17, третьего и четвертого накапливающих сумматоров 18 и 19, второго инвертора 20 знака, третьего и четвертого коммутаторов 21 и 22. Однако, в результате того, что на второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 опорный сигнал с выхода делителя 34 частоты поступает через элемент 35 задержки на половину длительности посылки, периодическая треугольная функция зависимости числа на выходе накапливающего сумматора 19 от D (фиг. 2,з) Смещена по оси абсцисс относительно функции для первого канала (фиг. 2,ж) на половину длительности посылки.

Результаты усреднения в виде чисел на выходах накапливающих сумматоров 9 и 19 используются в устройстве для определения разности D между средней фазой фронтов посылок и фазой опорного сигнала. С помощью инверторов 11 и 20 знака и коммутаторов 13 и 21 устраняется имеющаяся неоднозначность обратной зависимости разности фаз D от данных чисел, при этом треугольные функции зависимости (фиг. 2,ж,з) преобразуются в пилообразные (фиг. 2и, к соответственно) следующим образом. Если число на выходе накапливающего сумматора 19 отрицательно, то коммутатор 13, управляемый знаковым разрядом данного числа, пропускает на свой выход непосредственно число с выхода накапливающего сумматора 9, а, если положительно инверсное по знаку число с выхода инвертора 11 знака. Если число на выходе накапливающего сумматора 9 положительно, то коммутатор 21, управляемый знаковым разрядом данного числа, пропускает на свой выход непосредственно число с выхода накапливающего сумматора 19, а, если отрицательно инверсное по знаку число с выхода инвертора 20 знака. Кроме того, в первом сумматоре 23 к числу на выходе коммутатора 13 прибавляется фиксированное число 2kN, при этом функция зависимости полученной суммы от D смещается на данную величину по оси ординат (фиг. 2,л).

В результате перечисленных операций числа, подаваемые на первый и второй входы коммутатора 24, при большом отношении сигнал/шум пропорциональны (в 4N раз больше) разности фазы опорного сигнала и средней фазы фронтов посылок. Однако при малом отношении сигнал/шум, а также при значительных телеграфных искажениях в виде преобладаний пропорциональность может нарушаться для того канала обработки, в котором больше модуль числа, полученного после усреднения. Поэтому для определения оптимальной фазы синхроимпульса с максимальной точностью выбирается меньший по модулю результат усреднения. Модуль числа на выходе накапливающего сумматора 9 вычисляется с помощью инвертора 11 знака и коммутатора 12, который управляется знаковым разрядом числа на выходе накапливающего сумматора 9 и при положительном знаке пропускает непосредственно это число, а при отрицательном инверсное по знаку значение с выхода инвертора 11 знака. Так же вычисляется модуль во втором канале с использованием инвертора 20 знака и коммутатора 22. Модули чисел сравниваются вторым элементом 28 сравнения, выходной сигнал которого управляет коммутатором 24. На выход коммутатора 24 пропускается число из того канала обработки, в котором модуль результата усреднения меньше.

Получаемый на выходе коммутатора 24 результат в 4N раз больше разности фаз D (фиг. 2м). Импульсом, который поступает с выхода элемента И 30 на вход разрешения параллельной записи первого вычитающего счетчика 25, он записывается в вычитающий счетчик 25 с модулем счета k. Момент записи соответствует переднему фронту опорного сигнала на выходе делителя 34 частоты. Благодаря подключению выход коммутатора 24 ко входу вычитающего счетчика 25 со сдвигом на log₂4N разрядов в сторону младших (N должно быть выбрано равным степени 2) при записи осуществляется деление выходного числа коммутатора 24 на 4N. Поэтому число в вычитающем счетчике 25 в момент времени, соответствующий переднему фронту опорного сигнала, равно D. Данное число уменьшается на 1 по приходу каждого импульса с выхода задающего генератора 33 на вход синхронизации счетчика 25. После поступления D импульсов, период следования которых равен T/k, на выходе заема вычитающего счетчика 25 появляется импульс, фаза которого совпадает со средней фазой фронтов посылок. Этот импульс синхронизирует путем сброса второй делитель 26 частоты с коэффициентом деления k, тактируемый импульсами с периодом T/k. Импульсы на выходе делителя 26 частоты имеют фазу, совпадающую со средней фазой фронтов посылок, и являются выходными синхроимпульсами устройства.

Для обеспечения устойчивости синхронизации к действию помех при замираниях полезного сигнала в устройстве производится оценка отношения сигнал/шум по величине суммы модулей чисел, полученных на выходах накапливающих сумматоров 9 и 19 в результате усреднения разности фаз. При достаточном для уверенного приема отношении сигнал/шум сумма модулей этих чисел (фиг. 2ж, з) велика, приближаясь к 2kN, независимо от разности фаз опорного сигнала и фронтов, а в отсутствие сигнала ее значение близко к нулю.

Модули обоих чисел подаются с выходов коммутаторов 12 и 22 на входы второго сумматора 27. Полученная сумма сравнивается во втором элементе 29 сравнения с порогом синхронизации, который задается фиксированным числом, подаваемым на первый вход элемента 29 сравнения, а в третьем элементе 31 сравнения с числом, записанным во втором вычитающем счетчике 32. Если сумма модулей превышает оба данных числа, то на выходах элементов 29 и 31 сравнения и, следовательно, на выходе элемента И 30 появляется логическая единица, которая поступает на входы разрешения параллельной записи вычитающих счетчиков 25 и 32, в вычитающий счетчик 25 записывается новое значение разности фаз, а в вычитающий счетчик 32 текущее значение суммы модулей. Во время замираний сигнала не достигается порог синхронизации, не происходит параллельной записи в вычитающие счетчики 25 и 32, и поэтому сохраняется прежняя фаза синхроимпульсов. Изменения фазы синхроимпульсов не происходит и в том случае, когда порог синхронизации достигнут, но текущая сумма модулей меньше предыдущего ее максимума, записанного в вычитающем счетчике 32. Таким образом, фаза синхроимпульсов корректируется только при максимальных значениях суммы модулей, то есть при максимальном отношении сигнал/шум, что существенно повышает точность синхронизации. Для того, чтобы кратковременные всплески уровня полезного сигнала не блокировали надолго коррекцию фазы синхроимпульсов, число в вычитающем счетчике 32 при отсутствии параллельной записи постепенно уменьшается путем вычитания единицы по приходу каждого из импульсов, следующих с периодом 2Т с выхода формирователя 36 импульсов на вход синхронизации вычитающего счетчика 32. При достижении этим числом нуля дальнейшее его уменьшение прекращается, так как вычитающий счетчик 32 выполнен с насыщением снизу.

Все необходимые для работы устройства частоты формируются задающим генератором 33, третьим и четвертым делителями 34 и 37 частоты с коэффициентами деления 2k и N соответственно.

Таким образом, благодаря вычислению скользящего среднего значения фазы фронтов посылок в течение фиксированного интервала времени в предлагаемом устройстве значительно повышается точность синхронизации при любых законах распределения фазы фронтов. Высокая точность синхронизации достигается также за счет непрерывной оценки качества принимаемого сигнала и изменения фазы синхроимпульсов только при максимальном отношении сигнал/шум с одновременным превышением заданного порога синхронизации. Применение скользящего алгоритма вычисления среднего значения фазы, при котором информация о фазе фронтов постоянно обновляется, гарантирует быстрое вхождение в синхронизм для достижения порога синхронизации в благоприятных условиях связи достаточно малого числа (практически нескольких десятков) фронтов посылок. Запрет ухода фазы синхроимпульсов в случае не достижения порога синхронизации обеспечивает устойчивость синхронизации к действию помех в перерывах связи.

Формула изобретения

1. Устройство поэлементной синхронизации, содержащее селектор фронтов, вход которого является входом устройства, первый делитель частоты, триггер, первый многоразрядный регистр сдвига, первый сумматор, первый элемент сравнения, второй элемент сравнения, первый вход которого подключен к шине ввода фиксированного числа, второй объединен с первым входом третьего элемента сравнения, а выход подключен к первому входу элемента И, первый и второй вычитающие счетчики, задающий генератор, выход которого соединен с входом синхронизации первого вычитающего счетчика, элемент задержки и формирователь импульсов, отличающееся тем, что введены первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй реверсивные счетчики, второй многоразрядный регистр сдвига, первый и второй вычитатели, первый четвертый накапливающие сумматоры, блок формирования знаков, коммутатор, второй, третий и четвертый делители частоты и второй сумматор, причем выход селектора фронтов через последовательно включенные первый делитель частоты и триггер соединен с первыми входами первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к входу направления счета первого реверсивного счетчика, выход которого соединен с входом первого многоразрядного регистра сдвига, с первым входом первого вычитателя и с информационным входом первого накапливающего сумматора, выход первого многоразрядного регистра сдвига подключен к второму входу первого вычитателя, выход которого соединен с информационным входом второго накапливающего сумматора, вход параллельной записи которого подключен к выходу первого накапливающего сумматора, а выход соединен с первым входом блока формирования знаков, выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к входу направления счета второго реверсивного счетчика, выход которого соединен с входом второго многоразрядного регистра сдвига, с первым входом второго вычитателя и с информационным входом третьего накапливающего сумматора, выход второго многоразрядного регистра сдвига подключен к второму входу второго вычитателя, выход которого соединен с информационным входом четвертого накапливающего сумматора, вход параллельной записи которого подключен к выходу третьего накапливающего сумматора, а выход соединен с вторым входом блока формирования знаков, первый выход блока формирования знаков подключен через первый сумматор к первому входу коммутатора, а второй выход к второму входу коммутатора, выход коммутатора соединен с входом параллельной записи первого вычитающего счетчика, выход которого подключен к входу второго делителя частоты, выход которого является выходом устройства, второй вход первого сумматора подключен к шине ввода фиксированного числа, а третий выход блока формирования знаков - к первым входам первого элемента сравнения и второго сумматора, объединенные вторые входы которых соединены с четвертым выходом блока формирования знаков, выход первого элемента сравнения подключен к управляющему входу коммутатора, а выход второго сумматора к второму входу второго элемента сравнения, к первому входу третьего элемента сравнения и входу параллельной записи второго вычитающего счетчика, выход которого соединен через последовательно включенные третий элемент сравнения и элемент И с входами разрешения параллельной записи первого и второго вычитающих счетчиков, выход задающего генератора подключен к входам синхронизации первого, второго и третьего делителей частоты, первого и второго реверсивных счетчиков, выход третьего делителя частоты соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, через элемент задержки с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а через формирователь импульсов с входами сброса первого и второго реверсивных счетчиков и с входами синхронизации первого и второго многоразрядных регистров сдвига, первого четвертого накапливающих сумматоров, второго вычитающего счетчика и четвертого делителя частоты, выход которого подключен к входам сброса первого и третьего накапливающих сумматоров и к входам разрешения параллельной записи второго и четвертого накапливающих сумматоров.

2. Устройство по п. 1, отличающееся тем, что блок формирования знаков содержит первый и второй инверторы знака, первый четвертый коммутаторы, причем первым входом блока формирования знаков являются объединенные вход первого инвертора знака и первые входы первого и второго коммутаторов, а вторым входом объединенные вход второго инвертора знака и первые входы третьего и четвертого коммутаторов, вторые входы первого и второго коммутаторов подключены к выходу первого инвертора знака, а вторые входы третьего и четвертого коммутаторов к выходу второго инвертора знака, управляющие входы первого и третьего коммутаторов соединены со знаковым разрядом первого входа блока формирования знаков, а второго и четвертого коммутаторов со знаковым разрядом второго входа блока формирования знаков, при этом первым четвертым выходами блока формирования знаков являются соответственно выходы второго, третьего, первого и четвертого коммутаторов.

РИСУНКИ

Рисунок 1, Рисунок 2