Селектор псевдослучайной последовательности импульсов

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в информационно-измерительных системах, устройствах анализа временной структуры следования импульсов, устройствах прогнозирования периодических и псевдопериодических последовательностей и др. Селектор псевдослучайной последовательности импульсов содержит генератор тактовых импульсов 1, n делителей частоты 2 - 1, ..., 2 - n, шину управления 3, n - входов установки начального состояния 4 - 1, ..., 4 - n, n-счетчиков импульсов 5 - 1, . .., 5 - n, n RS-триггеров 6 - 1, ..., 6 - n, вход запрета 7, (n + 1)-й счетчик импульсов 8, К - блоков задержки 9 - 1,..., 9 - К, информационный вход 10, выход - 11. Блок задержки содержит n-запоминающих устройств 12 - 1, . . . , 12 - n, первый элемент И - НЕ 13, три Д-триггера 14, 15, 16, второй элемент И - НЕ 17, элемент И 18, четвертый Д-триггер 19. 1 з. п, ф-лы, 3 ил.

Изобретение относится к цифровой вычислительной технике и может быть использовано в информационно-измерительных системах, устройствах анализа временной структуры следования импульсов, устройствах прогнозирования периодических и псевдопериодических последовательностей и т. п.

Известны селекторы типа "движущееся окно" [1] а также селекторы импульсных последовательностей [2] предназначенные для выделения периодической последовательности импульсов и содержащие генератор тактовых импульсов, счетчики импульсов, элементы задержки, пороговые устройства. Эти селекторы не обеспечивают выделение ПСП импульсов, так как не обеспечивают задержки входного сигнала одновременно на несколько независимых временных интервалов и требуют специальных пороговых устройств для принятия решения о наличии полезного сигнала.

Наиболее близким по технической сущности к изобретению является выбранный в качестве прототипа перестраиваемый селектор импульсных последовательностей [3] содержащий генератор тактовых импульсов, шину управления, два счетчика импульсов, первый из которых является делителем импульсов, подключенным управляющими входами к шине управления, а выходом переполнения ко входу установки нуля второго счетчика импульсов, кроме того, первый триггер, третий счетчик импульсов, счетный вход которого соединен со счетными входами первых двух счетчиков и с выходом генератора тактовых импульсов, выход переполнения счета первого счетчика импульсов соединен со счетным входом первого триггера, два запоминающих устройства, входы чтение (запись) которых подключены к прямому и инверсному выходу первого триггера соответственно, информационные входы соединены со входом селектора, а адресные входы к выходам разрядов второго и третьего счетчиков импульсов соответственно, входы установки начального состояния третьего счетчика импульсов соединен с выходом переполнения первого счетчика импульсов, управляющий вход младшего разряда второго и третьего счетчиков импульсов соединены со входом чтение (запись) первого и второго запоминающего устройства соответственно, элемент сборки, первый и второй входы которого подключены к выходам запоминающих устройств соответственно, элемент совпадения, первый и второй входы которого соединены с входом селектора и выходом элемента сборки соответственно, два одновибратора, второй триггер, S-вход которого соединен с выходом элемента совпадения через первый одновибратор, R-вход с входом селектора через второй одновибратор, а выход с первым входом блока запрета, второй вход которого соединен с выходом первого счетчика импульсов.

Блок запрета содержит последовательно соединенные счетчик импульсов, триггер, вход разрешения записи которого соединен со входом установки счетчика импульсов в начальное состояние и вторым входом блока запрета, триггер, элемент совпадения, первый вход которого соединен со счетным входом счетчика и первым входом блока запрета, а второй с выходом триггера. Выход элемента совпадения является выходом устройства.

Этот перестраиваемый селектор имеет следующие недостатки: а) не обеспечивает выделение ПСП импульсов; б) использование в качестве элемента задержки двух запоминающих устройств, работающих в режиме поочередной записи (считывания), делает элемент задержки громоздким.

Эти недостатки не позволяют использовать селектор-прототип, а также применять без изменения элемент задержки для выделения ПСП импульсов, основной особенностью которой является наличие импульса на одной из n возможных временных позиций, отсчитываемых относительно очередного принятого импульса этой последовательности. Причем число этих позиций, а также возможные временные интервалы между двумя соседними импульсами в каждом конкретном случае заранее известны, а положение импульса на одной из позиций является величиной случайной. Такие типы сигналов используются в современных радиолокационных станциях.

Техническая задача изобретения заключается в выделении ПСП импульсов за счет задержки входного потока сигналов одновременно на n-временных интервалов в результате использования n-элементов задержки с одновременным упрощением их схемных решений, логического перемножения задержанных сигналов с входными для выделения ПСП импульсов, а также повышения помехозащищенности селектора ПСП в условиях большого потока помеховых сигналов за счет введения дополнительных блоков задержек, обеспечивающих повторную (многократную) задержку выделенного потока сигналов и его логического перемножения с незадержанными сигналами.

Задача решается тем, что в известное устройство, содержащее генератор тактовых импульсов, первый счетчик импульсов, первый делитель частоты, шину управления, соединенную со входами управления делителя частоты, выход переполнения которого соединены со входом установки нуля счетчика импульсов, согласно изобретению, введены (n 1) делителей частоты, управляющие входы которых соединены между собой соответственно по разрядам и с соответствующими выводами указанной шины управления, входы установки начального состояния, n-делителей частоты с соответствующими входами установки начального состояния селектора, n RS-триггеров, S-входы которых объединены между собой и с входом запрет задержки селектора, а R-входы соединены с входами установки начального состояния соответствующих делителей частоты, (n 1) счетчиков импульсов, счетные входы которых соединены между собой, со счетными входами n-делителей частоты и со счетным входом первого счетчика импульсов, а входы установки нуля с выходами (n 1)-го делителя частоты соответственно (n + 1)-й счетчик импульсов, счетный вход которого соединен с выходом генератора тактовых импульсов, выход последнего разряда со счетным входом первого счетчика импульсов К блоков задержек, n-шинных входов которых соединены между собой соответственно, каждая из шин соединена с выходами разрядов соответствующих счетчиков импульсов, n-входов разрешения выбора блоков задержки соединены между собой, соответственно и с выходом соответствующего RS-триггера, (n + 1)-й вход первого блока задержки соединен с информационным входом селектора, (n + 1)-й вход каждого последующего блока задержки со вторым выходом предыдущего блока задержки, (n + 2)-е входы всех блоков задержки соединены между собой и с выходом переполнения счета (n + 1)-го счетчика импульсов, (n + 3)-и входы всех блоков соединены между собой и с выходом старшего разряда (n + 1)-го счетчика импульсов, (n + 4)-е входы - между собой и с первым выходом первого блока задержки, второй выход последнего блока задержки является выходом селектора.

В селекторе блок задержки содержит n-запоминающих устройств, адресные входы которых соединены с соответствующими выводами n-шинных входов соответственно, входы разрешения выбора запоминающих устройств с соответствующими входами разрешения выбора блока, входы считывание (запись) - между собой и с (n + 2)-м входом блока задержки, первый элемент И НЕ, три Д-триггера, входы установки нуля которых соединены между собой с Д-входом первого Д-триггера и выходом первого элемента И НЕ, вход синхронизации первого Д-триггера соединен с (n + 1)-м входом блока, а входы синхронизации второго и третьего Д-триггеров соединены между собой, с первым входом первого элемента И НЕ и с (n + 3)-м входом блока, второй вход элемента И НЕ соединен с выходом третьего Д-триггера, Д-вход второго Д-триггера соединен с выходом первого, а Д-вход третьего с выходом второго Д-триггера, инверсный выход первого Д-триггера подключен к соединенным между собой информационным входом запоминающих устройств, второй элемент И НЕ, элемент И и четвертый Д-триггер, вход синхронизации которого соединен с выходом элемента И, вход установки нуля с его Д-входом и с выходом первого элемента И НЕ первый вход элемента И с (n + 4)-м входом блока, второй вход элемента И соединен с выходом второго элемента И НЕ, каждый из n-входов которого соединен с выходом соответствующего запоминающего устройства, выход первого Д-триггера является первым выходом блока, а выход четвертого вторым выходом блока.

На фиг. 1 представлены структурная электрическая схема селектора ПСП импульсов и структурная электрическая схема блок задержки, а на фиг. 2, 3 - временные диаграммы работы селектора и работы блока задержки.

Устройство фиг. 1 содержит генератор импульсов 1, n-делителей частоты 2 1, 2 n, управляющие входы которых соединены с шиной управления 3, а входы установки начального состояния со входами установки начального состояния селектора ПСП, 4 1, 4 n, n-счетчиков импульсов 5 1, 5 n, входы установки нуля которых подключены к выходам соответствующих делителей частоты, а счетные входы соединены между собой и со счетными входами делителей частоты, n RS-триггеров, 6 1, 6 n, S-входы которых соединены между собой и со входом запрета селектора ПСП 7, а R-входы каждого из них со входами селектора 4 1, 4 n, соответственно, (n + 1)-й счетчик импульсов 8, счетный вход которого соединен с выходом генератора тактовых импульсов 1, а выход последнего разряда со счетным входом первого делителя частоты, К - последовательно соединенных блоков задержки 9 1, 9 К, n-шинных входов которых Ш1, Ш-n соединены между собой, соответственно и с соответствующими разрядными выходами счетчиков импульсов 5 1, 5 n, n-входов разрешения выбора соединены между собой, соответственно и с выходами RS-триггеров 6 1, 6 n соответственно, (n + 1)-й вход первого блока задержки 9 1 соединен с информационным входом 10 селектора, (n + 1)-й вход каждого последующего блока задержки со вторым выходом предыдущего блока задержки 9 2 с 9 1, 9 К с 9 (К 1), (n + 2)-е входы блоков задержки соединены между собой и с выходом переполнения счета (n + 1)-го счетчика импульсов 8, (n + 3)-и входы блоков задержки 9 1, 9 к соединены между собой и с выходом старшего разряда (n + 1)-го счетчика импульсов 8, (n + 4)-е входы между собой и с первым выходом первого блока задержки 9 1, а второй выход последнего блока задержки 9 К является выходом селектора 11.

Блок задержки 9 (фиг. 1) содержит n запоминающих устройств 12 1, 12 n, адресные входы которых соединены с выводами шин Ш1, Шn соответственно, входы выбора с n входами разрешения выбора блока соответственно, входы чтение (запись) между собой и со входом (n + 2) блока, первый элемент И НЕ 13, три D-триггера 14, 15, 16, входы установки нуля которых соединены между собой, с Д-входом первого триггера 14 и с выходом первого элемента И НЕ 13, вход синхронизации первого Д-триггера 14 соединен с (n + 1)-м входом блока, а входы синхронизации триггеров 15, 16 соединены между собой, с первым входом элемента И НЕ 13 и (n + 3)-м входом блока, выход третьего Д-триггера 16 соединен со вторым входом первого элемента И - НЕ, выход первого триггера 14 соединен с Д-входом второго триггера 15, а выход второго с Д-входом третьего триггера 16, инверсный выход первого Д-триггера 14 подключен к соединенным между собой информационным входом запоминающих устройств 12 1, 12 n, второй элемент И НЕ 17, элемент И 18, и четвертый Д-триггер 19, вход Д которого соединен с его входом установки нуля и с выходом первого элемента И НЕ, вход синхронизации с выходом элемента И 18, первый вход которого соединен с (n + 4)-м входом блока, а второй с выходом второго элемента И НЕ 17, каждый из n входов которого соединен с выходом соответствующего запоминающего устройства 12 1, 12 n, выход первого Д-триггера 14 является первым выходом блока, а выход четвертого Д-триггера 17 вторым выходом блока.

В качестве делителей частоты могут быть использованы серийно выпускаемые микросхемы 580ВИ53 или последовательно включенные регистры 533ИР16 и счетчики импульсов 533ИЕ6 или 533ИЕ7, в качестве запоминающих устройство 132РУ5, 132РУ6 и др. элемент И 533ЛИ1, в качестве элемента И НЕ 533ЛА2 или микросхемы 533ЛИ6 и 533ЛН1, включенными согласно рекомендациям [4] в качестве Д-триггера 533ТМ2.

Селектор ПСП импульсов работает следующим образом.

На вход селектора 9 поступает поток сигналов (фиг. 2 а), в котором наряду с полезным сигналом (ПСП импульсов) содержатся помехи: периодические последовательности импульсов, периоды следования которых Т_п не совпадают со значениями возможного временного интервала ПСП t_u и случайные помехи. Этот поток сигналов задерживается элементами задержки 12 - 1, 12 n на интервалы времени t_u1, t_un, для чего предварительно подачей импульса выбора со входа 10 селектора RS-триггеры устанавливаются в состояние "1". При этом выходы запоминающих устройств находятся в состоянии высокого импеданса (микросхемы не выбраны).

Затем на шине управления 3 выставляется код, который соответствует значению i-го временного интервала t_u, а по шине управления 4 на (2 - i)-й делитель частоты передается импульс установки начального состояния, который одновременно устанавливается RS-триггер 6 i в состояние "0", а запоминающее устройство 12 i переводится в рабочее состояние. Такая процедура включения запоминающих устройств 12 необходима в тех случаях, когда количество возможных временных интервалов селектируемой ПСП меньше, чем количество имеющихся в устройстве элементов задержек n, чтобы исключить влияние имеющейся в неиспользуемых запоминающих устройствах информации на результирующее напряжение с выходов блоков задержек. Адреса считывания записи для запоминающих устройств формируются счетчиками 5 1, 5 n по поступающим на их счетный вход импульсам (фиг. 2б), Цикл повторения адреса "считывания (записи)" определяется коэффициентом деления соответствующего делителя частоты 2 1, 2 n. Поступающая на информационный вход элементов задержек 12 1, 12 n информация (фиг. 2а) задерживается на интервал t_u1, t_ul в первом блоке задержки (фиг. 2б, 2в, 2г), (где l 3 количество имеющихся в заданной ПСП временных интервалов) и в результате логического перемножения с незадержанным сигналом (фиг. 2а) на втором выходе блока задержки формируется результирующий сигнал (фиг. 2е). (Подробно работа блока задержки рассмотрена ниже (фиг. 3).

Со второго выхода первого блока задержки результирующий сигнал, проходя через второй блок задержки (фиг. 2ж, 2з, 2и) задерживается повторно на интервал t_u1, t_ul и вновь формируется результирующее напряжение (фиг. 2к). Таким образом, проходящие через первый блок задержки помехи (фиг. 2е) устраняются после повторной задержки (фиг. 2к).

Обычно для устранения помех достаточно 2-3-х кратной задержки сигнала.

Блок задержки работает следующим образом. Поступающая на вход информация запоминается каждым элементом задержки на длительность цикла t_u. Длительность процесса считывания хранящаяся в запоминающем устройстве информации и записи вновь поступившей информации определяется емкостью (n + 1)-го счетчика импульсов 8 и частотой следования импульсов тактового генератора 1 (фиг. 3а). Смена адреса запоминающего устройства осуществляется по положительному перепаду напряжения, поступающего на вход счетчиков 5 1, 5 n (фиг. 3б). Воспроизведение информации осуществляется через время задержки t_g t_u при наличии уровня логической единицы с выхода переполнения счетчика импульсов 8, а запись по отрицательному перепаду напряжения (фиг. 3в).

Использование короткого импульса записи позволяет снизить наличие помех на выходах запоминающих устройств, обусловленных переходом их в момент записи в состояние логической единицы.

Поступающие на вход блока информационные импульсы (фиг. 3г) расширяются по длительности. Расширение входных импульсов по длительности необходимо, чтобы устранить пропуска полезного сигнала в выхода перемножающего элемента И 18, обусловленные дискретным характером задержки сигнала и нестабильностью интервалов следования импульсов ПСП.

Расширитель импульсов собран на элементах 13 16. В исходном состоянии напряжение на выходах триггеров 14 16 равно 0 (фиг. 3д, 3е, 3ж) соответственно, а напряжение на выходе первого элемента И НЕ (фиг. 3з) - логической единице. При поступлении входного импульса по положительному перепаду напряжения триггер 14 переходит в состояние логической единицы, затем по двум последующим положительным перепадам напряжения на входах синхронизации триггеров 15, 16 (фиг. 3б), устанавливается напряжение логической единицы на их выходах последовательно (фиг. 3е, 3ж). В результате на выходе первого элемента И НЕ 13 формируется напряжение логического "0", которое переводит элементы 14, 15, 16 в исходное состояние. С инверсного выхода первого триггера 14 (фиг. 3и) сигнал поступает на информационные входы запоминающих устройств для записи, считывание сигналов осуществляется с задержкой t_g на цикл t_u. Для записи и считывания используются две соседние ячейки запоминающих устройств. Считанные сигналы имеют уровень логического "0", собираются вторым элементом И НЕ 17 и в инверсном виде (фиг. 3к) поступают на вход элемента И 18, выполняющего функцию логического перемножения расширенного входного сигнала (фиг. 3д) и задержанных (фиг. 3к). Для устранения помех ("просечек"), возникающих на выходе элемента И за счет переключения запоминающих устройств в режим записи, а также при смене адресов и для расширения выходных импульсов, поступающих на вход следующего блока задержки, до длительности, обеспечивающей их запись в две соседние ячейки запоминающих устройств, выделенные импульсы (фиг. 3л) расширяются по длительности Д-триггером 19.

При этом триггер 19 переводится в состояние "1" первым положительным перепадом напряжения (фиг. 3л) и возвращается в "0" сигналом (фиг. 3з). Выходной сигнал блока представлен (фиг. 3м).

Таким образом, сформулированная задача о выделении ПСП импульсов и повышения помехозащищенности селектора в условиях большого потока помеховых сигналов решается с помощью предлагаемого устройства.

Формула изобретения

1. Селектор псевдослучайной последовательности импульсов, содержащий генератор тактовых импульсов, первый счетчик импульсов, первый делитель частоты, шину управления, соединенную с входами управления делителя частоты, выход переполнения которого соединен с входом установки нуля счетчика импульсов, отличающийся тем, что в него введены n 1 делителей частоты, управляющие входы которых соединены между собой соответственно по разрядам и с соответствующими выводами указанной шины управления, входы установки начального состояния n-делителей частоты с соответствующими входами установки состояния селектора, n RS-триггеров, S-входы которых объединены между собой и с входами запрет задержки селектора, а R-входы соединены с входами установки начального состояния соответствующих делителей частоты (n - 1) счетчиков импульсов, счетные входы которых соединены между собой, со счетными входами n-делителей частоты и со счетным входом первого счетчика импульсов, а входы установки нуля с выходами (n 1)-го делителя частоты соответственно, (n + 1)-й счетчик импульсов, счетный вход которого соединен с выходом генератора тактовых импульсов, выход последнего разряда со счетным входом первого счетчика импульсов, и K-блоков задержек, n-шинных входов которых соединены между собой соответственно, каждая из шин соединена с выходом разрядов соответствующих счетчиков импульсов, n-входов разрешения выбора блоков задержки соединены между собой соответственно и с выходом соответствующего RS-триггера, (n + 1)-й вход первого блока задержки соединен с информационным входом селектора, (n + 1)-й вход каждого последующего блока задержки с вторым выходом предыдущего блока задержки, (n + 2)-е входы всех блоков задержки соединены между собой и с выходом переполнения счета (n + 1)-го счетчика импульсов (n + 3)-и входы всех блоков соединены между собой и с выходом старшего разряда (n + 1)-го счетчика импульсов, (n + 4)-е входы - между собой и с первым выходом первого блока задержки, второй выход последнего блока задержки является выходом селектора.

2. Селектор по п.1, отличающийся тем, что блок задержки содержит n-запоминающих устройств, адресные входы которых соединены с соответствующими выводами n-шинных входов соответственно, входы разрешения выбора запоминающих устройств с соответствующими входами разрешения выбора блока, входы считывания/запись между собой и с (n+2)-м входом блока задержки, первый элемент И-НЕ, три D-триггера, входы установки нуля которых соединены между собой, с D-входом первого D-триггера и выходом первого элемента И-НЕ, вход синхронизации первого D-триггера соединен с (n+1)-м входом блока, а входы синхронизации второго и третьего D-триггеров соединены между собой, с первым входом первого элемента И-НЕ и с (n+3)-м входом блока, второй вход элемента И-НЕ соединен с выходом третьего D-триггера, D-вход второго D-триггера соединен с выходом первого, а D-вход третьего с выходом второго D-триггера, инверсный выход первого D-триггера подключен к соединенным между собой информационным входам запоминающих устройств, второй элемент И-НЕ, элемент И и четвертый D-триггер, вход синхронизации которого соединен с выходом элемента И, вход установки нуля с его D-входом и с выходом первого элемента И-НЕ, первый вход элемента И с (n+4)-м входом блока, второй вход элемента И соединен с выходом второго элемента И-НЕ, каждый из n-входов которого соединен с выходом соответствующего запоминающего устройства, выход первого D-триггера является первым выходом блока, а выход четвертого вторым выходом блока.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3