Устройство для синхронизации с контролем

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах. Целью изобретения является сокращение аппаратных затрат, повышение достоверности контроля и помехоустойчивости устройства. Поставленная цель достигается благодаря тому, что в устройстве для синхронизации с контролем, содержащем узел управления запуском, регистр сдвига, регистр, узел контроля, первый и второй элементы ИЛИ-НЕ с соответствующими связями, дополнительно введен элемент И и новые связи. В результате изменяются процедуры сброса (останова) и запуска устройства и обеспечивается контроль безошибочности сброса (останова) и запуска устройства в совокупности с изменением контрольных точек и уменьшением их количества для контроля запрещенных состояний. Уменьшение количества контрольных точек обусловило уменьшение аппаратных затрат. За счет блокировки действия помех обеспечивается повышение помехоустойчивости устройства. 2 з.п.ф-лы, 4 ил.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах.

Известно устройство [1] для синхронизации с контролем, содержащее сдвиговый регистр, первую и вторую группы элементов И, два элемента НЕ, элемент ИЛИ-НЕ, два элемента И, счетчик циклов, дешифратор, две свертки по модулю два, четыре счетных триггера, элемент 4И-ИЛИ. Организация контроля правильности функционирования устройства (используются два узла контроля, каждый из которых содержит многовходовую свертку по модулю два, два счетных триггера, используются также счетчик циклов, дешифратор, группа элементов И, элементы И, 4И-ИЛИ) требует больших аппаратурных затрат.

Наиболее близким по технической сущности к предлагаемому является устройство [2] для синхронизации с контролем, содержащее узел управления запуском, регистр сдвига, регистр, первой и второй узлы контроля, первый и второй элементы ИЛИ-НЕ, причем входы и запуска и останова устройства соединены соответственно с первым и вторым входами узла запуска, первый выход которого соединен с информационным входом регистра сдвига, выходы которого соединены с выходами нечетных синхросигналов устройства, со входами первого элемента ИЛИ-НЕ и с информационными входами регистра, выходы которого соединены с выходами четных синхросигналов устройства, выход ошибки синхронизации которого соединен через элемент И с выходом второго узла контроля, второй вход которого соединен с выходом второго элемента ИЛИ-НЕ, входы которого соединены с контролируемыми входами второго узла контроля, первый вход которого соединен со вторым выходом узла управления запуском, третий вход которого соединен с последним выходом регистра сдвига, первый вход синхронизации которого соединен со входом синхронизации регистра, с первым входом синхронизации узла управления запуском и с первым входом синхронизации устройства, второй вход синхронизации которого соединен со вторым входом синхронизации регистра сдвига, вход синхронизации второго узла контроля соединен с третьим входом синхронизации устройства.

В указанном устройстве узел управления запуском содержит элемент НЕ, элемент 2И-ИЛИ, тригтер. Узел контроля содержит элемент 4И-ИЛИ, элемент И, тригтер.

Указанное устройство требует больших аппаратных затрат, связанных с использованием двух узлов контроля, и характеризуется низкой достоверности контроля и низкой помехоустойчивостью.

Задача изобретения сокращение аппаратных затрат, повышение достоверности устройства.

Решение технической задачи достигается благодаря тому, что устройство для синхронизации с контролем, содержащее узел управления запуском, регистр сдвига, регистр, узел контроля, первый и второй элементы ИЛИ-НЕ, причем входы запуска и останова устройства соединены соответственно с первым и вторым входами узла запуска, первый выход которого соединен с информационным входом регистра сдвига, выходы которого соединены с выходами нечетных синхросигналов устройства, со входами первого элемента ИЛИ-НЕ и с информационными входами регистра, выходы которого соединены с выходами четных синхросигналов устройства, первый вход синхронизации которого соединен со входом синхронизации регистра и с первым входом синхронизации узла управлением запуском и регистра сдвига, последний выход которого соединен с третьим входом узла управления запуском, второй выход которого соединен с первым входом узла контроля, второй вход которого соединен с выходом второго элемента ИЛИ-НЕ, входы которого соединены с контролируемыми входами узла контроля, вход синхронизации которого соединен с третьим входом синхронизации устройства, второй вход синхронизации которого соединен со вторым входом синхронизации регистра сдвига, дополнительно содержит элемент И, причем четвертый вход узла управления запуском соединен с выходом элемента И, первый вход которого соединен с выходом первого элемента ИЛИ-НЕ, а второй вход элемента И соединен с выходом второго элемента ИЛИ-НЕ, входы которого соединены с выходами регистра, вход блокировки которого соединен с выходом узла контроля и выходом ошибки устройства. Задача достигается также благодаря тому, что узел управления запуском содержит элемент НЕ, элемент 2И-ИЛИ, элемент И-НЕ, триггер, причем, первый вход узла соединен со входом элемента НЕ, выход которого соединен с первым входом элемента И-НЕ и с первым входом первой группы входов элемента 2И-ИЛИ, выход которого соединен со вторым входом И-НЕ и с первым выходом узла, второй вход которого соединен с первым входом второй группы входов элемента 2И-ИЛИ, второй вход второй группы входов которого соединен с третьим входом узла, четвертый вход которого соединен со вторым входом первой группы входов элемента 2И-ИЛИ и с третьим входом элемента И-НЕ, выход которого соединен с информационным входом триггера, выход которого соединен со вторым выходом узла, первый вход синхронизации которого соединен с первым входом синхронизации триггера. Поставленная цель достигается также тем, что узел контроля содержит элемент И-ИЛИ, где К-количество выходов четных и нечетных синхросигналов устройства, триггер элемент НЕ, причем второй вход узла соединен с первым входом первой группы входов элемента И-ИЛИ, второй вход первой группы входов которого соединен с первым входом узла и со входом сброса триггера, вход синхронизации которого соединен со входом синхронизации узла каждый из контролируемых входов которого соединен с соответствующими входами соответствующих оставшихся групп входов элемента И-ИЛИ выход которого соединен с информационным входом триггера, выход которого соединен со входом элемента НЕ, выход которого соединен с выходом узла.

В заявленном устройстве содержатся признаки элемент И со связями, которые отсутствуют во всех известных аналогах и благодаря которым достигается поставленная цель сокращение аппаратных затрат (за счет использования одного узла контроля вместо двух), повышается достоверность контроля выходов честных синхросигналов устройства и повышается помехоустойчивость устройства за счет блокировки действия помех. Так как в заявленном устройстве содержатся признаки, отсутствующие во всех аналогах и обеспечивающие достижение положительного эффекта, то следовательно оно соответствует критерию "существенные отличия".

Предложенные структуры узла управления запуском и узла контроля усиливают указанные эффекты.

На фиг. 1 изображена структурная схема устройства; на фиг.2 - функциональная схема узла управления запуском; на фиг.3 функциональная схема узла контроля; на фиг.4 диаграмма работы устройства в случае возникновения помех после запуска и перед запуском устройства.

Схема сожержит 1 узел управления запуском; 2 регистр сдвига; 3 - регистр; 4 первый элемент ИЛИ-НЕ; 5 второй элемент ИЛИ-НЕ; 6 узел контроля; 7- элемент И; 8-первый вход синхронизации устройства, узла управления запуском, регистра сдвига и вход синхронизации регистра; 9-второй вход синхронизации устройства, узла управления запуском и регистра сдвига; 10-вход запуска устройства, первый вход узла 1; 11- вход останова устройства, второй вход узла 1; 12-инфармационный вход регистра сдвига 2 первый выход узла 1; 13-третий вход узла 1, последний выход регистра сдвига 2; 14-четвертый вход узла 1, выход элемента И7; 15-второй выход узла 1, первый вход узла 6; 16-выходы нечетных синхросигналов устройства, выходы регистра 2, входы элемента ИЛИ-НЕ4, информационные входы регистра; 17-выходы четных синхросигналов устройства, выходы регистра 3, входы элемента ИЛИ-НЕ5, контролируемые входы узла 6; 18-второй вход элемента И7, узла 6 и выход элемента ИЛИ-НЕ5; 19-выход ошибки устройства, выход узла 6, вход блокировки регистра 3; 20-третий вход синхронизации устройства, вход синхронизации узла 6; 21-элемент НЕ в узле 1; 22- элемент 2И-НЕ в узле 1; 23 элемент И-НЕ в узле 1; 24 триггер в узле 1; 25- выход элемента НЕ21, первой группы входов элемента 2И-НЕ 22, первый вход элемента И-НЕ 23; 26 выход элемента И-НЕ 23, информационный вход триггера 24: 27 элемент И-ИЛИ в узле 6 для частного случая к 6; 28 триггер в узле 6; 29 элемент НЕ в узле 6; 30 выход элемента 4И-ИЛИ 27, информационный вход триггера 28; 31 выход триггера 28, вход элемента НЕ 29; 32, 33, 34 входы 17 узла 6, соответствующие сигналам соответственно Буквами на фиг.1 3 обозначены: ПУСК сигнал пуска, подаваемый на вход 10 в виде логического нуля при исходном состоянии равным логической единице; СТОП сигнал остановка подаваемый на вход 11 в виде логического нуля при исходном состоянии равном логической единице; сигнал синхронизации, подаваемой на вход 8 в виде логической единицы при исходном состоянии, равном логическому нулю; сигнал синхронизации, подаваемой на вход 9 в виде логической единицы при исходном состоянии, равном логическому нулю; сигнал синхронизации, подаваемой на вход 20 в виде логической единицы при исходном состоянии, равном логическому нулю ( сигнал 6 C2P может совпадать с сигналом C2 или быть физически автономным, например развязанным через повторитель); нечетные синхросигналы формируемые соответственно на первом, втором и т.д. на К/2-ом (или последнем) выходах регистра 2 и группа выходов 16 устройства (где к-четко- общее количество выходов групп выходов 16, 17) и в такой же последовательности во времени так, что только на одном из выходов 16 формируется логическая единица, а на остальных выходах устанавливается логический нуль в момент действия синхросигнала на выходе 9 устройства; четные синхросигналы формируемые соответственно на первом, втором и т. д. на К/2-ом выходах регистра 3 и группы выходов 17 устройства и в такой же последовательности во время так, что только на одном из выходов 17 формируется логическая единица, а на остальных выходах устанавливается логический ноль в момент действия синхросигнала на входе 8 устройства; СБСИ сигнал ошибки (сбоя) синхронизации устройства в виде логического нуля (при возникновении ошибки) при исходном состоянии, равном логической единице (при отсутствии ошибки);
F -буква около информационных выходов регистра 2 означает, что изменение состояния выходов регистра задерживается до появления синхросигнала на втором входе 9 синхронизации после появления синхросигнала на первом входе 8 синхронизации;
Q буква около информационных выходов регистра 3 и триггера 28 означает, что состояние выходов регистра 3 и триггера 28 изменяется в момент действия синхросигнала на входе синхронизации 8 и 20;
D -буква означает информационные входы регистра 3 и триггеров 24, 28;
E- буква означает вход блокировки регистра 3;
R- буква означает вход сброса триггера 28;
C1, C2 буквы означают первый и второй вход синхронизации триггеров 24, 28 (C1- означает также вход синхронизации при наличии Q-выходов триггеров и при отсутствии необходимости использования второго входа синхронизации).

На фиг. 4 тонкая (точечная) линия означает отсутствие сигнала или логический ноль, а толстая (жирная) линия момент действия логической единицы. Над каждой горизонтальной линией приведен идентификатор сигнала (буквенное обозначение сигнала, описанное выше) или номер связи (шины) появление сигналов на которой демонстрируется диаграммой.

τ_пуск1, τ_пуск2 -длительность действия сигнала пуска соответственно до действия помехи длительностью τ_п1 и после действия помехи длительностью
τ_э -время задержки сигналов одним элементом, например элементом 21.

Узел 1 управления запуском (фиг.1) предназначен для управления запуском и остановом устройства и для блокирования действия помех.

Узел 1 управления может быть построен на элементах (фиг.2) НЕ21, 2И-ИЛИ 22, И-НЕ 23 и триггер 24. Для его построения могут быть использованы микросхемы типа 500ЛМ102А, 500ЛК117А или 500ЛС118, 500ЛМ105А, КС154ЗИР2 или КС1543ТМ2 серии 500 (как в прототипе -см. прилагаемую копию прототипа).

Функционирование узла 1 будет пояснено при описании функционирование устройства.

Регистры 2,3 являются стандартными и предназначены для формирования синхросигналов на выходах 16,17 устройства. Регистры по структуре идентичны таким же регистром прототипа и могут быть построены на микросхемах типа КС1543ИР2 (для регистра 2), КС1543ТМ2 или КС1543ТМ1 (для регистра 3).

Узел 6 контроля (фиг.1) предназначен для контроля состояний выходов группы выходов 17 устройства. Контроль основан на фиксации запрещенных состояний (кодов) на выходах 17. После запуска устройства разрешенным кодом на выходах 17 является код в котором только в одном из разрядов (выходов 17) установлена логическая единица. Любые другие комбинации состояний выходов 17 являются запрещенными и рассматриваются как сбойные. Для их фиксации достаточно выполнить функцию И сигнала каждого выхода с сигналом в отдельности каждого другого выхода из оставшихся выходов группы выходов 17, выполнить функцию ИЛИ-НЕ сигналов всех выходов 17 и полученные результаты объединив по функции ИЛИ фиксировать в элементе памяти (триггер). На фиг.3 изображена функциональная схема для случая к-6. С помощью элемента ИЛИ-НЕ 5 выполняется функция ИЛИ-НЕ над сигналом всех выходов 17.С помощью элемента 4И-ИЛИ 27 обеспечивается выполнение функции И сигнала каждого выхода с сигналом в отдельности каждого другого выхода ( см. фиг. 3) и объединение полученных результатов вместе с результатом функции ИЛИ-НЕ (на входе 18) по ИЛИ. При этом функцию ИЛИ-НЕ предусматривается блокировать сигналом на входе 15 в момент пуска устройства для стабильности работы. После запуска устройства на входе 15 устанавливается логическая единица и на выходе 30 элемента 27 формируется сигнал в соответствии с функцией: где знак V означает функцию ИЛИ, а знак означает функцию И. Значение сигнала на выходе 30 фиксируется в триггере 28 в момент действия синхросигнала на входе 20. При этом на выходе 19 устанавливается логический ноль если в триггере 28 фиксируется единичное значение сигнала на выходе 30, означающее, что произошла ошибка. Для того чтобы информация об ошибке не была потерена, логический ноль на выходе 19 блокирует переключение регистра 3 в момент действия синхросигнала (благодаря связи со входом Е). В результате сбойная комбинация в регистре 3 фиксируется вплоть до сброса устройства в исходное состояние. В исходном состоянии в триггере 28 устанавливается логическая единица и на выходе 19 устанавливается логический ноль, означающий, что синхронизация отключена. При запуске устройства на входе 15 устанавливается логический ноль, под действием которого в момент действия синхросигнала на входе 20 осуществляется сброс триггера 28 и ноль. На выходе 19 узла 6 устанавливается логическая единица, которая удерживается пока отсутствуют ошибки.

Узел 6 может быть построен с использованием элементов 4И-ИЛИ 27 НЕ 29, триггера 28.

Для его построения могут быть использованы микросхемы типа 50ЛК121А, КС1543ТМ2, 500ЛМ101А.

Устройство функционирует следующим образом.

В исходное состояние устройство переводится путем выполнения процедуры сброса по последовательным цепям не показанным на чертежах. При этом во всех разрядах регистров 2,3 устанавливаются логические нули, в триггерах 24, 28 устанавливаются логические единицы на входы 8, 9, 20 начинают поступать синхросигналы (см. фиг.4).

На всех выходах 16, 17 устанавливаются логические нули. На выходах элементов 4, 5 на входах 14, 18 устанавливаются логические единицы. На выходе 19 устанавливается логический ноль, означающий, что синхронизация отключена. При этом переключение триггера 3 под действием сигнала на входе 8 блокируется. На выходе 12 и входе 13 устанавливаются логические нули.

Запуск устройства осуществляется путем установки на входе 10 логического нуля на время действия сигналов (см. пуск 1 на фиг.4). Если сброс осуществлен безошибочно, то на всех входах элемента И-НЕ 23 (на входах 25, 14, 12 см. фиг.4) устанавливаются логические единицы, а на выходе 26-логический ноль, который под действием сигнала на входе 8 фиксируется в триггере 24. На выходе 15 устанавливается логический ноль сразу, в момент действия сигнала на в входе 8 (если в качестве триггера 24 используется триггер с Q- выходами) или в момент действия сигнала на входе 9. При использовании триггера 24 с Q- выходом т.е. триггера состояние выхода которого переключается в момент действия сигнала на входе 8 связь 9 в узле 1 не требуется. Так как использование или не использование связи 9 в узле 1 не влияет на достижение дополнительного эффекта, а использование ее связанно с наличием соответствующей элементной базы, то указанная связь не упоминается в формуле изобретения. Но то факт, что заявляемое техническое решение допускает возможным использовать триггер 24 как с Q-выходом так и с F-выходом является дополнительным положительным эффектом. Авторы сочли целесообразным отобразить этот факт на чертеже и в описании.

Под действием логического нуля на входе 15 в момент действия сигнала на входе 20 осуществляется сброс (установка в ноль) триггера 28 (благодаря действию логического нуля на входе R триггера 28) и на выходе 31 устанавливается логический ноль, а на выходе 19 устанавливается логическая единица, означающая, что запуск произошел безошибочно (см. фиг.4). При этом в момент действия сигнала на входе 8 до действия сигнала на входе 20 (см. фиг.4) логическая единица на входе 12 фиксируется в первом разряде регистра 2 и в момент действия сигнала на входе 9 передается на первый выход регистра 2.На выходе элемента 4 и входе 14 устанавливается логический ноль. На выходе 26 устанавливается логическая единица, которая в момент действия второго после пуска сигнала на входе 8 после сигнала на входе 20, сбросившего триггер 28, фиксируется в триггере 24. Одновременно под действием сигнала на входе 8 информация с выходов 16 переписывается в триггер 3 и сразу передается на выходы 17, т.к. на выходе 19 установлена логическая единица. В момент действия второго (после пуска) сигнала на входе 20 узел 6 уже настроен на фиксацию ошибок (см. фиг. 4) т.к. на входе 15 установлена логическая единица, а на входах 17 не должно быть запрещенных комбинаций сигналов. Ежели таковые появляются, то в триггере 28 фиксируется логическая единица, на выходе 19 устанавливается логический ноль, блокирующий переключение регистра 3. Сбойное состояние устройства сохраняется вплоть до сброса устройства. При этом любая запрещенная комбинация сигналов появившаяся на выходах 16 регистра 2 всегда будет без изменения переписываться в регистр 3, устанавливаться на выходах 17, и, следовательно фиксироваться в виде ошибки узлом 6.

С появлением второго (после пуска) сигнала на входе 8, 9 логическая единица с первого выхода регистра 2 переписывается во второй разряд регистра 2 и устанавливается на втором выходе регистра 2 (см. фиг.4) в первый же разряд регистра 2 записывается логический ноль т.к. на входе 12 установлен логический ноль. Таким образом осуществляется сдвиг логической единицы в регистре 2 до последнего разряда, когда на последнем выходе 13 регистра 2 устанавливается логическая единица. При этом каждый раз осуществляется перезапись информации с выходов регистра 2 в регистр 3 передача ее на выходы регистра 3. В результате на выходах 16, 17 формируются синхросигналы, как это показано на фиг.4. При установке на входе 13 логической единицы на выходе 12 также устанавливается логическая единица т.к. на входе 11 установлена логическая единица. В результате под действием очередной пары сигналов в первый разряд регистра 2 записывается логическая единица, предыдущий цикл работы устройства завершается и начинается новый (последующий) цикл работы устройства при котором режимы работы устройства повторяются.

Для останова устройства на входе 11 устанавливается логический ноль на время равное длительности не меньшей длительности, цикла устройства ( τ_стоп -см. фиг. 4). В этом случае, когда в конце цикла работы устройства на последнем выходе 13 регистра 2 установится логическая единица, на выходе 12 будет удерживаться логический ноль, т.к. на входе 11 установлен логический ноль. Под действием очередной пары сигналов на всех выходах регистра 2 установятся логические нули, а под действием следующего сигнала С1 логические нули установятся и на всех выходах регистра 3. На выходе 14, 18 установится логическая единица, а под действием очередного сигнала на входе 20, логическая единица со входа 18 фиксируется в триггере 28, т.к. в триггере 24 зафиксирована и на выходе 15 установлена логическая единица. На выходе 19 устанавливается логический ноль, который означает, что синхронизация остановлена.

Таким образом в заявленном устройстве обеспечивается выполнение всех функций прототипа.

При этом не меньшая достоверность контроля обеспечивается использованием одного узла контроля вместо двух. Кроме этого для организации регистра 3 нет необходимости использовать Г-выходы, что позволяет использовать элементную базу занимающую меньше объем. Так, например, для построения регистра 3 можно использовать микросхемы типа КС1543ТМ2, каждая из которых содержит два триггера вместо микросхемы КС1543ТМ1, каждая из которых содержит один триггер имеющий Q- выход (который используется для подключения к выходу группы выходов четных синхросигналов) и F -выход (который используется для подключения к соответствующему входу контролируемых входов второго узла контроля прототипа). В совокупности по указанным причинам обеспечивается значительное сокращение аппаратных затрат в заявленном устройстве по сравнению с прототипом.

Так, например, для построения прототипа (см. логические структуры прототипа в приложении) требуется не менее 13-ти мест на ТЭЗе для корпусов интегральных микросхем типа ДИП-16 (см. конструктивные адреса на логических структурах прототипа: +A03, +A04, +B03, +B04, +B05, +C04, +C05, +D04, +H04, +H05, +K02, +K03, +M05).

Учтем, то что первый узел контроля убирается (места +C05, +D04, M05). Вместо +M05 можно использовать монтажное И в качестве шины 18 (см. фиг.1), а из элементов микросхемы на месте A03 выбираются элементы И7, НЕ 29. Выход элемента ИЛИ-НЕ 4 можно организовать в виде монтажного И выходов +H05:15, +K03: 14, +H05: 03. Вместо триггеров микросхемы КС1543ТМ1 на местах +C04, +A04, +B04, +H04 можно использовать триггер микросхемы КС1543ТМ2, занимающие только два места, например +C04, +A04.

Таким образом заявляемое устройство требует не более 8-ми мест на ТЭЗе для корпусов интегральных микросхем типа ДИП-16 вместо 13-ти требуемых для прототипа.

Кроме этого в заявляемом устройстве обеспечивается более высокая достоверность контроля. Отказ выходов четных синхросигналов (выходов 17) в прототипе не обнаруживается, т.к. эти выходы непосредственно не связаны с контролируемыми входами второго узла контроля. С контролируемыми входами второго узла контроля связаны Г-выходы регистра, которые не являют функциональными выходами устройства. В результате обеспечивается обнаружение лишь сбоев в регистре 3. Отказ же выходов 17 не обнаруживается. В заявляемом же устройстве обеспечивается обнаружение как сбоев так и отказов, проявляющихся на выходах 17 т.к. эти выходы непосредственно связаны с контролируемыми входами узла контроля.

В прототипе не обеспечивается контроль ошибки сброса и запуска. Если в прототипе после сброса или останова под действием помехи на входе 10 длительностью τ_п1 (см. фиг.4) произойдет самозапуск устройства, а затем произойдет санкционированный запуск сигналов длительностью τ пуск 2 в момент как это показано на фиг.4, то ошибка вызванная действием помехи (несанкционированный запуск устройства) не обнаруживается.

В заявляемом же устройстве, как это показано на фиг.4 после санкционированного запуска устройства, сигнал ошибки на выходе 19 не сбрасывается, благодаря чему и обеспечивается обнаружение ошибки.

В заявленном устройстве обеспечивается более высокая помехоустойчивость, так как после запуска устройства (см. действия сигнала ПУСК длительностью t пуск 1 на фиг.4) действие помех любой длительности (например длительностью t_п1 ) блокируется логическим нулем на входе 14 (см. фиг.2). В прототипе таких блокировок не предусмотрено и указанная помеха вызывает сбой устройства.

Таким образом в заявленном устройстве достигается поставленная цель изобретения сокращение аппаратных затрат, повышение достоверности контроля и помехоустойчивости устройства.

Формула изобретения

1. Устройство для синхронизации с контролем, содержащее узел управления запуском, регистр сдвига, регистр, узел контроля, первый и второй элементы ИЛИ НЕ, причем входы запуска и остановка устройства соединены соответственно с первым и вторым входами узла управления запуском, первый выход которого соединен с информационным входом регистра сдвига, выходы которого соединены с выходами нечетных синхросигналов устройства, входами первого элемента ИЛИ НЕ и информационными входами регистра, выходы которого соединены с выходами четных синхросигналов устройства, первый вход синхронизации которого соединен с входом синхронизации регистра и первыми входами синхронизации узла управления запуском и регистра сдвига, последний выход которого соединен с третьим входом узла управления запуском, второй выход которого соединен с первым входом узла контроля, второй вход которого соединен с выходом второго элемента ИЛИ НЕ, входы которого соединены с контролируемыми входами узла контроля, вход синхронизации которого соединен с третьим входом синхронизации устройства, второй вход синхронизации которого соединен с вторым входом синхронизации регистра сдвига, отличающееся тем, что оно дополнительно содержит элемент И, причем четвертый вход узла управления запуском соединен с выходом элемента И, первый вход которого соединен с выходом первого элемента ИЛИ НЕ, а второй вход элемента И соединен с выходом второго элемента ИЛИ - НЕ, входы которого соединены с выходами регистра, вход блокировки которого соединен с выходом узла контроля и выходом ошибки устройства.

2. Устройство по п. 1, отличающееся тем, что узел управления запуском содержит элемент НЕ, элемент 2И ИЛИ, элемент И НЕ, триггер, причем первый вход узла соединен с входом элемента НЕ, выход которого соединен с первым входом элемента И НЕ и первым входом первой группы входов элемента 2И ИЛИ, выход которого соединен с вторым входом элемента И НЕ и первым выходом узла, второй вход которого соединен с первым входом второй группы входов элемента 2И ИЛИ, второй вход второй группы входов которого соединен с третим входом узла, четвертый вход которого соединен с вторым входом первой группы входов элемента 2И ИЛИ и третьим входом элемента И НЕ, выход которого соединен с информационным входом триггера, выход которого соединен с вторым выходом узла, первый вход синхронизации которого соединен с первым входом синхронизации триггера.

3. Устройство по п. 1, отличающееся тем, что узел контроля содержит элемент (К/2 + 1) И ИЛИ, где К количество выходов четных и нечетных синхросигналов устройства, триггер, элемент НЕ, причем второй вход узла соединен с первым входом первой группы входов элемента (К/2 + 1) И ИЛИ, второй вход первой группы входов которого соединен с первым входом узла и входом сброса триггера, вход синхронизации которого соединен с входом синхронизации узла, каждый из контролируемых входов которого соединен с соответствующим входом соответствующих оставшихся групп входов элемента (К/2 + 1) И ИЛИ, выход которого соединен с информационным входом триггера, выход которого соединен с входом элемента НЕ, выход которого соединен с выходом узла.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4