Способ оценивания несущей частоты и устройство для его осуществления

 

Изобретения относятся к радиоизмерительной технике. Целью изобретения является разработка способа и устройства, реализующих возможность достижения более высокой точности оценивания несущей частоты. Способ включает дискретизацию сигнала, вычисление компонент спектральной плоскости мощности методом преобразования Фурье, выделение частотной области функции спектральной плотности мощности с максимальной концентрацией мощности сигнала, вычисление несущей частоты, выделение спектральной компоненты f^k_n с максимальной амплитудой мощности в области максимальной концентрации спектральной плотности мощности, фильтрацию спектральных составляющих в частотном интервале ΔF с f^k_n - ΔF до f^k_n + ΔF, однократное и двукратное дифференцирование спектральных составляющих в интервале ΔF для формирования первой P'(f) и второй P" (f) производных от функции спектральной плотности мощности, вычитания из заданного порогового значения , присвоение несущей частоте значения , вычисление уточненного значения несущей частоты по формуле f^k_n⁺¹ = f^k_n - Pʹ(f^k_n)/Pʺ(f^k_n), повторение последовательности действий, начиная с вычитания функции Pʹ(f^k_n⁺¹) из заданного порогового значения . Устройство включает аналого-цифровой преобразователь 1, первый блок памяти 2, блок преобразования Фурье и определения спектральной плотности мощности 3, блок фильтров 4, второй блок памяти 5, блок управления 6, блок определения частоты 7, элементы ИЛИ-НЕ 8 и 9, первый счетчик 10, блок начальной установки 11, умножитель 12, счетчик 13, генератор 14, блок уточнения частоты 15. 2 с. и 14 з.п. ф-лы, 24 ил.

Изобретение относится к радиоизмерительной технике.

Известен способ измерения частоты аналогового сигнала, см. патент WO 91/04496, МКИ G 01 R 23/00, 4.04.1991. Способ заключается в получении спектральных компонент сигнала из его дискретных отсчетов путем преобразования, определении спектральной компоненты сигнала с наибольшим значением и присвоении частоты данной компоненты частоте оцениваемого сигнала.

Недостатком этого способа является низкая точность оценивания частоты сигнала, определяемая половиной расстояния между дискретными спектральными составляющими и равная Δf/2 Наиболее близким по своей технической сущности к заявляемому является способ (патент США, N 4904930, МКИ G 01 R 23/16, 27.02.1990), заключающийся в предварительной дискретизации сигнала в пределах полосы частот поиска, вычислении компонент спектральной плотности мощности в дискретных точках методом преобразования Фурье, выделении частотной области ΔF функции спектральной плотности мощности с максимальной концентрацией мощности и вычислении несущей частоты в этой области.

Данный способ позволяет более точно определять несущую частоту сигнала за счет дополнительных вычислений.

Однако способ-прототип имеет недостатки: его использование относится только к сигналам с фазовой манипуляцией с "двугорбым" спектром, а более широкий класс сигналов со спектральной плотностью мощности с одним резко выраженным максимумом, например с амплитудной манипуляцией, частотной модуляцией, в определенных условиях с фазовой манипуляцией, не рассматривается; низкая точность определения несущей частоты из-за того, что не используется априорная информация о степени гладкости функции, описывающей спектральную плотность мощности оцениваемого сигнала.

Известно устройство оценивания несущей частоты аналогового входного сигнала (патент WO 91/04496, МКИ G 01 R 23/00, 4.04.1991). Устройство включает последовательно соединенные блок дискретизации входного сигнала, преобразующее устройство для получения спектральных компонент из дискретизированного сигнала, блок определения спектральной компоненты, имеющей наибольшую спектральную величину мощности, и блок присвоения частоты данной компоненты частоте оцениваемого сигнала.

Основной недостаток устройства его низкая точность, определяемая половиной расстояния между дискретными составляющими спектральной плоскости мощности и равная Δf/2.

Наиболее близким к заявленному по своей технической сущности является устройство оценивания несущей частоты (патент США, N 4904930, МКИ G 01 R 23/16, 27.02.1990).

Устройство-прототип с учетом элементов синхронизации содержит последовательно соединенные первый блок памяти, блок преобразования Фурье и определения спектральной плотности мощности, блок фильтров, второй блок памяти и блок определения частоты, группы входов управления которых объединены между собой и выходами управления блока управления, группа адресных входов которого соединена с группами адресных входов первого и второго блока памяти.

Благодаря использованию блока определения частоты повышается точность оценивания.

Однако устройство-прототип имеет недостатки: устройство не предназначено для оценивания несущей частоты сигналов, спектральная плотность мощности которых имеет резко выраженный максимум; низкая точность определения несущей частоты, обусловленная тем, что не используется априорная информация о степени гладкости функции, описывающей спектральную плотность мощности оцениваемого сигнала.

Целью изобретения является разработка способа и устройства оценивания несущей частоты, которые обеспечивают повышение точности оценивания несущей частоты.

Цель достигается тем, что в известном способе оценивания несущей частоты сигнала, заключающемся в его предварительной дискретизации в пределах полосы частот поиска, вычислении компонент спектральной плотности мощности в дискретных точках методом преобразования Фурье, выделении частотной области ΔF функции спектральной плотности мощности с максимальной концентрацией мощности сигнала и вычислении несущей частоты в этой области после выделения области функции спектральной плотности с максимальной концентрацией мощности сигнала, дополнительно из этой области выделяют спектральную компоненту с максимальной амплитудой мощности на частоте f^k_n = n·Δf, где n=0,1, номер спектральной компоненты, Δf частотное расстояние между спектральными компонентами, k= 0 номер шага итерации, затем спектральные составляющие в частотном интервале ΔF начиная с f^k_n - ΔF/2 до f^k_n + ΔF/2 фильтруют, после чего их однократно, а затем двукратно дифференцируют, формируя соответственно функции первой P'(f) и второй P"(f) производных от функции спектральной плоскости мощности, затем модуль значения функции P'(f) в точке f^k_n вычитают из заданного порогового значения этой функции и при несущей частоте присваивают значение f^k_n а при вычисляют уточненное значение несущей частоты f^k_n⁺¹ по формуле f^k_n⁺¹ = f^k_n - Pʹ(f^k_n)/Pʺ(f^k_n), затем последовательность действий повторяют, начиная с вычитания модуля значения функции P'(f) в точке f^k_n⁺¹ из заданного порогового значения .

Частотную область ΔF функции спектральной плотности выбирают в пределах, охватывающих D спектральных компонент спектральной плотности мощности сигнала, а величину D рассчитывают по формуле D m+r+s, где m-1 степень гладкости функции, выбранная для описания функции спектральной плотности мощности сигнала;
r наибольшее четное число, такое, что r<m;

Степень гладкости для описания функции спектральной плотности мощности сигнала выбирают исходя из априорной информации о степени гладкости функции спектральной плотности мощности сигнала и требуемой точности μ_m (f) определения несущей частоты по формуле:

Указанная новая совокупность существенных признаков позволяет осуществлять измерение частоты исходя из априорной информации о степени гладкости функции, которой описывается спектральная плотность мощности (известного класса сигналов) и необходимого качества фильтрации и дифференцирования на основе использования минимального количества дискретных отсчетов сигнала для выбранной для описания спектральной плотности мощности сигнала степени гладкости функции, чем достигается требуемая точность оценивания несущей частоты.

Цель в предлагаемом устройстве достигается тем, что в известном устройстве оценивания несущей частоты, содержащем последовательно соединенные первый блок памяти, блок преобразования Фурье и определения спектральной плоскости мощности, блок фильтров, второй блок памяти и блок определения частоты, группы входов управления которой объединены между собой и выходами управления блока управления, группа адресных выходов которого соединена с группами адресных входов первого и второго блока памяти, дополнительно введены аналого-цифровой преобразователь, первый и второй элементы ИЛИ-НЕ, первый и второй счетчики, умножитель, блок начальной установки, блок уточнения частоты и генератор импульсов. Выход генератора импульсов через первый счетчик соединен с входом запуска аналого-цифрового преобразователя, информационный вход которого является входом устройства. Группа информационных выходов соединена с группой информационных входов первого блока памяти, выход готовности с входом готовности блока управления, а вход разрешения с выходом разрешения блока управления. Первый и второй выходы блока управления соединены соответственно с первым и вторым входом первого элемента ИЛИ-НЕ, третий и четвертый выходы соответственно с первым и вторым входами второго элемента ИЛИ-НЕ. Выход второго элемента ИЛИ-НЕ через второй счетчик соединен с второй группой входов блока уточнения частоты, третий вход которого объединен со счетным входом второго счетчика, четвертая группа входов с выходами второго блока памяти, пятый вход с выходом первого элемента ИЛИ-НЕ, шестой вход объединен с входом первого счетчика. Первая группа входов умножителя соединена с выходами блока определения частоты, вторая группа входов-с выходами блока начальной установки, а выходы с первой группой выходов блока уточнения частоты, выходы которых являются выходами устройства.

Блок уточнения частоты содержит блок формирования последовательности дискретных значений спектральной плотности мощности (СПМ), блок формирования шаблонов дискретных значений СПМ, блок вычисления отношения производных, блок формирования разности частот и результата, блок формирования адреса, первый и второй блоки формирования смещения и блок формирования управляющих сигналов. Первый, второй, третий, четвертый и пятый входы блока формирования последовательности дискретных значений спектральной плотности мощности являются соответственно первым, вторым, третьим, четвертым и пятым входами блока уточнения частоты. Первая группа входов блока формирования шаблонов дискретных значений спектральной плотности мощности соединена с первой группой выходов блока формирования последовательности дискретных значений спектральной плотности мощности, второй вход объединен с восьмым входом блока формирования последовательности дискретных значений спектральной плотности мощности и является шестым входом блока уточнения частоты, третий вход объединен с пятым входом блока формирования последовательности дискретных значений спектральной плотности мощности, девятый вход соединен с вторым выходом блока формирования последовательности дискретных значений спектральной плотности мощности, пятый выход с шестым входом блока формирования дискретных значений спектральной плотности мощности. Первая группа входов блока вычисления отношения производных соединена с первой группой выходов блока формирования шаблонов дискретных значений спектральной плотности мощности, пятая группа входов с третьей группой выходов блока формирования шаблонов дискретных значений спектральной плотности мощности, шестой вход с вторым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности, а третий вход объединен с вторым входом блока формирования шаблонов дискретных значений спектральной плотности мощности. Первый вход блока формирования разности частот и результата соединен с первым входом блока вычисления отношения производных, четвертая группа входов с четвертой группой выходов блока формирования последовательности дискретных значений спектральной плотности мощности, пятый вход соединен с третьим выходом блока вычисления отношения производных, шестая группа входов с второй группой выходов блока вычисления отношения производных, а вторая группа выходов является выходами блока уточнения частоты и устройства оценивания несущей частоты. Первый вход блока формирования адреса соединен с четвертым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности, второй вход объединен с пятым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, третья группа входов объединена с четвертой группой входов блока формирования разности частот и результата, четвертый вход соединен с шестым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, пятый вход объединен с седьмым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, шестой вход с восьмым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, а первая группа выходов соединена с седьмой группой входов блока формирования последовательности дискретных значений спектральной плотности мощности. Первая группа выходов первого блока смещения соединена с четвертой группой входов блока вычисления отношения производных, первый вход соединен с седьмым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, второй вход соединен с третьим выходом блока формирования последовательности дискретных значений спектральной плотности мощности, третий вход объединен с вторым входом блока формирования адреса, седьмой вход объединен с четвертым входом блока формирования адреса, а восьмой вход объединен с четвертым входом блока формирования шаблонов дискретных значений спектральной плотности мощности. Первый вход второго блока формирования смещения объединен с первым входом первого блока формирования смещения, второй вход объединен с вторым входом первого блока формирования смещения, третий вход объединен с третьим входом первого блока формирования смещения, четвертая, пятая и шестая группы входов объединены соответственно с четвертой, пятой и шестой группами входов первого блока формирования смещения, седьмой вход объединен с седьмым входом первого блока формирования смещения, восьмой вход объединен с восьмым входом первого блока формирования смещения и четвертым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, а первая группа выходов соединена с второй группой входов блока вычисления отношения производных. Первый вход блока формирования управляющих сигналов соединен с третьим выходом блока формирования разности частот и результата, вторая группа входов с первой группой выходов блока формирования разности частот и результата, третий вход с третьим выходом блока формирования последовательности дискретных значений спектральной плотности мощности, первый выход с пятым входом блока формирования адреса, второй выход с первым входом первого блока формирования смещения, третий выход с шестым входом блока формирования адреса, четвертый выход с четвертым входом блока формирования адреса, пятая группа выходов с пятой группой выходов первого блока формирования смещения, шестая группа выходов с четвертой группой входов первого блока формирования смещения, седьмой выход
с третьим входом первого блока формирования смещения, восьмой выход с восьмым входом первого блока формирования смещения, девятая группа выходов с шестой группой входов первого блока формирования смещения, а десятый выход с вторым входом блока формирования разности частот и результата.

Блок формирования последовательности дискретных значений СПМ содержит второй блок элементов И, первый элемент НЕ, второй формирователь, первый блок элементов ИЛИ, блок памяти, первый формирователь, первый элемент задержки, второй элемент ИЛИ, первый блок элементов И, третий формирователь, четвертый элемент ИЛИ, первый RS-триггер, третий элемент И, первый блок начальной установки, сумматор, счетчик, второй элемент НЕ, третий блок элементов ИЛИ, первый регистр, второй блок начальной установки, блок вычитания, четвертый элемент И, второй регистр, четвертый формирователь, второй RS-триггер, второй элемент задержки, блок сравнения, пятый блок элементов И. Первые входы первого блока элементов И являются первой группой входов блока формирования последовательности дискретных значений спектральной плотности мощности. Входы первого формирователя и первого элемента задержки объединены и являются пятым входом блока формирования последовательности дискретных значений спектральной плотности мощности. Первая группа входов первого блока элементов ИЛИ соединена с выходом элементов И, первые входы которых являются второй группой входов блока формирования последовательности дискретных значений спектральной плотности мощности. Адресная группа входов блока памяти соединена с выходами первого блока элементов ИЛИ, управляющий вход через первый элемент НЕ соединен с вторыми входами второго блока элементов И и выходом второго формирователя. Вход второго формирователя является третьим входом блока формирования последовательности дискретных значений спектральной плотности мощности, четвертая группа входов которого соединена с информационной группой входов блока памяти. Информационные выходы блока памяти являются первой группой выходов блока формирования последовательности дискретных значений спектральной плотности мощности. Первая группа входов третьего блока элементов ИЛИ является седьмой группой входов блока формирования последовательности дискретных значений спектральной плотности мощности, а вторая группа входов соединена с выходами первого блока элементов И, вторые входы которых объединены с первым входом второго элемента ИЛИ и выходом первого формирователя. Первый вход третьего элемента ИЛИ является шестым входом блока формирования последовательности дискретных значений спектральной плотности мощности, второй вход соединен с выходом первого элемента задержки и является третьим выходом блока формирования последовательности дискретных значений спектральной плоскости мощности, а выход с первым входом третьего элемента И. Второй вход третьего элемента И соединен с выходом первого RS-триггера, а выход с первым входом первого RS-триггера, второй вход которого соединен с выходом второго элемента ИЛИ. Вход третьего формирователя объединен с первым входом первого RS-триггера, а выход является вторым выходом блока формирования последовательности дискретных значений спектральной плотности мощности. Вход управления первого регистра соединен с выходом третьего элемента И, информационные входы с выходами третьего блока элементов ИЛИ, а информационные выходы-с первой группой входов сумматора, входами уменьшаемого блока вычитания и одновременно является четвертой группой выходов блока формирования последовательности дискретных значений спектральной плотности мощности. Вход второго элемента задержки объединен с первым входом четвертого элемента ИЛИ, а выход соединен с вторым входом второго элемента ИЛИ и входом второго элемента НЕ, выход которого соединен с управляющим входом счетчика, информационные входы которого соединены с выходами сумматора. Вторая группа входов сумматора соединена с выходами первого блока начальной установки. Вход управления второго регистра соединен с выходом второго элемента задержки, а информационные входы с выходами блока вычитания. Входы вычитаемого блока вычитания соединены с выходами второго блока начальной установки. Первый вход четвертого элемента И является восьмым входом блока формирования последовательности дискретных значений спектральной плотности мощности, выход соединен с вычитающим входом счетчика, а второй вход с выходом второго RS-триггера. Первый вход второго RS-триггера соединен с выходом второго элемента задержки, а второй вход с выходом четвертого формирователя. Первая группа входов пятого блока элемента И объединена с первой группой входов блока сравнения и информационными выходами счетчика, выходы соединены с второй группой входов первого блока элементов ИЛИ, а вторые входы с первым выходом блока сравнения, второй выход которого соединен с входом четвертого формирователя, а вторая группа входов с информационными выходами второго регистра.

Блок формирования шаблонов дискретных значений спектральной плотности мощности содержит первый формирователь, первый блок начальной установки, первый элемент НЕ, первый блок памяти, первый блок элементов ИЛИ, первый элемент задержки, первый блок сравнения, первый счетчик, первый элемент И, первый и второй RS-триггеры, второй, третий и четвертый формирователи, второй элемент И, второй блок сравнения, второй счетчик, первый элемент И-НЕ, первый, второй, третий и четвертый элементы ИЛИ-НЕ, второй блок начальной установки, второй элемент ИЛИ, пятый формирователь, второй элемент НЕ, второй блок памяти, третий блок элементов ИЛИ, второй элемент задержки, третий блок сравнения, третий счетчик, третий элемент И, третий и четвертый RS-триггеры, шестой, седьмой и восьмой формирователи, четвертый элемент И, четвертый блок сравнения, четвертый счетчик, второй элемент И-НЕ, пятый, шестой, седьмой и восьмой элементы ИЛИ-НЕ, четвертый элемент ИЛИ, первый и второй переключатели. Информационные входы первого блока памяти являются первой группой входов блока формирования шаблонов дискретных значений спектральной плотности мощности, а управляющий вход через первый элемент НЕ соединен с первым выходом первого блока сравнения. Вход первого формирователя соединен с первым входом первого элемента И и вторым выходом первого блока сравнения, первая группа входов которого соединена с корпусом, а вторая группа входов через первый блок элементов ИЛИ соединена с адресными входами первого блока памяти. Второй вход второго элемента И объединен с вторым входом первого элемента И и является вторым входом блока формирования шаблонов дискретных значений спектральной плотности мощности. Информационные входы первого и второго счетчиков объединены с выходами первого блока начальной установки, вход обнуления первого счетчика объединен с входом обнуления второго счетчика и является третьим входом блока формирования шаблонов дискретных значений спектральной плотности мощности. Информационные выходы первого счетчика соединены с второй группой входов первого блока сравнения, а информационные выходы второго счетчика с второй группой входов первого блока элементов ИЛИ. Первый RS-триггер, второй формирователь и первый элемент ИЛИ-НЕ последовательно соединены. Второй вход первого элемента ИЛИ-НЕ является четвертым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, а выход соединен с управляющим входом второго счетчика, вычитающий вход которого соединен с выходом второго элемента И, а первый вход первого RS-триггера соединен с выходом первого формирователя. Второй вход второго RS-триггера объединен с вторым входом первого RS-триггера, первый вход объединен с входом четвертого формирователя и является вторым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности, а выход соединен с входом третьего формирователя. Первая группа входов второго блока сравнения подключена к корпусу, вторая группа входов соединена с информационными выходами второго счетчика, а выход с входом четвертого формирователя и первым входом второго элемента И. Первый вход первого элемента соединен с выходом третьего элемента ИЛИ-НЕ, второй вход с выходом четвертого элемента ИЛИ-НЕ, а выход с входом первого элемента задержки, выход которого соединен с управляющим входом первого счетчика. Первый и второй входы второго элемента ИЛИ-НЕ объединены соответственно с первым и вторым входами четвертого элемента ИЛИ-НЕ, а выход соединен с вторым входом второго RS-триггера. Первый вход второго элемента ИЛИ соединен с выходом первого элемента И-НЕ, а выход является пятым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности. Информационные входы второго блока памяти объединены с информационными входами первого блока памяти, информационные выходы являются третьей группой выходов блока формирования шаблонов дискретных значений спектральной плотности мощности, а управляющий вход соединен с выходом второго элемента НЕ, вход которого соединен с первым выходом третьего блока сравнения, первая группа входов которого соединена с корпусом. Вход пятого формирователя соединен с вторым выходом третьего блока сравнения, вторая группа входов которого соединена с первой группой входов третьего блока элементов ИЛИ и информационными выходами третьего счетчика, управляющий вход которого соединен с выходом второго элемента задержки, а вход обнуления объединен с входом обнуления второго счетчика. Информационные входы четвертого счетчика объединены с информационными входами третьего счетчика и выходами второго блока начальной установки, вход обнуления объединен с входом обнуления третьего счетчика, вычитающий вход которого соединен с выходом третьего элемента И, первый вход которого объединен с входом пятого формирователя, а второй вход объединен с вторым входом второго элемента И и вторым входом четвертого элемента И, выход которого соединен с вычитающим входом четвертого счетчика, информационные выходы которого соединены с второй группой входов третьего блока элементов ИЛИ, выходы которого соединены с адресными входами второго блока памяти. Третий RS-триггер, шестой формирователь и пятый элемент ИЛИ-НЕ соединены последовательно. Выход пятого элемента ИЛИ-НЕ соединен с управляющим входом четвертого счетчика, второй вход объединен с вторым входом первого элемента ИЛИ-НЕ, третий вход с первым входом первого элемента ИЛИ-НЕ. Первая группа входов четвертого блока сравнения соединена с корпусом, вторая группа входов с информационными выходами четвертого счетчика, а выход с входом седьмого формирователя и первым входом четвертого элемента И. Восьмой формирователь и четвертый RS-триггер соединены последовательно. Первый вход четвертого RS-триггера соединен с выходом седьмого формирователя, а второй вход объединен с вторым входом третьего RS-триггера, первый вход которого соединен с выходом пятого формирователя. Первый вход второго элемента И-НЕ соединен с выходом седьмого элемента ИЛИ-НЕ, второй вход с выходом восьмого элемента ИЛИ-НЕ, а выход с входом второго элемента задержки и вторым входом второго элемента ИЛИ. Первый и второй входы шестого элемента ИЛИ-НЕ соединены соответственно с первым и вторым входами восьмого элемента ИЛИ-НЕ, а выход объединен с вторым входом четвертого RS-триггера. Первый, второй и третий выходы седьмого элемента ИЛИ-НЕ объединены соответственно с первым, вторым и третьим входами третьего элемента ИЛИ-НЕ и одновременно являются соответственно девятым, седьмым и восьмым входами блока формирования шаблонов дискретных значений спектральной плотности мощности. Первый вход четвертого элемента ИЛИ объединен с третьим входом восьмого элемента ИЛИ-НЕ и выходом третьего формирователя, второй вход объединен с третьим входом четвертого элемента ИЛИ-НЕ и выходом восьмого формирователя, а выход является четвертым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности. Первая выходная шина первого переключателя соединена с первым входом восьмого элемента ИЛИ-НЕ, вторая выходная шина с первым входом четвертого элемента ИЛИ-НЕ, а входная шина является шестым входом блока формирования шаблонов дискретных значений спектральной плоскости мощности. Первая выходная шина второго переключателя соединена с вторым входом восьмого элемента ИЛИ-НЕ, вторая выходная шина с вторым входом четвертого элемента ИЛИ-НЕ, а входная шина является пятым входом блока формирования шаблонов дискретных значений спектральной плотности мощности.

Блок вычисления отношения производных содержит блок начальной установки, первый формирователь, блок дифференцирования, блок нахождения абсолютной величины, блок ключей, блок сравнения, блок двойного дифференцирования, делитель, регистр, первый и второй элементы задержки, элемент И, элемент ИЛИ, второй формирователь. Блок дифференцирования, блок нахождения абсолютной величины, блок ключей и блок сравнения соединены последовательно. Первая группа входов блока дифференцирования является первой группой входов блока вычисления отношения производных, четвертая группа входов которого соединена с второй группой входов блока дифференцирования, а тактовый вход объединен с тактовым входом блока нахождения абсолютной величины и является третьим входом блока вычисления отношения производных. Выходы блока начальной установки соединены с второй группой входов блока ключей и второй группой входов блока сравнения. Блок двойного дифференцирования и делитель соединены последовательно. Выходы делителя являются второй группой выходов блока вычисления отношения производных, пятая группа входов которого соединена с первой группой входов блока двойного дифференцирования, вторая группа входов которого является второй группой входов блока вычисления отношения производных. Вход первого формирователя соединен с первым выходом блока сравнения, а выход является первым выходом блока вычисления отношения производных. Управляющий вход регистра объединен с тактовым входом блока двойного дифференцирования и тактовым входом блока дифференцирования, информационные входы соединены с выходами блока дифференцирования, а информационные выходы с входами делимого делителя. Первый элемент задержки, элемент И, элемент ИЛИ и второй формирователь соединены последовательно. Выход второго формирователя является третьим выходом блока вычисления отношения производных, второй элемент задержки, вход которого объединен с входом первого элемента задержки и является шестым входом блока вычисления отношения производных, а выход соединен с управляющим входом блока ключей. Второй выход блока сравнения соединен с вторым входом элемента И, а третий выход блока сравнения соединен с вторым входом элемента ИЛИ.

Блок формирования разности частот и результата содержит первый и второй элементы задержки, первый элемент ИЛИ, первый блок вычитания, первый регистр, второй блок вычитания, блок элементов И, третий элемент задержки, второй регистр, блок ключей, второй элемент ИЛИ, блок умножения, первый блок начальной установки, третий регистр. Второй вход первого элемента ИЛИ является вторым входом блока формирования разности частот и результата, а вход первого элемента задержки является первым входом блока формирования разности частот и результата. Первый блок вычитания, первый регистр, второй блок вычитания, второй блок элементов И соединены последовательно. Вторые входы второго блока элементов И соединены с выходом первого элемента ИЛИ и являются третьим выходом блока формирования разности частот и результата, а выходы являются первой группой выходов блока формирования разности частот и результата, а группа выходов вычитаемого первого блока вычитания является шестой группой входов блока формирования разности частот и результата. Вход управления третьего регистра является пятым входом блока формирования разности частот и результата, а информационные входы объединены с группой входов уменьшаемого первого блока вычитания и информационными выходами второго регистра, управляющий выход которого соединен через третий элемент задержки с управляющим входом блока ключей, первая группа входов которого соединена с выходами блока вычитания, вторая группа входов объединена с группой входов вычитаемого второго блока вычитания, а выходы соединены с информационными входами второго регистра. Первая группа входов умножителя является четвертой группой входов блока формирования разности и результата, вторая группа выходов соединена с выходами блока начальной установки, а выходы объединены с второй группой выходов блока ключей. Первый вход второго элемента ИЛИ соединен с выходом первого элемента задержки и управляющим входом первого регистра, второй вход является третьим входом блока формирования разности частот и результата, а выход соединен с управляющим входом блока ключей.

Блок формирования адреса содержит первый блок элементов И, второй блок элементов И, первый блок элементов ИЛИ, сумматор, второй элемент ИЛИ, третий блок элементов И, блок вычитания, третий элемент ИЛИ. Сумматор, первый блок элементов И, первый блок элементов ИЛИ и второй блок элементов И соединены последовательно. Первая группа входов второго блока элементов И объединена с первой группой входов сумматора и является третьей группой входов блока формирования адреса, а вторые входы объединены и являются первым входом блока формирования адреса. Первый вход второго элемента ИЛИ является шестым входом блока формирования адреса, второй вход является вторым входом блока формирования адреса, а выход соединен с вторыми входами первого блока элементов И. Выходы третьего блока элементов И соединены с второй группой входов первого элемента ИЛИ, выход которого является первый группой выходов блока формирования адреса. Группа входов уменьшаемого блока вычитания объединена с первой группой входов сумматора, вход вычитаемого объединен с вторым входом сумматора и подключен к источнику +5 B, а выходы соединены с первой группой выходов третьего блока элементов И, вторые входы которого объединены с выходом третьего элемента ИЛИ, первый вход которого является четвертым входом блока формирования адреса, а второй вход пятым входом блока формирования адреса.

Первый блок формирования смещения содержит элемент задержки, регистр, блок элементов НЕ, блок элементов ИЛИ-НЕ, элемент ИЛИ, первый, второй и третий блоки элементов И, первый блок начальной установки, первый сумматор, второй сумматор, второй блок начальной установки, третий сумматор, третий блок начальной установки. Блок элементов ИЛИ-НЕ, блок элементов НЕ и регистр соединены последовательно. Информационные выходы регистра являются первой группой выходов блока формирования смещения, а управляющий вход соединен с выходом элемента задержки, вход которого является первым входом блока формирования смещения. Первый блок начальной установки, первый сумматор и первый блок элементов И соединены последовательно. Выходы первого блок элементов И соединены с первой группой выходов блока элементов ИЛИ-НЕ, а вторая группа входов первого сумматора является шестой группой входов блока формирования смещения. Первый вход элемента ИЛИ является восьмым входом блока формирования смещения, второй вход является вторым входом блока формирования смещения, а выход соединен с вторыми входами первого блока элементов И. Второй блок начальной установки, второй сумматор и второй блок элементов И соединены последовательно. Вторые входы второго блока элементов И объединены и являются седьмым входом блока формирования смещения, а выходы соединены с второй группой входов блока элементов ИЛИ-НЕ, вторая группа входов второго сумматора является пятой группой входов блока формирования смещения. Третий блок начальной установки, третий сумматор и третий блок элементов И соединены последовательно. Вторые входы третьего блока элементов И объединены и являются третьим входом блока формирования смещения, а выходы соединены с третьей группой входов блока элементов ИЛИ-НЕ. Вторая группа входов третьего сумматора является четвертой группой входов блока формирования смещения.

Блок формирования управляющих сигналов содержит первый элемент ИЛИ, элемент задержки, первый, второй, третий, четвертый и пятый формирователи, четвертый элемент И, первый блок сравнения, первый блок начальной установки, первый блок элементов И, второй блок сравнения, второй блок элементов И, третий блок сравнения, третий блок элементов И, четвертый блок сравнения, второй и третий блоки начальной установки четвертый элемент И. Первый блок начальной установки, первый блок сравнения и первый формирователь соединены последовательно. Выход первого формирователя является первым выходом блока формирования управляющих сигналов. Выход второго формирователя соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого формирователя, а выход которого является десятым выходом блока формирования управляющих сигналов, третий выход которого соединен с выходом второго формирователя, последовательно соединенные первый блок элементов И. Вторая группа входов второго блока элементов И соединена с выходами первого блока элементов И, а выходы являются пятой группой выходов блока формирования управляющих сигналов. Первая группа входов первого блока элементов И объединена с второй группой входов первого блока сравнения и является второй группой входов блока формирования управляющих сигналов. Вторые входы первого блока элементов И объединены с вторым выходом первого блока сравнения. Выходы второго блока начальной установки соединены с второй группой входов второго блока сравнения, второй выход которого соединен с входом второго формирователя. Второй элемент ИЛИ, третий формирователь, третий блок сравнения и третий блок элементов И соединены последовательно. Вторая группа входов третьего блока элементов И соединена с выходами второго блока элементов И и первой группой входов третьего блока сравнения, вторая группа входов которого подключена к корпусу. Третий блок начальной установки, четвертый блок сравнения и четвертый формирователь соединены последовательно. Выход четвертого формирователя соединен с вторым входом второго элемента ИЛИ, выход которого является вторым выходом блока формирования управляющих сигналов, четвертый выход которого объединен с первым входом второго элемента ИЛИ, второй вход которого является седьмым выходом блока формирования управляющих сигналов, шестая группа выходов которого соединена с выходами третьего блока элементов И, второй группой входов четвертого блока сравнения и одновременно является девятой группой выходов блока формирования управляющих сигналов. Вход элемента задержки является первым входом блока формирования управляющих сигналов, а выход соединен с первым входом четвертого элемента И, второй вход которого соединен с вторым выходом четвертого блока сравнения. Вход пятого формирователя соединен с выходом четвертого элемента И, а выход является восьмым выходом блока формирования управляющих сигналов и объединен с третьим входом второго элемента ИЛИ, четвертый вход которого является третьим входом блока формирования управляющих сигналов.

Блок дифференцирования содержит формирователь коэффициентов g^s_n, блок формирования локального кубического сплайна, блок формирования B-сплайна. Первая группа входов формирователя коэффициентов является первой группой входов блока дифференцирования. Первая группа входов блока формирования локального кубического сплайна соединена с выходами формирователя коэффициентов, шестой вход объединен с вторым входом формирователя коэффициентов и является вторым входом блока дифференцирования, выходы являются выходами блока дифференцирования, а вторая, третья, четвертая и пятая группы входов соединены соответственно с четвертой, третьей, второй и первой группами выходов блока формирования кубического B-сплайна, входы которого являются третьей группой входов блока дифференцирования.

Формирователь коэффициентов содержит первый блок начальной установки, первый блок умножения, первый регистр, второй блок умножения, второй регистр, второй блок начальной установки, третий блок умножения, четвертый регистр, третий блок начальной установки, блок вычитания, шестой регистр, четвертый блок умножения, пятый и третий регистры, седьмой блок из трех последовательно соединенных регистров, четвертый блок начальной установки, восьмой блок из двух последовательно соединенных регистров, сумматор. Первый умножитель, первый регистр, второй умножитель, второй регистр и сумматор соединены последовательно. Выходы сумматора являются выходом формирователя коэффициентов. Вход управления третьего регистра объединен с входами управления первого и второго регистров и является вторым входом формирователя коэффициентов, информационные выходы соединены с входами уменьшаемого блока вычитания, а информационные входы объединены с входами вычитаемого блока вычитания и первой группой входов второго умножителя, вторые входы которого соединены с выходами первого блока начальной установки. Второй блок начальной установки, третий умножитель и четвертый регистр соединены последовательно, информационные выходы четвертого регистра соединены с второй группой входов сумматора. Третий блок начальной установки, четвертый умножитель и пятый регистр соединены последовательно. Информационные выходы пятого регистра соединены с третьей группой входов сумматора. Управляющий вход седьмого регистра объединен с управляющими входами третьего, четвертого, пятого, шестого регистров и сумматора, информационные входы объединены с информационными входами шестого регистра, второй группой входов третьего умножителя и информационными выходами второго регистра, а информационные выходы шестого регистра соединены с второй группой входов четвертого умножителя. Информационные входы восьмого регистра соединены с выходами блока вычитания, управляющий вход объединен с управляющим входом седьмого регистра, а информационные выходы соединены с пятой группой входов сумматора. Выходы четвертого блока начальной установки соединены с второй группой входов первого умножителя, первая группа входов которого является первой группой входов формирователя коэффициентов.

Блок формирования локального кубического сплайна содержит первый умножитель, первый, второй и третий регистры, третий блок умножения, четвертый регистр, пятый блок регистров из двух последовательно соединенных регистров, четвертый блок умножения, шестой регистр, седьмой блок регистров из трех последовательно соединенных регистров, пятый блок умножения, восьмой регистр, сумматор, блок начальной установки, второй умножитель. Первый умножитель, первый регистр, сумматор, второй умножитель и второй регистр соединены последовательно. Информационные входы второго регистра являются первой группой выходов блока формирования локального кубического сплайна. Выходы первого блока начальной установки соединены с второй группой входов второго умножителя. Третий регистр, третий умножитель и четвертый регистр соединены последовательно. Информационные выходы четвертого регистра соединены с второй группой входов сумматора, а управляющий вход объединен с управляющими входами первого, второго, и третьего регистров и является шестым входом блока формирования локального кубического сплайна. Пятый блок регистров, четвертый умножитель и шестой регистр соединены последовательно. Информационные выходы шестого регистра соединены с третьей группой входов сумматора, управляющий вход объединен с управляющими входами первого и пятого регистров, а вторая группа входов четвертого умножителя является второй группой входов блока формирования локального кубического сплайна, четвертая группа входов которого соединена с второй группой входов третьего умножителя. Седьмой блок регистров, пятый умножитель и восьмой регистр соединены последовательно. Информационные выходы восьмого регистра соединены с четвертой группой входов сумматора, управляющий вход объединен с управляющими входами первого и седьмого регистров, а вторая группа входов пятого умножителя является третьей группой входов блока формирования локального кубического сплайна, пятая группа входов которого соединена с второй группой входов первого умножителя, первая группа входов которого объединена с информационными входами третьего регистра и информационными входами пятого и седьмого блоков регистров и является первой группой входов блока формирования локального кубического сплайна.

Блок формирования кубического B-сплайна содержит первый, второй, третий и четвертый блоки начальной установки, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый и одиннадцатый блоки умножения, первый, второй, третий и четвертый блоки вычитания, сумматор. Первый умножитель, второй умножитель и первый блок вычитания объединены последовательно. Выходы первого блока вычитания являются второй группой выходов блока формирования кубического B-сплайна, первая группа входов которого соединена с выходами первого умножителя. Второй блок вычитания, третий умножитель и четвертый умножитель соединены последовательно. Выходы четвертого умножителя соединены с группой входов уменьшаемого первого блока вычитания, а вторая группа входов объединена с второй группой входов третьего умножителя и выходами второго блока вычитания. Первый блок начальной установки, пятый умножитель и третий блок вычитания соединены последовательно. Выходы третьего блока вычитания являются четвертой группой выходов блока формирования кубического B-сплайна. Сумматор, шестой умножитель и седьмой умножитель последовательно соединены. Выходы седьмого умножителя соединены с входами уменьшаемого третьего блока вычитания, а вторая группа входов объединена с второй группой входов шестого умножителя и выходами сумматора. Выходы второго блока начальной установки соединены с второй группой входов второго умножителя. Третий блок начальной установки, четвертый блок вычитания и восьмой умножитель соединены последовательно. Вторая группа входов восьмого умножителя объединена с второй группой входов первого умножителя и выходами четвертого блока вычитания, группа входов вычитаемого которого является первой группой входов блока формирования кубического В-сплайна и объединена с группой входов вычитаемого второго блока вычитания и первой группой входов сумматора, вторая группа входов которого соединена с выходами третьего блока начальной установки. Первая группа входов девятого умножителя соединена с выходами четвертого блока начальной установки, вторая группа входов с выходами третьего блока начальной установки, а выходы с группой входов уменьшаемого второго блока вычитания. Десятый умножитель и одиннадцатый умножитель соединены последовательно. Выходы одиннадцатого умножителя объединены с второй группой входов пятого умножителя и являются третьей группой выходов блока формирования кубического В-сплайна, а вторая группа входов объединена с первой и второй группой входов десятого умножителя и первой группой входов сумматора.

Перечисленная новая совокупность существенных признаков заявленного устройства обеспечивает высокую точность оценивания несущей частоты. Это достигается тем, что фильтрацию, однократное и двукратное дифференцирование спектральной плотности мощности сигнала в полосе Δf осуществляют более точно исходя из априорной информации о степени гладкости функции, описывающей спектральную плотность мощности этого сигнала и требуемого качества оценивания.

На фиг. 1 показана общая структурная схема устройства; на фиг. 2 - графики поясняющие сущность предлагаемого способа; на фиг. 3 блок 11 начальной установки; на фиг. 4 схема реализации блоков 2, 3, 4, 5, 6, 7; на фиг. 5 структурная схема блока уточнения частоты 15; на фиг. 6 дискретные значения P(f_n) спектральной плотности мощности P(f) с шагом Δf 1/T, по которым строится сплайн S^m+s(P(f_n),f) и путем нескольких итераций находится значение точки максимума f^k_n,м; на фиг. 7 возможные значения параметра , где f^j_n = Δf·n дискретное значение частоты, определяющее область дифференцирования спектральной плотности мощности; на фиг. 8 схема блока формирования последовательности дискретных значений спектральной плотности мощности 25; на фиг. 9 схема реализации блока формирования шаблонов дискретных значений спектральной плотности мощности 26; на фиг. 10 - схема блока вычисления отношения производных 27; на фиг. 11 схема блока формирования разности частот и результата 28; на фиг. 12 схема блока формирования адреса 29; на фиг. 13 схема блоков формирования смещения 1 и 2 30(31);
на фиг. 14 схема блока формирования управляющих сигналов 32;
на фиг. 15 структурная схема блока дифференцирования 111(15) при описании процесса функциями любой степени гладкости;
на фиг. 16 структурная схема блока дифференцирования 111(115) при описании спектральной плотности мощности кубическим сплайном минимального шаблона;
на фиг. 17 схема блока формирования коэффициентов g¹_n 201 для реализации дифференциатора на основе кубического локального сплайна;
на фиг. 18 структурная схема блока 222 для суммирования 5 слагаемых;
на фиг. 19 схема блока формирования коэффициентов g²_n 202 для реализации блока двойного дифференцирования на основе кубического локального сплайна;
на фиг. 20 структурная схема блока 251 для суммирования шести слагаемых;
на фиг. 21 структурная схема блока 250 для суммирования трех слагаемых;
на фиг. 22 схема блока формирования кубического локального сплайна 204, необходимого для реализации блоков дифференцирования;
на фиг. 23 структурная схема блока 272 для суммирования четырех слагаемых;
на фиг. 24 схема блока формирования кубического В-сплайна 205, необходимого для реализации блоков дифференцирования.

Реализация заявленного способа объясняется следующим образом.

Известно, что во многих случаях оценивание несущей частоты сигнала z(t) (фиг.1,а) методом цифровой обработки сигналов сводится к поиску спектральной компоненты дискретизированного сигнала z(t_k) (фиг.1,б) с максимальной амплитудой (фиг.1,в). Такая ситуация возникает при оценивании частоты сигналов, например, с амплитудной и фазовой манипуляцией, частотной модуляцией (примеры спектров приведены в книге М.В.Назаров, Б.И.Кувшинов, О.В.Попов. Теория передачи сигналов. М. Связь. 1970, с. 128, рис.3.14, с. 129, рис. 3.15, с. 144, рис.3.22). Естественно, что при этом точность оценивания несущей частоты определяется половиной интервала Δf1/T. Для достижения более высокой точности прибегают к различным методам поиска точки, соответствующей значению максимума спектральной плотности мощности, который, как правило, находится между дискретными спектральными составляющими, как это показано в прототипе. Одним из таких методов, обладающим быстрой скоростью сходимости, является метод Ньютона (Уидроу Б. Стирнз С. Адаптивная обработка сигналов. М. Радио и связь. 1989, 440 с.) и может быть записан следующим образом
f^k_n⁺¹ = f^k_n - P⁽¹⁾(f^k_n)/P⁽²⁾(f^k_n), (1)
где f^k_n значение частоты вблизи дискреты с номером n на k-м шаге, а P⁽¹⁾(f^k_n) и P⁽¹⁾(f^k_n) результаты соответственно однократного и двукратного дифференцирования спектральной плотности мощности на частоте f^k_n/ . Из формулы (1) видно, что точность оценивания частоты f^k_n⁺¹ определяется слагаемыми f^k_n и P⁽¹⁾(f^k_n)/P⁽²⁾(f^k_n) На первом шаге f^k_n = f^o_n = n·Δf. Величина Δf1/T может быть определена с требуемой точностью. По этому точность определения f^k_n⁺¹ зависит от второго слагаемого. Рассмотрим это слагаемое. Будем характеризовать точность определения производной величиной μ. Тогда

где P⁽¹⁾(f^k_n,μ) и P⁽²⁾(f^k_n,μ) значения производных без погрешностей. Отношение производных можно записать следующим образом:

То есть точность в (1) определяется μ₁ и μ₂. А в точке максимума величину μ₂ можно считать много меньше величины P⁽²⁾ (f^k_n,μ), поэтому точность нахождения отношения P⁽¹⁾(f^k_n)/P⁽²⁾(f^k_n) определяется

и в основном зависит от точности определения первой производной.

Однако в настоящее время для осуществления фильтрации и дифференцирования не используется априорная информация о степени гладкости спектральной плотности мощности сигнала. В результате форма амплитудно-частотной характеристики фильтра, дифференциатора не совпадает с формой спектра сигнала. Это приводит к снижению качества дифференцирования, а следовательно, и к снижению качества оценивания. Так, при описании спектральной плотности мощности функцией с любой степенью гладкости (например, кубической, четвертой степени и выше) для осуществления, например, однократного дифференцирования, необоснованно используется формула обратной разности (Уидроу Б. Стирнз С. Адаптивная обработка сигналов. М. Радио и связь. 1989, 440 с.):

Ее использование, как показано в последней книге, обеспечивает точность дифференцирования, пропорциональную 0((Δf)²) (квадрату величины дискреты). Следовательно, точность определения частоты в (1) пропорциональна этой величине. Это справедливо даже в том случае, если спектральная плотность мощности описывается функциями, степень гладкости которых выше, чем квадратичная.

Между тем, формула (2) является частным случаем выражения для определения производной квадратичной функции, например, соответствующего простейшего сплайна. Действительно, из статей: Желудев В.А. Локальная сплайн-аппроксимация на равномерной сетке. Журнал вычислительной математики и математической физики. 1987, т. 27, N 9, с. 1296-1310 и Желудев В.А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов. Журнал вычислительной математики и математической физики. 1987, т. 27, N 1, с. 22-34 известно, что выражение для вычисления производной сплайна можно записать

где B сплайн степени m-1

конечная разность порядка s

число сочетаний из m по i

знак факториала;

Для квадратичного сплайна (m-1=2):

Из статей Желудев В. А. Локальная сплайн-аппроксимация на равномерной сетке. Журнал вычислительной математики и математической физики. 1987, т. 27, N 9, с. 1296-1310 и Желудев В.А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов. Журнал вычислительной математики и математической физики. 1987, том 27, N 1, с. 22-34 известно, что значение B-сплайна b³_Δf(f) отлично от 0 на участке (0, 3Δf) и на различных интервалах наблюдения определяется следующим образом:

Положим ▿¹_Δf(P(f_n)) = (P_n+1- P_n)/Δf = g_n, (11)
и учтем симметрию B-сплайна относительно точки Δf·m/2 (упомянутые выше статьи). Тогда

Поэтому при τ = 0/ имеем классическую формулу обратной разности

Естественно, что точность дифференцирования пропорциональна 0((Δf)²) (этот вывод о точности следует из вышеупомянутых статей В.А. Желудева). Эффективное решение задачи повышения точности дифференцирования за счет учета априорной информации о гладкости спектральной плотности мощности обеспечивает применение новых результатов в области сплайн-аппроксимации. Это достигается реализацией устройств, описываемых сплайнами минимального шаблона (СМШ). В статьях Желудев В.А. Локальная сплайн-аппроксимация на равномерной сетке. Журнал вычислительной математики и математической физики. 1987, т. 27, N 9, с. 1296-1310 и Желудев В.А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов. Журнал вычислительной математики и математической физики. 1987, т. 27, N 1, с. 22-34 показано, что в ситуации, когда имеется априорная информация о гладкости исследуемого процесса, минимальное количество (m+s+r, где r наибольшее четное число такое, что r<m) сеточных значений (минимальный шаблон), необходимое для точного восстановления производной P^(s), имеют СМШ. Они позволяют вычислять производные с точностью 0((Δf)^m). Следовательно, использование дифференцирующих устройств, описываемых аппаратом СМШ, позволяет повысить точность оценивания несущей частоты.

Математическая запись предлагаемого способа с использованием СМШ может быть представлена в следующем виде:
f^k_n⁺¹ = f^k_n - S^m_r⁺¹(P,f^k_n)⁽¹⁾/S^m_r⁺²(P,f^k_n)⁽²⁾, (14)
где
производная порядка s сплайна степени m-1, r наибольшее число, такое, что r<m,

комбинация дискретных значений, P^m_n^+s (здесь индекс m+s означает порядок сплайна, строящегося из дискретных значений) дискретные значения спектральной плотности мощности,


Из статьи Агиевич С.Н. Алексеев А.А. Глушанков Е.А. Модели сигналов в базисах сплайнов дефекта 1 и оценивание параметров радиоизлучений. Известия ввузов. Радиоэлектроника. 1995, т. 38, N 3-4, с. 3-16 известно, что цифровое устройство, описываемое сплайном, есть по сути своей цифровой фильтр и, в частности, цифровой дифференциатор. Причем это устройство возможно реализовать с учетом гладкости обрабатываемой функции, иными словами, подбирать форму амплитудно-частотной характеристики под форму спектра сигнала. Поэтому выражение (15) есть математическое описание алгоритма функционирования цифрового фильтра, а при s≠0 дифференциатора. Следовательно, используя значения функций, полученных в результате однократного и двукратного дифференцирования спектральной плотности мощности соответствующими устройствами в выражении (14), возможно достижение точности оценивания несущей частоты, пропорциональной (Δf)^m (величине дискреты, возведенной в число, равное степени гладкости функции, описывающей спектральную плотность мощности сигнала). При этом имеется ввиду, что порядок гладкости функции m, описывающей спектральную плотность мощности, известен и именно по информации об этой гладкости и строятся соответствующие дифференцирующие устройства, описываемые СМШ порядка m. Форма амплитудно-частотных характеристик этих устройств совпадает с формой спектральной плотности мощности. С ростом m реализация дифференцирующих устройств в соответствии с (15) усложняется. Поэтому исходя из требуемой точности оценивания несущей частоты возможно построение дифференциалов под степень гладкости p<m. В этом случае, как и в случае p>m, форма амплитудно-частотных характеристик этих устройств не совпадает с формой спектральной плотности мощности, но реализация таких устройств упрощается. Следовательно, точность оценивания, пропорциональная (Δf)^m, максимальна для предлагаемого способа.

В качестве примера реализации устройств однократного и двукратного дифференцирования рассмотрим кубический сплайн. Для него m= 4, поэтому r=2 (наибольшее четное число, меньшее, чем m). При этом выражение для комбинаций дискретных отсчетов согласно (16) выглядит следующим образом:

При этом β^m₂^+s=-(m+s)/24, что следует из (17.22) или из статьи Желудев В. А. Локальная сплайн-аппроксимация на равномерной сетке. Журнал вычислительной математики и математической физики. 1987, т. 27, N 9, с. 1296-1310.

Для вычисления первой производной необходимо ▿^l_h(P^m+s_n,1)

а второй:

Из (4) получим значение B-слайна:

Тогда для


Учитывая, что носитель B-слайна supp b⁴_Δf(f) = (0, 4·Δf) и что b⁴_Δf(f) симметричен относительно Δfm/2/ , получим:
для интервала 3, когда
для интервала 4, когда
Учитывая (25, 26) и введя обозначения g¹_n = ▿¹_Δf(P^m+1_n,1) и g²_n = ▿²_Δf(P^m+2_n,1), получим следующее выражение для кубического сплайна:

При s= 1 это выражение описывает цифровое устройство для осуществления однократного дифференцирования, а при s=2 двукратного. При этом, так как τ изменяется непрерывно, то с помощью этих устройств возможно получение требуемых функций в любой точке диапазона DF (фиг. 1 г, д, е, ж, з).

Рассмотрим преимущество предлагаемого способа перед прототипом при реализации дифференцирующих устройств, описываемых кубическим сплайном (m=4) минимального шаблона. В этом случае точность дифференцирования (Желудев В.А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов. Журнал вычислительной математики и математической физики. 1987, т. 27, N 1, с. 24), а следовательно, и точность оценивания несущей частоты, не хуже где означает max при f-Δfm ≅ f ≅ f+Δfm. В классическом же случае при выполнении дифференцирования в соответствии с выражением (2) эта величина (Желудев В. А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов.

Журнал вычислительной математики и математической физики. 1987, т. 27, N 1, с. 23). Их отношение В условиях достаточно гладкой функции, описывающей спектральную плотность мощности (например, функции типа (sin P)/P), величина стремится к единице, а . Из этого следует, что выигрыш от использования предлагаемого способа для кубических СМШ по сравнению со способом, описываемым выражениями (1), (2), в определенных условиях может превысить квадрат дискреты. Между тем, точность оценивания несущей частоты, обеспечиваемая прототипом, (при Δf93,75 Гц точность оценивания составляет 40 Гц, что больше, чем Δf /3=31,25 Гц). Это хуже, чем при оценивании в соответствии с выражениями (1), (2). Действительно, так как точность (2) определяется как const (Δf)² и (2) есть частный случай простейшего сплайна (показано выше), то можно констатировать: const (Δf)². Теперь сравним . Примем всю полосу, рассмотренную в прототипе, за единичный интервал. В этой полосе 32 спектральных коэффициента, значит, расстояние между спектральными составляющими Δf₁1/32. Поэтому отношение 0,1const. Так как предлагаемый способ обеспечивает более высокую точность, чем в соответствии с выражениями (1) и (2), то из этого следует его преимущество перед прототипом.

Устройство оценивания несущей частоты, показанное на фиг. 2, состоит из аналого-цифрового преобразователя (АЦП) 1, первого блока памяти 2, блока преобразования Фурье и определения спектральной плотности мощности 3, блока фильтров 4, второго блока памяти 5, блока управления 6, блока определения частоты 7, элементов И-НЕ 8 и 9, счетчика 10, блока начальной установки 11, умножителя 12, счетчика 13, генератора 14, блока уточнения частоты 15. Последовательно соединены первый блок памяти 2, блок преобразования Фурье и определения спектральной плотности мощности 3, блок фильтров 4, второй блок памяти 5 и блок определения частоты 7, группы входов управления которых объединены между собой и выходами управления блока управления 6, группа адресных выходов которого соединена с группами адресных входов первого 2 и второго блока памяти 5. Выход генератора импульсов 14 через первый счетчик 10 соединен с входом запуска аналого-цифрового преобразователя 1, информационный вход которого является входом устройства. Группа информационных выходов соединена с группой информационных входов первого блока памяти 2, выход готовности с входом готовности блока управления 6, а вход разрешения с выходом разрешения блока управления 6. Первый и второй выходы блока управления 6 соединены соответственно с первым и вторым входом первого элемента ИЛИ-НЕ 9, третий и четвертый выходы соответственно с первым и вторым входами второго элемента ИЛИ-НЕ 8. Выход второго элемента ИЛИ-НЕ 8 через второй счетчик 13 соединен с второй группой входов блока уточнения частоты 15, третий вход которого объединен с входом второго счетчика 13, четвертая группа входов с выходами второго блока памяти 5, пятый вход с выходом первого элемента ИЛИ-НЕ 9, шестой вход объединен с входом первого счетчика 10. Первая группа входов умножителя 12 соединена с выходами блока определения частоты 7, вторая группа входов с выходами блока начальной установки 11, а выходы с первой группой входов блока уточнения частоты 15, выходы которых являются выходами устройства.

Принцип действия АЦП известен и описан: В.Н. Вениаминов, О.Н. Лебедев, А. И. Мирошниченко. Микросхемы и их применение. Справочное пособие 3-е изд. перераб. и дополн. М. Радио и связь. 1989. с. 180-184. Может быть реализован на микросхеме К1108ПВ2 (И.В. Новаченко, В.А. Телец. Микросхемы для бытовой аппаратуры. Дополнение 2-3. Справочник М. Радио и связь. 1992, с. 171).

Совокупность блоков 2.7 может быть реализована на цифровом процессоре обработки сигналов (ЦПОС) TMS32010 с дополнительными элементами, как показано на фиг. 4. (Входы и выходы устройства, представленного на фиг. 4, полностью соответствуют входам и выходам группы блоков, обведенных прерывистой линией на фиг. 2). При этом блок управления 6 реализован на ЦПОС (блок 16) и элементах 17, 18, 20, 21, 22, 23, 24. Блоки памяти 2 и 4 реализованы на ЦПОС (144 16-ти разрядных слова памяти) и ОЗУ 19. Блок определения частоты 7 реализован на ЦПОС 16. Принцип действия TMS32010 подробно рассмотрен в кн. Цифровой процессор обработки сигналов TMS32010 и его применение /Под ред. А.А. Ланнэ. Л. ВАС, 1990, с 51-102. Сам процессор изображен на рис. 3.1 с. 75.

Принцип действия элементов 17 и 22 известен и описан в книге В.Л. Шило. Популярные цифровые микросхемы. Справочник. М. Радио и связь. 1988, с. 130-136, рис. 1.97. Могут быть реализованы на микросхеме К155ИД7, К531ИД7.

Счетчик 18 реверсивный, 16-ти разрядный. Принцип работы известен и описан в кн. В.Л. Шило. Популярные цифровые микросхемы. Справочник. М. Радио и связь. 1988, с. 85-93, рис. 1.67, с. 91. Может быть реализован на микросхеме К155ИЕ7. Порядок соединения четырех счетчиков описан в книге В.Л. Шило. Популярные цифровые микросхемы. Справочник. М. Радио и связь. 1988, с. 92-93.

Принцип действия памяти (ОЗУ 19) известен и описан в книге В.Н. Вениаминов, О.Н. Лебедев, А.И. Мирошниченко. Микросхемы и их применение. Справочное пособие 3-е изд. перераб. и дополн. М. Радио и связь. 1989, с. 145-148. Может быть реализована на микросхеме IDT7186-70 (Цифровой процессор обработки сигналов TMS32010 и его применение /Под ред. А.А. Ланнэ. Л. ВАС, 1990, с. 50).

Принцип работы элементов И-НЕ 20 и 24, ИЛИ-НЕ 21 и 23 известен и описан в кн. Хоровиц П. Хилл У. Искусство схемотехники: в двух томах. Т. 1. Пер. с англ. Изд. 2-е, стереотип. М. Мир, 1984, с. 510, рис. 8.5.

Принцип фильтрации на основе быстрого преобразования Фурье (БПФ) известен и описан в книге Л. Рабинер, Б. Голд. Теория и применение цифровой обработки сигналов. Пер. с англ. М. Мир, 1978, с. 394-429. В этой же книге (с. 441-463) описан и принцип работы усредняющих фильтров. (В нашем случае K=4 в формулах 6.103 и 6.108). Пример реализации БПФ на ЦПОС TMS32010 приведен в кн. Цифровой процессор обработки сигналов TMS32010 и его применение /Под ред. А.А. Ланнэ. Л. ВАС, 1990, с.259. На с.260 последней книги приведен рассчет необходимой для этого памяти.

Принцип работы счетчиков 10 и 13 известен и описан в кн. В.Л. Шило. Популярные цифровые микросхемы. Справочник. М. Радио и связь. 1988, с.85-94, рис. 1.67, с. 91. Могут быть реализованы на микросхеме К155ИЕ8, с.94, рис. 1.69. При этом счетчик 10 считает до 64, а 13 до 32.

Генератор 14 может быть реализован на микросхеме К155АГ3, (см. В.Л. Шило. Популярные цифровые микросхемы. Справочник. М. Радио и связь. 1988, рис. 2.83 б, с.290). Генератор представляет по своей сути формирователь, принцип действия которого известен и описан в последней книге на с. 184-187. Частота генератора равна: 3 кГц·2·64=384 кГц.

Принцип работы элементов ИЛИ-НЕ 8 и 9 известен и описан в кн. Хоровиц П. Хилл У. Искусство схемотехники: в двух томах. Т. 1. Пер. с англ. Изд. 2-е, стереотип. М. Мир, 1984, с.510, рис. 8.5. Могут быть реализованы на микросхеме К155ЛЕ1.

Принцип работы умножителя 12 известен и описан в кн. М.А. Карцев, В.А. Брик. Вычислительные системы и синхронная арифметика. М. Радио и связь, 1981, с.163-221. Может быть реализован на микросхемах SN54284 и SN54285, с. 305, рис. 6.3.12 или на микросхеме ADSP1016 (С. Кун. Матричные процессоры на СБИС: Пер с англ. М. Мир, 1991, с.502, табл. 7.4). Блок уточнения частоты 15, представленный на фиг. 5, содержит блок формирования последовательности дискретных значений спектральной плотности мощности (СПМ) 25, блок формирования шаблонов дискретных значений СПМ 26, блок вычисления отношения производных 27, блок формирования разности частот и результата 28, блок формирования адреса 29, первый 30 и второй 31 блоки формирования смещения и блок формирования управляющих сигналов 32. Первый, второй, третий, четвертый и пятый входы блока формирования последовательности дискретных значений спектральной плотности мощности 25 являются соответственно первым, вторым, третьим, четвертым и пятым входами блока уточнения частоты 15. Первая группа входов блока формирования шаблонов дискретных значений спектральной плотности мощности 26 соединена с первой группой выходов блока формирования последовательности дискретных значений спектральной плотности мощности 25, второй вход объединен с восьмым входом блока формирования последовательности дискретных значений спектральной плотности мощности 25 и является шестым входом блока уточнения частоты 15, третий вход объединен с пятым входом блока формирования последовательности дискретных значений спектральной плотности мощности 25, девятый вход соединен с вторым выходом блока формирования последовательности дискретных значений спектральной плотности мощности 25, пятый выход с шестым входом блока формирования последовательности дискретных значений спектральной плотности мощности 25. Первая группа входов блока вычисления отношения производных 27 соединена с первой группой выходов блока формирования шаблонов дискретных значений спектральной плотности мощности 26, пятая группа входов с третьей группой выходов блока формирования шаблонов дискретных значений спектральной плотности мощности 26, шестой вход с вторым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности 26, а третий вход объединен с вторым входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26. Первый вход блока формирования разности частот и результата 28 соединен с первым выходом блока вычисления отношения производных 27, четвертая группа входов с четвертой группой выходов блока формирования последовательности дискретных значений спектральной плотности мощности 25, пятый вход соединен с третьим выходом блока вычисления отношения производных 27, шестая группа входов с второй группой выходов блока вычисления отношения производных 27, а вторая группа выходов является выходами блока уточнения частоты 15 и устройства оценивания несущей частоты. Первый вход блока формирования адреса 29 соединен с четвертым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности 26, второй вход объединен с пятым входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26, третья группа входов объединена с четвертой группой входов блока формирования разности частот и результата 28, четвертый вход соединен с шестым входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26, пятый вход объединен с седьмым входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26, шестой вход с восьмым входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26, а первая группа выходов соединена с седьмой группой входов блока формирования последовательности дискретных значений спектральной плотности мощности 25. Первая группа выходов первого блока смещения 30 соединена с четвертой группой входов блока вычисления отношения производных 27, первый вход соединен с седьмым входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26, второй вход соединен с третьим выходом блока формирования последовательности дискретных значений спектральной плотности мощности 25, третий вход объединен с вторым входом блока формирования адреса 29, седьмой вход объединен с четвертым входом блока формирования адреса 29, а восьмой вход объединен с четвертым входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26. Первый вход второго блока формирования смещения 31 объединен с первым входом первого блока формирования смещения 30, второй вход объединен с вторым входом первого блока формирования смещения 30, третий вход объединен с третьим входом первого блока формирования смещения 30, четвертая, пятая и шестая группы входов объединены соответственно с четвертой, пятой и шестой группами входов первого блока формирования смещения 30, седьмой вход объединен с седьмым входом первого блока формирования смещения 30, восьмой вход объединен с восьмым входом первого блока формирования смещения 30 и четвертым входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26, а первая группа выходов соединена с второй группой входов блока вычисления отношения производных 27. Первый вход блока формирования управляющих сигналов 32 соединен с третьим выходом блока формирования разности частот и результата 28, вторая группа входов с первой группой выходов блока формирования разности частот и результата 28, третий вход с третьим выходом блока формирования последовательности дискретных значений спектральной плотности мощности 25, первый выход с пятым входом блока формирования адреса 29, второй выход с первым входом первого блока формирования смещения 30, третий выход с шестым входом блока формирования адреса 29, четвертый выход с четвертым входом блока формирования адреса 29, пятая группа выходов с пятой группой входов первого блока формирования смещения 30, шестая группа выходов - с четвертой группой входов первого блока формирования смещения 30, седьмой выход с третьим входом первого блока формирования смещения 30, восьмой выход с восьмым входом первого блока формирования смещения 30, девятая группа выходов с шестой группой входов первого блока формирования смещения 30, а десятый выход с вторым входом блока формирования разности частот и результата 28. Блок формирования последовательности дискретных значений СПМ (фиг. 8) содержит второй блок элементов И 33 (по количеству разрядов), первый элемент НЕ 34, второй формирователь 35, первый блок элементов ИЛИ 36, блок памяти 37, первый формирователь 38, первый элемент задержки 39, второй элемент ИЛИ 40, первый блок элементов И 41, третий формирователь 42, четвертый элемент ИЛИ 43, первый RS-триггер 44, третий элемент И 45, первый блок начальной установки 46, сумматор 47, счетчик 48, второй элемент НЕ 49, третий блок элементов ИЛИ 50, первый регистр 51, второй блок начальной установки 52, блок вычитания 53, четвертый элемент И 54, второй регистр 55, четвертый формирователь 56, второй RS-триггер 57, второй элемент задержки 58, блок сравнения 59, пятый блок элементов И 60. Первые входы первого блока элементов И 41 являются первой группой входов блока формирования последовательности дискретных значений спектральной плотности мощности 25. Входы первого формирователя 38 и первого элемента задержки 39 объединены и являются пятым входом блока формирования последовательности дискретных значений спектральной плотности мощности 25. Первая группа входов первого блока элементов ИЛИ 36 соединена с выходами второго блока элементов И 33, первые входы которых являются второй группой входов блока формирования последовательности дискретных значений спектральной плотности мощности 25. Адресная группа входов блока памяти 37 соединена с выходами первого блока элементов ИЛИ 36, управляющий вход через первый элемент НЕ 34 соединен с вторыми входами второго блока элементов И 33 и выходом второго формирователя 35. Вход второго формирователя 35 является третьим входом блока формирования последовательности дискретных значений спектральной плотности мощности 25, четвертая группа входов которого соединена с информационной группой входов блока памяти 37. Информационные выходы блока памяти 37 являются первой группой выходов блока формирования последовательности дискретных значений спектральной плотности мощности 25. Первая группа входов блока формирования последовательности дискретных значений спектральной плотности мощности 25, а вторая группа входов соединена с выходами первого блока элементов И 41, вторые входы которых объединены с первым входом второго элемента ИЛИ 40 и выходом первого формирователя 38. Первый вход третьего блока элементов ИЛИ 50 является шестым входом блока формирователя последовательности дискретных значений спектральной плотности мощности 25, второй вход соединен с выходом первого элемента задержки 39 и является третьим выходом блока формирования последовательности дискретных значений спектральной плотности мощности 25, а выход с первым входом третьего элемента И 45. Второй вход третьего элемента И 45 соединен с выходом первого RS-триггера 44, второй вход которого соединен с выходом второго элемента ИЛИ 40. Вход третьего формирователя 42 объединен с первым входом первого RS-триггера 44, а выход является вторым выходом блока формирования последовательности дискретных значений спектральной плотности мощности 25. Вход управления первого регистра 51 соединен с выходом третьего элемента И 45, информационные входы с выходами третьего блока элементов ИЛИ 50, а информационные выходы с первой группой входов сумматора 47, входами уменьшаемого блока вычитания 53 и одновременно являются четвертой группой выходов формирования последовательности дискретных значений спектральной плотности мощности 25. Вход второго элемента задержки 58 объединен с первым входом четвертого элемента ИЛИ 43, а выход соединен с вторым входом второго элемента ИЛИ 40 и входом второго элемента НЕ 49, выход которого соединен с управляющим входом счетчика 48, информационные входы которого соединены с выходами сумматора 47. Вторая группа входов сумматора 47 соединена с выходами первого блока начальной установки 46. Вход управления второго регистра 57 соединен с выходом второго элемента задержки 58, а информационные входы с выходами блока вычитания 53. Входы вычитаемого блока вычитания 53 соединены с выходами второго блока начальной установки 52. Первый вход четвертого элемента И 54 является восьмым входом блока формирования последовательности дискретных значений спектральной плотности мощности 25, выход соединен с вычитающим входом счетчика 48, а второй вход с выходом второго RS-триггера 57. Первый вход второго RS-триггера 57 соединен с выходом второго элемента задержки 58, а второй вход с выходом четвертого формирователя 56. Первая группа входов пятого блока элементов И 60 объединена с первой группой входов блока сравнения 59 и информационными выходами счетчика 48, выходы соединены с второй группой входов первого блока элементов ИЛИ 36, а вторые входы с первым выходом блока сравнения 59, второй выход которого соединен с входом четвертого формирователя 56, а вторая группа входов с информационными выходами второго регистра 57.

Принцип действия блока памяти 37 известен и описан в книге: В.Н. Вениаминов, О. Н. Лебедев, А.И. Мирошниченко. Микросхемы и их применение. Справочное пособие 3-е изд. перераб. и дополн. М. Радио и связь. 1989, с.145-148. Принцип увеличения разрядности до 16 описан в этой же книге на с.151, рис. 55а. Может быть реализовано на микросхеме К132РУ3.

В книге В.Л. Шило. Популярные цифровые микросхемы. Справочник. М. Радио и связь, 1988 описан принцип работы:
формирователей 35, 38, 42, 56 на с.184-187 (можно реализовать на микросхемах К155АГ1 с.188, рис. 1.36);
элементов И 33, 41, 45, 54, 60 на с.35 рис. 1.19а (можно реализовать на микросхемах К155ЛИ1);
элементов ИЛИ 36, 40, 50, 60 на с.35 рис. 1.19б (можно реализовать на микросхемах К155ЛЛ1);
счетчика 48 на с.85-86, причем порядок соединения двух счетчиков показан в книге: В.Н. Вениаминов, О.Н. Лебедев, А.И. Мирошниченко. Микросхемы и их применение. Справочное пособие 3-е изд. перераб. и дополн. М. Радио и связь. 1989, с.131, рис. 4.24б (может быть реализован на микросхеме К155ИЕ7);
регистров 51, 55 на с.104-105 (можно реализовать на микросхеме К155ИР13
с.111 рис. 1.78);
RS-триггеров 44, 57 на с.62-67 (можно реализовать на К155ЛЕ1 рис. 1.42, с.63).

Количество соответствующих элементов в блоках 33, 36, 41, 50, 60 определяется разрядностью данных и равно шестнадцати. Входы элементов блоков 33, 41, 60, куда подключена одна линия (например, сигнал > с выхода блока 59), объединены.

В книге: В.Л. Шило. Популярные цифровые микросхемы. Справочник. 2-е изд. испр. Челябинск: Металлургия. 1989 описан принцип работы блоков задержки 39, 58 на с. 181-187 (можно реализовать на микросхемах К564АГ1, с.285, рис. 2.83а), а порядок сопряжения К564 с ТТЛ описан в книге: Цифровые интегральные микросхемы: Справочник/ П.П. Мальцев, Н.С. Долидзе и др. М. Радио и связь. 1994, с. 101-103;
элементов НЕ 34, 49 на с.9-15 (можно реализовать на К155ЛН1).

Принцип работы блока сравнения 59 известен и описан в книге: Ю.В. Гаврилов, А.Н. Пучко. Арифметические устройства быстродействующих ЭЦВМ. М. Советское радио. 1970, с.234-257. Можно реализовать на микросхемах К561ИП2 (В.Н. Вениаминов, О. Н. Лебедев, А.И. Мирошниченко. Микросхемы и их применение. Справочное пособие 3-е изд. перераб. и дополн. М. Радио и связь. 1989, с. 114, рис. 4.12б).

Принципы работы сумматора и вычитателя известны и описаны в книге Д. Гивоне, Р. Россер. Микропроцессоры и микрокомпьютеры: Вводный курс: Пер. с англ. М. Мир, 1983, с. 184-198. Достаточно пятиразрядных сумматора и вычитателя. Полный сумматор описан в книге: В.Л. Шило. Популярные цифровые микросхемы. Справочник. 2-е изд. испр. Челябинск: Металлургия. 1989, с.152, рис. 1.112, с. 153, рис. 1.113. Вычитатель на основе полных сумматоров приведен в книге Д. Гивоне, Р. Россер. Микропроцессоры и микрокомпьютеры: Вводный курс: Пер. с англ. М. Мир, 1983, с.190, рис. 5.38. Можно реализовать на элементах искл. ИЛИ К155ЛП5, И К155ЛИ1, ИЛИ из ИЛИ-НЕ К155ЛЕ4 и НЕ К155ЛН1.

Принцип построения блоков начальной установки 46 и 52 поясняет фиг. 3.

Блок формирования шаблонов дискретных значений спектральной плотности мощности 26 (фиг. 9) содержит первый формирователь 61, первый блок начальной установки 62, первый элемент НЕ 63, первый блок памяти 64, первый блок элементов ИЛИ 65, первый элемент задержки 66, первый блок сравнения 67, первый счетчик 68, первый элемент И 69, первый 70 и второй 73 RS-триггеры, второй 71, третий 74 и четвертый 72 формирователи, второй элемент И 77, второй блок сравнения 75, второй счетчик 76, первый элемент И-НЕ 78, второй 79, третий 80, четвертый 81 и первый 82 элементы ИЛИ-НЕ, второй блок начальной установки 83, второй элемент ИЛИ 84, пятый формирователь 85, второй элемент НЕ 86, второй блок памяти 87, третий блок элементов ИЛИ 88, второй элемент задержки 89, третий блок сравнения 90, третий счетчик 91, третий элемент И 92, третий 93 и четвертый 96 RS-триггеры, шестой 94, седьмой 95 и восьмой 97 формирователи, четвертый элемент И 100, четвертый блок сравнения 98, четвертый счетчик 99, второй элемент И-НЕ 101, шестой 102, седьмой 103, восьмой 104 и пятый 105 элементы ИЛИ-НЕ, четвертый элемент ИЛИ 106, первый 107 и второй 108 переключатели. Информационные входы первого блока памяти 64 являются первой группой входов блока формирования шаблонов дискретных значений спектральной плотности мощности 26, а управляющий вход через первый элемент НЕ 63 соединен с первым выходом первого блока сравнения 67. Вход первого формирователя 61 соединен с первым входом первого элемента И 69 и вторым выходом первого блока сравнения 67, первая группа входов которого соединена с корпусом, а вторая группа входов через первый блок элементов ИЛИ 65 соединена с адресными входами первого блока памяти 64. Второй вход второго элемента И 77 объединен с вторым входом первого элемента И 69 и является вторым входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26. Информационные входы первого 68 и второго 76 счетчиков объединены с выходами первого блока начальной установки 62, вход обнуления первого счетчика 68 объединен с входом обнуления второго счетчика 76 и является третьим входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26. Информационные выходs первого счетчика 68 соединены с второй группой входов первого блока сравнения 67, а информационные выходы второго счетчика 76 с второй группой входов первого блока элементов ИЛИ 65. Первый RS-триггер 70, второй формирователь 71 и первый элемент ИЛИ-НЕ 82 последовательно соединены. Второй вход первого элемента ИЛИ-НЕ 78 является четвертым входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26, а выход соединен с управляющим входом второго счетчика 76, вычитающий вход которого соединен с выходом второго элемента И 77, а первый вход первого RS-триггера 70 соединен с выходом первого формирователя 61. Второй вход второго RS-триггера 73 объединен с вторым входом первого RS-триггера 70, первый вход объединен с выходом четвертого формирователя 72 и является вторым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности 26, а выход соединен с входом третьего формирователя 74. Первая группа входов второго блока сравнения 75 подключена к корпусу, вторая группа входов соединена с информационными выходами второго счетчика 76, а выход с входом четвертого формирователя 72 и первым входом второго элемента И 77. Первый вход первого элемента И-НЕ соединен с выходом третьего элемента ИЛИ-НЕ 80, второй вход с выходом четвертого элемента ИЛИ-НЕ 81, а выход с входом первого элемента задержки 66, выход которого соединен с управляющим входом первого счетчика 68. Первый и второй входы второго элемента ИЛИ-НЕ 79 объединены соответственно с первым и вторым входами четвертого элемента ИЛИ-НЕ 81, а выход соединен с вторым входом второго RS-триггера 73. Первый вход второго элемента ИЛИ 84 соединен с выходом первого элемента И-НЕ 78, а выход является пятым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности 26. Информационные входы второго блока памяти 87 объединены с информационными входами первого блока памяти 64, информационные выходы являются третьей группой выходов блока формирования шаблонов дискретных значений спектральной плотности мощности 26, а управляющий вход соединен с выходом второго элемента НЕ 86, вход которого соединен с первым выходом третьего блока сравнения 90, первая группа входов которого соединена с корпусом. Вход пятого формирователя 85 соединен с вторым выходом третьего блока сравнения 90, вторая группа входов которого соединена с первой группой входов третьего блока элементов ИЛИ 88 и информационными выходами третьего счетчика 91, управляющий вход которого соединен с выходом второго элемента задержки 89, а вход обнуления объединен с входом обнуления второго счетчика 76. Информационные входы четвертого счетчика 99 объединены с информационными входами третьего счетчика 91 и выходами второго блока начальной установки 83, вход обнуления объединен с входом обнуления третьего счетчика 91, вычитающий вход которого соединен с выходом третьего элемента И 92, первый вход которого объединен с входом пятого формирователя 85, а второй вход объединен с вторым входом второго элемента И 92 и вторым входом четвертого элемента И 100, выход которого соединен с вычитающим входом четвертого счетчика 99, информационные выходы которого соединены с второй группой входов третьего блока элементов ИЛИ 88, выходы которого соединены с адресными входами второго блока памяти 87. Третий RS-триггер 93, шестой формирователь 94 и пятый элемент ИЛИ-НЕ 105 соединены последовательно. Выход пятого элемента ИЛИ-НЕ 105 соединен с управляющим входом четвертого счетчика 99, второй вход объединен с вторым входом первого элемента ИЛИ-НЕ 82, третий вход с первым входом первого элемента ИЛИ-НЕ 82, третий с первым входом первого элемента ИЛИ-НЕ 82. Первая группа входов четвертого блока сравнения 98 соединена с корпусом, вторая группа входов с информационными выходами четвертого счетчика 99, а выход с входом седьмого формирователя 95 и первым входом четвертого элемента И 100. Восьмой формирователь 97 и четвертый RS-триггер 96 соединены последовательно. Первый вход четвертого RS-триггера 96 соединен с выходом седьмого формирователя 95, а второй вход объединен с вторым входом третьего RS-триггера 93, первый вход которого соединен с выходом пятого формирователя 85. Первый вход второго элемента И-НЕ 101 соединен с выходом седьмого элемента ИЛИ-НЕ 103, второй вход с выходом восьмого элемента ИЛИ-НЕ 104, а выход с входом второго элемента задержки 89 и вторым входом второго элемента ИЛИ 84. Первый и второй входы шестого элемента ИЛИ-НЕ 102 соединены соответственно с первым и вторым входами восьмого элемента ИЛИ-НЕ 104, а выход объединен с вторым входом четвертого RS-триггера 96. Первый, второй и третий входы седьмого элемента ИЛИ-НЕ 103 объединены соответственно с первым, вторым и третьим входами третьего элемента ИЛИ-НЕ 80 и одновременно являются соответственно девятым, седьмым и восьмым входами блока формирования шаблонов дискретных значений спектральной плотности мощности 26. Первый вход четвертого элемента ИЛИ 106 объединен с третьим входом восьмого элемента ИЛИ-НЕ 104 и выходом третьего формирователя 74, второй вход объединен с третьим входом четвертого элемента ИЛИ-НЕ 81 и выходом восьмого формирователя 97, а выход является четвертым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности 26. Первая выходная шина первого переключателя 107 соединена с первым входом восьмого элемента ИЛИ-НЕ 104, вторая выходная шина с первым входом четвертого элемента ИЛИ-НЕ 81, а входная шина является шестым входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26. Первая выходная шина второго переключателя 108 соединена с вторым входом восьмого элемента ИЛИ-НЕ 104, вторая выходная шина - с вторым входом четвертого элемента ИЛИ-НЕ 81, а входная шина является пятым входом блока формирования шаблонов дискретных значений спектральной плотности мощности 26.

Принцип действия блоков памяти 64 и 87 известен и описан в книге: В.Н. Вениаминов, О. Н. Лебедев, А.И. Мирошниченко. Микросхемы и их применение. Справочное пособие 3-е изд. перераб. и дополн. М. Радио и связь. 1989, с. 145-148. Принцип увеличения разрядности до 16 описан в этой же книге на с. 151, рис. 55а. Могут быть реализованы на микросхемах К132РУ3.

В книге: В.Л. Шило. Популярные цифровые микросхемы. Справочник. М. Радио и связь. 1988 приведены варианты реализации:
формирователей 61, 71, 72, 74, 85, 94, 95, 97 на с.184-187 (можно реализовать на микросхемах К155АГ1 с. 188 рис. 1.36);
элементов ИЛИ 65, 84, 88, 106 на с.35 рис. 1.19б (можно реализовать на микросхемах К155ЛЛ1);
счетчиков 68, 76, 91, 99 на с.85-86, (могут быть реализованы на микросхемах К155ИЕ7);
регистров 69, 77, 92, 100 на с.104-105 ((можно реализовать на микросхемах К155ИР13 с.111 рис. 1.78);
RS-триггеров 70, 73, 93, 96 на с.62-67 (можно реализовать на К155ЛЕ1 - рис. 1.42, с.63).

В книге: В.Л. Шило. Популярные цифровые микросхемы. Справочник. 2-е изд. испр. Челябинск: Металлургия. 1989 описан принцип работы:
блоков задержки 66, 89 на с.181-187 (можно реализовать на микросхемах К564АГ1, с.285, рис. 2.83а), а порядок сопряжения К564 с ТТЛ описан в книге Цифровые интегральные микросхемы: Справочник/ П.П. Мальцев, Н.С. Долидзе и др. М. Радио и связь. 1994, с.101-103;
элементов НЕ 63, 86 на с.9-15 (можно реализовать на К155ЛН1);
элементов ИЛИ-НЕ 79, 80, 81, 82, 102, 103, 104, 105, И-НЕ 78, 101 на с. 34-49 (можно реализовать на микросхемах К155ЛЕ1, К155ЛЕ4, К155ЛА3).

Принцип работы блоков сравнения 67, 75, 90, 98 известен и описан в книге Ю. В. Гаврилов, А.Н. Пучко Арифметические устройства быстродействующих ЭЦВМ.

М. Советское радио. 1970, с. 234-257. Можно реализовать на микросхемах К555СП1.

Ключи 107, 108 механические.

Принцип работы блоков 62 и 83 поясняет фиг. 3.

Блок вычисления отношения производных (фиг. 10) содержит блок начальной установки 109, первый формирователь 110, блок дифференцирования 111, блок нахождения абсолютной величины 112, блок ключей 113, блок сравнения 114, блок двойного дифференцирования 115, делитель 116, регистр 117, второй 118 и первый 119 элементы задержки, элемент И 120, элемент ИЛИ 121, второй формирователь 122. Блок дифференцирования 111, блок нахождения абсолютной величины 112, блок ключей 113 и блок сравнения 114 соединены последовательно. Первая группа входов блока дифференцирования 111 является первой группой входов блока вычисления отношения производных 27, четвертая группа входов которого соединена с второй группой входов блока дифференцирования 111, а тактовый вход объединен с тактовым входом блока нахождения абсолютной величины 112 и является третьим входом блока вычисления отношения производных 27. Выходы блока начальной установки 109 соединены с второй группой входов блока ключей 113 и второй группой входов блока сравнения 114. Блок двойного дифференцирования 115 и делитель 116 соединены последовательно. Выходы делителя 116 являются второй группой выходов блока вычисления отношения производных 27, пятая группа входов которого соединена с первой группой входов блока двойного дифференцирования 115, вторая группа входов которого является второй группой входов блока вычисления отношения производных 27. Вход первого формирователя 110 соединен с первым выходом блока сравнения 114, а выход является первым выходом блока вычисления отношения производных 27. Управляющий вход регистра объединен с тактовым входом блока двойного дифференцирования 115 и тактовым входом блока дифференцирования 111, информационные входы соединены с выходами блока дифференцирования 111, а информационные выходы с входами делимого делителя 116. Первый элемент задержки 119, элемент И 120, элемент ИЛИ 121 и второй формирователь 122 соединены последовательно. Выход второго формирователя 122 является третьим выходом блока вычисления отношения производных 27. Вход второго элемента задержки 118 объединен с входом блока вычисления отношения производных 27, а выход соединен с управляющим входом блока ключей 113. Второй выход блока сравнения 114 соединен с вторым входом элемента И 120, а третий выход блока сравнения 114 соединен с вторым входом элемента ИЛИ 121. Реализация формирователей 11, 115, 12 аналогична описанному выше блоку 61, блоков 118, 119 блоку 66, блока 114 блоку 67, регистра 117 регистру 69 (но в качестве регистра 117 выступают два регистра, в одном из которых содержится старший байт, а в другом младший, что необходимо для обработки шестнадцатиразрядных слов), элементов 120 и 121 элементам 45 и 43.

Блок 112 реализован аналогично блоку 117, причем знаковый разряд из блока 111 не передается в блок 112 (в последнем блоке он занулен).

Принцип работы блока 109 поясняется фиг. 3. В блоке 109 устанавливается порог.

Принцип реализации блока коммутаторов 113 известен и описан, например, в книге В.Л. Шило. Популярные цифровые микросхемы. Справочник. 2-е изд. испр. Челябинск: Металлургия. 1989, с. 220. (Здесь 16 коммутаторов по числу разрядов). Могут быть реализованы на микросхемах К561КТ3. Входы каждого из элементов блока 113 со стороны выхода блока 118 объединены.

Схема делителя 116 известна и описана, например, в книге М.А. Карцев, В. А. Брик. Вычислительные системы и синхронная арифметика. М. Радио и связь, 1981, с.222-277. Осуществление деления может быть реализовано, в частности, через умножение на микросхемах ADSP1016 (С. Кун. Матричные процессоры на СБИС: Пер. с англ. М. Мир, 1991, с.502, табл. 7.4).

Принцип работы блоков 111 и 115 описан ниже.

Блок формирования разности частот и результата представлен на фиг. 11. Он содержит первый 123 и второй 124 элементы задержки, первый элемент ИЛИ 125, первый блок вычитания 126, первый регистр 127, второй блок вычитания 128, блок элементов И 129, третий элемент задержки 130, второй регистр 131, блок ключей 132, второй элемент ИЛИ 133, блок умножения 134, блок начальной установки 135, третий регистр 136. Второй вход первого элемента ИЛИ 125 является вторым входом блока формирования разности частот и результата 28, а вход первого элемента задержки 123 является первым входом блока формирования разности частот и результата 28. Первый блок вычитания 126, первый регистр 127, второй блок вычитания 128, второй блок элементов И 129 соединены последовательно. Вторые входы блока элементов И 129 соединены с выходом первого элемента ИЛИ 125 и являются третьим выходом блока формирования разности частот и результата 28, а выходы являются первой группой выходов блока формирования разности частот и результата 28, а группа входов вычитаемого первого блока вычитания 126 является шестой группой входов блока формирования разности частот и результата 28. Вход управления третьего регистра 136 является пятым входом блока формирования разности частот и результата 28, а информационные входы объединены с группой входов уменьшаемого первого блока вычитания 126 и информационными выходами второго регистра 131, управляющий вход которого соединен через третий элемент задержки 130 с управляющим входом блока ключей 132, первая группа входов которого соединена с выходами первого блока вычитания 126, вторая группа входов объединена с группой входов вычитаемого второго блока вычитания 128, а выходы соединены с информационными входами второго регистра 131. Первая группа входов умножителя 134 является четвертой группой входов блока формирования разности и результата 28, вторая группа входов соединена с выходами блока начальной установки 135, а выходы объединены с второй группой входов блока ключей 132. Первый вход второго элемента ИЛИ 133 соединен с выходом первого элемента задержки 123 и управляющим входом первого регистра 127, второй вход является третьим входом блока формирования разности частот и результата 28, а выход соединен с управляющим входом блока ключей 132.

Принцип реализации блоков 123, 124, 127, 129, 130, 131, 136 и элементов 125, 132 аналогичен соответствующим блокам и элементам блока 27. При этом блок 129 содержит 17 элементов И по числу разрядов, а блоки 127, 131, 136 это пары регистров для обработки 16-ти разрядных слов. Входы элементов блока 129 со стороны выхода элемента 125 объединены.

Реализация блоков 126 и 128 известна и описана, например, в книге: Д. Гивоне, Р. Россер. Микропроцессоры и микрокомпьютеры: Вводный курс: Пер. с англ. М. Мир, 1983, с. 184-198. 16-ти разрядный вычитатель можно реализовать в соответствии с рис. 5.38. с. 190, рис. 5.37. с. 189. Можно реализовать на элементах исключающее ИЛИ К155ЛП5, И К155ЛИ1, ИЛИ из ИЛИ-НЕ К155ЛЕ4 и НЕ К155ЛН1.

Принцип работы блока 134 аналогичен принципу работы блока 12.

Принцип работы блока 132 аналогичен блоку 113. Входы элементов блока со стороны выхода элемента 113 объединены.

Принцип работы блока 135 поясняет фиг. 3. В этом блоке хранится величина Δf/ .

Блок формирования адреса 29 представлен на фиг. 12. Он содержит второй блок элементов И 137, первый блок элементов ИЛИ 138, первый блок элементов И 139, сумматор 140, второй элемент ИЛИ 141, третий блок элементов И 142, блок вычитания 143, третий элемент ИЛИ 144. Сумматор 140, первый блок элементов И 139, первый блок элементов ИЛИ 138 соединены последовательно. Первая группа входов второго блока элементов И 137 объединена с первой группой входов сумматора 140 и является третьей группой входов блока формирования адреса 29, а вторые входы объединены и являются первым входом блока формирования адреса 29. Первый вход второго элемента ИЛИ 141 является шестым входом блока формирования адреса 29, второй вход является вторым входом блока формирования адреса 29, а выход соединен с вторыми входами первого блока элементов И 138. Выходы третьего блока элементов И 142 соединены с второй группой входов первого блока элементов ИЛИ 138, выход которого является первой группой выходов блока формирования адреса 29. Группа входов уменьшаемого блока вычитания 143 объединена с первой группой входов сумматора 140, вход вычитаемого объединен с вторым входом сумматора 140 и подключен к источнику +5 В, а выходы соединены с первой группой входов третьего блока элементов И 142, вторые входы которого объединены с выходом третьего элемента ИЛИ 144, первый вход которого является четвертым входом блока формирования адреса 29, а второй вход пятым входом блока формирования адреса 29. Реализация блоков 137, 138, 139, 142 аналогична реализации выше рассмотренных блоков 33 и 36, элементов 141 и 144 элементу 121, блоков 140 и 143 блокам 47 и 53. Входы элементов блоков 137, 139, 142 со стороны соответственно входа 1 блока 29, выходов элементов 141 и 144 объединены. Реализация блока 141 поясняется фиг. 3.

Структура блоков формирования смещения 30 и 31 идентична. Блок формирования смещения 30 (31) содержит элемент задержки 145 (159), регистр 146 (160), блок элементов НЕ 147 (161), блок элементов ИЛИ-НЕ 148 (162), элемент ИЛИ 149 (163), первый 150 (164), второй 151 (165) и третий 152 (166) блоки элементов И, первый блок начальной установки 153 (167), первый сумматор 154 (168), второй сумматор 155 (169), второй блок начальной установки 156 (170), третий сумматор 157 (171), третий блок начальной установки 158 (172). Блок элементов ИЛИ-НЕ 148 (162), блок элементов НЕ 147 (161) и регистр 146 (160) соединены последовательно. Информационные выходы регистра 146 (160) являются первой группой выходов блока формирования смещения 30 (31), а управляющий вход соединен с выходом элемента задержки 145 (159), вход которого является первым входом блока формирования смещения 30 (31). Первый блок начальной установки 153 (167), первый сумматор 154 (168) и первый блок элементов И 150 (164) соединены последовательно. Выходы первого блока элементов И 150 (164) соединены с первой группой входов блока элементов ИЛИ-НЕ 148 (162), а вторая группа входов первого сумматора 154 (168) является шестой группой входов блока формирования смещения 30 (31). Первый вход элемента ИЛИ 149 (163) является восьмым входом блока формирования смещения 30 (31), второй вход является вторым входом блока формирования смещения 30 (31), а выход соединен с вторыми входами первого блока элементов И 150 (164). Второй блок начальной установки 156 (170), второй сумматор 155 (169) и второй блок элементов И 151 (165) соединены последовательно. Вторые входы второго блока элементов И 151 (165) объединены и являются седьмым входом блока формирования смещения 30 (31), а выходы соединены с второй группой входов блока элементов ИЛИ-НЕ 148(162), вторая группа входов второго сумматора 155(169) является пятой группой входов блока формирования смещения 30(31). Третий блок начальной установки 158(172), третий сумматор 157(171) и третий блок элементов И 152(166) соединены последовательно. Вторые входы третьего блока элементов И 152(166) объединены и являются третьим входом блока формирования смещения 30 (31), а выходы соединены с третьей группой входов блока элементов ИЛИ-НЕ 148(162). Вторая группа входов третьего сумматора 157(171) является четвертой группой входов блока формирования смещения 30 (31). Реализация блока 145(169) аналогична реализации выше рассмотренного блока 118, блока 150(158) аналогична блоку 127, блока 147 (161) (здесь 16 элементов НЕ по числу разрядов) элементу 63, блока 148(162) (реализация на К155ЛЕ1) блоку 36, элемента 149(163) элементу 84, блоков 150(164), 151(165), 152(166) блоку 33, блоков 154(168), 155(169), 157(171) (в реализации сумматора)) блоку 126. Реализация блоков 153(167), 156(170), 158(172) поясняется фиг. 3. Входы элементов блоков 150(164), 151(165), 152 (166) со стороны соответственно выхода элемента 149(163), входов 7 и 3 блока 30(31) объединены.

Блок формирования управляющих сигналов 32 представлен на фиг. 14. Он содержит второй элемент ИЛИ 173, элемент задержки 174, пятый 175 и первый 176 формирователи, четвертый элемент И 177, первый блок сравнения 178, второй 179, четвертый 180 и третий 181 формирователи, первый блок начальной установки 182, первый элемент ИЛИ 183, первый блок элементов И 184, второй блок сравнения 185, второй блок элементов И 186, третий блок сравнения 187, третий блок элементов И 188, четвертый блок сравнения 189, второй 190 и третий 191 блоки начальной установки. Первый блок начальной установки 182, первый блок сравнения 178 и первый формирователь 176 соединены последовательно. Выход первого формирователя 176 является первым выходом блока формирования управляющих сигналов 32. Выход второго формирователя 179 соединен с первым входом первого элемента ИЛИ 183, второй вход которого соединен с выходом первого формирователя 176, выход которого является десятым выходом блока формирования управляющих сигналов 32, третий выход которого соединен с выходом второго формирователя 179. Вторая группа входов второго блока элементов И 186 соединена с выходами первого блока элементов 184, а выходы являются пятой группой выходов блока формирования управляющих сигналов 32. Первая группа входов первого блока элементов И 184 объединена с второй группой входов первого блока сравнения 178 и является второй группой входов блока формирования управляющих сигналов 32. Вторые входы первого блока элементов И 184 объединены с вторым выходом первого блока сравнения 178. Выходы второго блока начальной установки 182 соединены с второй группой входов второго блока сравнения 185, второй выход которого соединен с входом второго формирователя 179. Второй элемент ИЛИ 173, третий формирователь 181, третий блок сравнения 187 и третий блок элементов И 188 соединены последовательно. Вторая группа входов третьего блока элементов И 188 соединена с выходами второго блока элементов И 186 и первой группой входов третьего блока сравнения 187, вторая группа входов которого подключена к корпусу. Третий блок начальной установки 191, четвертый блок сравнения 189 и четвертый формирователь 180 соединены последовательно. Выход четвертого формирователя 180 соединен с вторым входом второго элемента ИЛИ 173, выход которого является вторым выходом блока формирования управляющих сигналов 32, четвертый выход которого объединен с первым входом второго элемента ИЛИ 173, второй вход которого является седьмым выходом блока формирования управляющих сигналов 32, шестая группа выходов которого соединена с выходами третьего блока элементов И 188, второй группой входов четвертого блока сравнения 189 и одновременно является девятой группой выходов блока формирования управляющих сигналов 32. Вход элемента задержки 174 является первым входом блока формирования управляющих сигналов 32, а выход соединен с первым входом четвертого элемента И 177, второй вход которого соединен с вторым выходом четвертого блока сравнения 189. Вход пятого формирователя 175 соединен с выходом четвертого элемента И 177, а выход является восьмым выходом блока формирования управляющих сигналов 32 и объединен с третьим входом второго элемента ИЛИ 173, четвертый вход которого является третьим входом блока формирования управляющих сигналов 32. Реализация блоков 175, 176, 179, 180, 181 аналогична реализации вышерассмотренного блока 38, элементов 173, 183 элементу 40, элемента 177 элементу 45, блока 174 - блоку 66, блоков 184, 186, 188 блоку 33, блоков 178, 185, 187, 189 блоку 114. Реализация блоков 182, 190, 191 поясняется фиг. 3. Входы элементов блоков 184, 186, 188 со стороны соответственно выходов блоков 178, 185, 187 объединены.

Блок дифференцирования 111(115), описываемый сплайном любой степени в соответствии с 14-23, представлен на фиг. 15. Он содержит r/2 параллельных блоков формирования разности дискретных значений СПМ 192, блок формирования комбинаций дискретных значений СПМ 193, блок формирования разностей комбинаций дискретных значений СПМ 194, блок формирования локального сплайна 195, блок начальной установки 196, r/2 параллельных трактов, состоящих из блока формирования B-сплайна 197 и блока формирования коэффициентов M^m+2i+s_2(l-i) 198, блок формирования весовых коэффициентов β^m+_2i^s 199, а также блок формирования B-сплайна 200.

Блок дифференцирования 111(115), описываемый локальным кубическим сплайном в соответствии с выражениями (25-28), представлен на фиг. 16. Он содержит формирователь коэффициентов g^s_n 201(202), блок формирования локального кубического сплайна 203, блок формирования B-сплайна 204. Первая группа входов формирователя коэффициентов 201(202) является первой группой входов блока дифференцирования 111(115). Первая группа входов блока формирования локального кубического сплайна 203 соединена с выходами формирователя коэффициентов 201(202), шестой вход объединен с вторым входом формирователя коэффициентов 201(202) и является вторым входом блока дифференцирования 111(115), выходы являются выходами блока дифференцирования 111(115), а вторая, третья, четвертая и пятая группа входов соединена соответственно с четвертой, третьей, второй и первой группой выходов блока формирования кубического B-сплайна 204, входы которого являются третьей группой входов блока дифференцирования 111(115). Формирователь коэффициентов g¹_n в соответствии с выражением (25) представлен на фиг. 17. Он содержит первый блок начальной установки 205, первый умножитель 206, первый регистр 207, второй умножитель 208, второй регистр 209, второй блок начальной установки 210, третий умножитель 211, четвертый регистр 212, третий блок начальной установки 213, блок вычитания 214, шестой регистр 215, четвертый умножитель 216, пятый 216 и третий 218 регистры, седьмой блок из трех последовательно соединенных регистров 219, четвертый блок начальной установки 220, восьмой блок из двух последовательно соединенных регистров 221, сумматор 222. Первый умножитель 206, первый регистр 207, второй умножитель 208, второй регистр 209 и сумматор 222 соединены последовательно. Выходы сумматора 222 являются выходом формирователя коэффициентов 201. Вход управления третьего регистра 218 объединен с входами управления первого 207 и второго 209 регистров и является вторым входом формирователя коэффициентов 201, информационные выходы соединены с входами уменьшаемого блока вычитания 214, а информационные входы объединены с входами вычитаемого блока вычитания 214 и первой группой входов второго умножителя 208, вторые входы которого соединены с выходами первого блока начальной установки 205. Второй блок начальной установки 210, третий умножитель 211 и четвертый регистр 212 соединены последовательно. Информационные выходы четвертого регистра 212 соединены с второй группой входов сумматора 222. Третий блок начальной установки 213, четвертый умножитель 216 и пятый регистр 217 соединены последовательно. Информационные выходы пятого регистра 217 соединены с третьей группой входов сумматора 222. Управляющий вход седьмого регистра 219 объединен с управляющими входами третьего 218, четвертого 212, пятого 217, шестого 215 регистров и сумматора 222, информационные входы объединены с информационными входами шестого регистра 215, второй группой входов третьего умножителя 211 и информационными выходами второго регистра 209, а информационные выходы шестого регистра 215 соединены с второй группой входов четвертого умножителя 216. Информационные входы восьмого регистра 221 соединены с выходами блока вычитания 214, управляющий вход объединен с управляющим входом седьмого регистра 219, а информационные выходы соединены с пятой группой входов сумматора 222. Выходы четвертого блока начальной установки 220 соединены с второй группой входов первого умножителя 206, первая группа входов которого является первой группой входов формирователя коэффициентов 201.

Реализация блоков 206, 208, 211, 216 аналогична реализации блока 12, блоков 207, 209, 212, 215, 217, 218, 219, 221 блоку 127 (каждый из перечисленных блоков представляет собой пару регистров, один из которых содержит старший байт, а другой младший, а блоки 219 и 221 соответственно три и две таких пары регистров), блоков 205, 210, 213, 220 блоку 11, блока 214 блоку 126.

Блок 222 (фиг. 18) содержит в себе четыре сумматора 223, 224, 225, 226 и регистр 227 (два регистра для шестнадцатиразрядных слов). Принцип работы сумматоров 223-226 известен и описан в книге Д. Гивоне, Р.Россер. Микропроцессоры и микрокомпьютеры: Вводный курс: Пер. с англ. М. Мир, 1983, с.184-198. 16-ти разрядный сумматор можно реализовать в соответствии с рис. 5.38. с. 190, рис. 5.37. с. 189 на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ К155ЛП5, И - К155ЛИ1, ИЛИ из ИЛИ-НЕ К155ЛЕ4 и НЕ К155ЛН1. Принцип работы блока 227 аналогичен принципу работы блока 127.

Формирователь коэффициентов g²_n в соответствии с выражением (26) представлен на фиг. 19. Он содержит первый блок начальной установки 228, первый блок умножения 229, первый регистр 230, второй блок умножения 231, второй регистр 232, второй блок начальной установки 233, третий блок умножения 234, третий регистр 235, третий 236 и четвертый 237 блоки начальной установки четвертый регистр 238, четвертый умножитель 239, пятый регистр 240, пятый блок начальной установки 241, шестой умножитель 242, шестой блок регистров 243, пятый умножитель 244, седьмой регистр 245, десятый блок регистров 246, шестой блок начальной установки 247, восьмой блок регистров 248, девятый регистр 249, сумматоры второй 250 и первый 251.

Реализация блоков 230, 231, 234, 239, 242, 244 аналогична реализации блока 12, блоков 230, 232, 235, 238, 240, 243, 245, 246, 248, 249 блоку 127 (каждый из перечисленных блоков представляет собой пару регистров, один из которых содержит старший байт, а другой младший, а блоки 243, 246 и 248 соответственно две и четыре таких пары регистров), блоков 228, 233, 236, 237, 241, 247 блоку 11.

Блок 251 (фиг. 20) содержит пять сумматоров 252, 253, 254, 255, 256 и регистр 257 (два регистра для шестнадцатиразрядных слов). Принцип реализации сумматоров 252-256 известен и описан в книге Д. Гивоне, Р.Россер. Микропроцессоры и микрокомпьютеры: Вводный курс: Пер. с англ. М. Мир, 1983, с.184-198. 16-ти разрядный сумматор можно реализовать в соответствии с рис. 5.38. с. 190, рис. 5.37. с. 189 на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ К155ЛП5, И - К155ЛИ1, ИЛИ из ИЛИ-НЕ К155ЛЕ4 и НЕ К155ЛН1. Реализация блока 257 аналогична реализации блока 127.

Реализация блока 250 аналогична реализации блока 251.

Блок формирования локального кубического сплайна 204 в соответствии с (28) представлен на фиг. 22. Он содержит первый умножитель 261, первый 262 и третий 263 регистры, третий блок умножения 264, четвертый регистр 265, пятый блок из двух последовательно соединенных регистров 266, четвертый блок умножения 267, шестой регистр 268, седьмой блок из трех последовательно соединенных регистров 269, пятый блок умножения 270, восьмой регистр 271, сумматор 272, блок начальной установки 273, второй умножитель 274, второй регистр 275. Первый умножитель 261, первый регистр 262, сумматор 272, второй умножитель 274 и второй регистр 275 соединены последовательно. Информационные входы второго регистра 275 являются первой группой выходов блока формирования локального кубического сплайна 203. Выходы блока начальной установки 273 соединены с второй группой входов второго умножителя 274. Третий регистр 263, третий умножитель 264, четвертый регистр 265 соединены последовательно. Информационные выходы четвертого регистра 265 соединены с второй группой входов сумматора 272, а управляющий вход объединен с управляющими входами первого 262, второго 275, и третьего 263 регистров и является шестым входом блока формирования локального кубического сплайна 203. Пятый блок регистров 266, четвертый умножитель 267 и шестой регистр 268 соединены последовательно. Информационные выходы шестого регистра соединены с третьей группой входов сумматора 272, управляющий вход объединен с управляющими входами первого 262 и пятого 266 регистров, а вторая группа входов четвертого умножителя 267 является второй группой входов блока формирования локального кубического сплайна 203, четвертая группа входов которого соединена с второй группой входов третьего умножителя 264. Седьмой блок регистров 269, пятый умножитель 270 и восьмой регистр 271 соединены последовательно. Информационные выходы восьмого регистра 271 соединены с четвертой группой входов сумматора 272, управляющий вход объединен с управляющими входами первого 262 и седьмого 269 регистров, а вторая группа входов пятого умножителя 270 является третьей группой входов блока формирования локального кубического сплайна 203, пятая группа входов которого соединена с второй группой входов первого умножителя 261, первая группа входов которого объединена с информационными входами третьего регистра 263 и информационными входами пятого 266 и седьмого 269 блоков регистров и является первой группой входов блока формирования локального кубического сплайна 203.

Принцип работы блоков 261, 264, 267, 270, 274 аналогичен принципу работы блока 12, блоков 262, 263, 265, 266, 268, 269, 271, 275 блоку 127 (каждый из перечисленных блоков представляет собой пару регистров, один из которых содержит старший байт, а другой младший, а блоки 266 и 269 соответственно две и три таких пары регистров), блока 273 блоку 11. Блок 272 (фиг. 23) содержит в себе три сумматора 276, 277, 278. Принцип работы сумматоров 276-278 известен и описан в книге Д. Гивоне, Р.Россер. Микропроцессоры и микрокомпьютеры: Вводный курс: Пер. с англ. М. Мир, 1983, с. 184-198. 16-ти разрядный сумматор можно реализовать в соответствии с рис. 5.38. с. 190, рис. 5.37. с. 189 на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ К155ЛП5, И К155ЛИ1, ИЛИ из ИЛИ-НЕ К155ЛЕ4 и НЕ К155ЛН1.

Блок формирования кубического B-сплайна представлен на фиг. 24, содержит в себе первый блок начальной установки 279, пятый блок умножения 280, третий блок вычитания 281, одиннадцатый блок умножения 282, первый блок вычитания 283, десятый 284 и второй 285 блоки умножения, второй блок начальной установки 286, первый 287 и восьмой 288 блоки умножения, четвертый блок вычитания 289, сумматор 290, шестой 291, седьмой 292, четвертый 293 и третий 294 блоки умножения, второй блок вычитания 295, девятый блок умножения 296, третий 297 и четвертый 298 блоки начальной установки. Первый умножитель 287, второй умножитель 285 и первый блок вычитания 283 соединены последовательно. Выходы первого блока вычитания 283 являются второй группой выходов блока формирования кубического B-сплайна 204, первая группа входов которого соединена с выходами первого умножителя 287. Второй блок вычитания 295, третий умножитель 294 и четвертый умножитель 293 соединены последовательно. Выходы четвертого умножителя 293 соединены с группой входов уменьшаемого первого блока вычитания 283, а вторая группа входов объединена с второй группой входов третьего умножителя 294 и выходами второго блока вычитания 295. Первый блок начальной установки 279, пятый умножитель 280 и третий блок вычитания 281 соединены последовательно. Выходы третьего блока вычитания 281 являются четвертой группой выходов блока формирования кубического B-сплайна 204. Сумматор 290, шестой умножитель 291 и седьмой умножитель 292 последовательно соединены. Выходы седьмого умножителя 292 соединены с входами уменьшаемого третьего блока вычитания 281, а вторая группа входов объединена с второй группой входов шестого умножителя 291 и выходами сумматора 290. Выходы второго блока начальной установки 286 соединены с второй группой входов второго умножителя 285. Третий блок начальной установки 297, четвертый блок вычитания 289 и восьмой умножитель 288 соединены последовательно. Вторая группа входов восьмого умножителя 288 объединена с второй группой входов первого умножителя 288 объединена со второй группой входов первого умножителя 287 и выходами четвертого блока вычитания 289, группа входов вычитаемого которого является первой группой входов блока формирования кубического B-сплайна 204 и объединена с группой входов вычитаемого второго блока вычитания 295 и первой группой входов сумматора 290, вторая группа входов которого соединена с выходами третьего блока начальной установки 297. Первая группа входов девятого умножителя 296 соединена с выходами четвертого блока начальной установки 298, вторая группа входов с выходами третьего блока начальной установки 297, а выходы с группой входов уменьшаемого второго блока вычитания 289. Десятый умножитель 284 и одиннадцатый умножитель 282 соединены последовательно. Выходы одиннадцатого умножителя 282 объединены с второй группой входов пятого умножителя 280 и являются третьей группой выходов блока формирования кубического B-сплайна 204, а вторая группа входов объединена с первой и второй группой входов десятого умножителя 284 и первой группой входов сумматора 290.

Реализация блоков 280, 282, 284, 285, 287, 288, 291, 292, 293, 294, 296, аналогична реализации блока 12, блоков 279, 286, 297, 298 блоку 11, блоков 281, 283, 289, 290, 295 блоку 276.

Предлагаемое устройство работает следующим образом.

Аналоговый сигнал z(t) (фиг. 1,а) поступает на аналого-цифровой преобразователь 1 (АЦП). В нем под действием тактовых импульсов, поступающих из генератора 14 через счетчик 10, аналоговый сигнал преобразуется в дискретную форму (фиг. 1,б). Далее полученные дискретные отсчеты сигнала записываются в первый блок памяти 2. Это реализуется следующим образом. Как только АЦП сформирует очередной дискретный отсчет сигнала, на вход блока управления 6 от него поступает сигнал готовности. По этому сигналу блок управления 6 формирует адрес и управляющий сигнал для первого блока памяти 2. Это обеспечивает запись данного отсчета. После этого блоком управления 6 формируется сигнал, разрешающий АЦП получить следующий дискретный отсчет. После накопления 64 отсчетов сигнала в течение времени T (фиг. 1,б) блоком преобразования Фурье и определения спектральной плотности 3 находятся спектральные компоненты плотности мощности сигнала. В блоке фильтров 4 их усредняют и далее записывают во второй блок памяти 5, подготавливая блоки 2, 3, 4 к обработке следующего множества дискретных отсчетов. В блоке определения частоты 7 находится область максимальной концентрации энергии и определяется частота грубо по формуле где P_a, P_b, P_c компоненты спектральной плотности мощности на частотах a, b, c. Уточнение несущей частоты происходит в блоке 15. Для обеспечения его работы под управлением блока 6 через четвертый вход блока 15 записываются 32 компоненты спектральной плотности мощности. При этом счетчик 13 служит для формирования адреса, поступающего на вход 2 блока 15. На вход 3 подается сигнал управления записью. На первый вход блока 15 подается адрес спектральной составляющей плотности мощности из области максимальной концентрации энергии, который записывается в блок 15 под управлением сигнала на входе 5 блока 15. Этот адрес результат умножения грубо определенной частоты на величину, обратную разрешающей способности (эта величина хранится в блоке 11) с точностью до целого значения. Например, для частоты 2383,75 Гц (полоса частот определена от 0 до 3000 Гц) результатом умножения на 1/Δf ≈ 0,011 (в двоичном коде 01011) будет число 25,506125. На вход блока 15 будет подано число 25. Синхронизация работы всего устройства осуществляется генератором 14. Результат работы устройства появляется на первом выходе блока 15.

Устройство, реализующее блоки 2-7 и приведенное на фиг. 4, работает следующим образом. Сигнал готовности от АЦП поступает на вход INT блока 16. Текущая работа ЦПОС прекращается и блок 16 организует прием дискретного отсчета. По готовности ЦПОС на блок 17 (адрес которого выбирается по адресной шине) поступает сигнал DEN. Сигнал с выхода 1 блока 17 через элементы 23 и 24 поступает на блок 18. Здесь формируется адрес и в блок 19 записывается очередной дискретный отсчет сигнала. С выхода 0 в АЦП поступает сигнал, разрешающий поступление очередного дискретного отсчета. Во время между приемом очередных отсчетов сигнала (если в памяти уже накопилось 64 отсчета) устройство (фиг. 4) осуществляет вычисление БПФ и усреднение спектральных компонент. По получении 32 усредняющих спектральных компонент спектральной плотности мощности ЦПОС по шине данных последовательно передает эти спектральные компоненты в блок 15 (выход 6). При этом для организации сигнала записи и формирования адреса для блока 15 из устройства (фиг. 4) на выходы 4 и 3 поступают нулевые потенциалы. После этого на шину данных поступает вычисленная по формуле частота (выход 7). Это сопровождается появлением нулевых потенциалов на выходах 1 и 2 устройства (фиг. 4).

Блок уточнения частоты 15 работает следующим образом. Совокупность дискретных значений спектральной плотности мощности F(f_n) записывается в блок 25 через вход 4 по сигналу записи, поступающему на вход 3 и адресу (вход 2). Адрес частоты из области максимальной концентрации энергии записывается в блок 25 через вход 1 под действием управляющего сигнала, поступающего на вход 5. Этим же сигналом осуществляется начальная установка в блоке 26. Сигналом с выхода 3 блока 25 и через выход 2 блока 32 в начальное положение устанавливаются блоки 30 и 31 (входы 1 и 2). Одновременно информация об адресе частоты из области максимальной концентрации энергии поступает в блок 29 (вход 3). Кроме того, в блоке 25 формируется последовательность из m+r+s (s= 2) дискретных значений СПМ, которая поступает на вход 1 блока 26. Значение спектральной плотности мощности из области максимальной концентрации энергии F(f_n) находится в середине этой последовательности (фиг. 6). В блоке 26 из этой последовательности формируются два шаблона из m+r+1 и m+r+2 дискретных значений соответственно для вычисления первой и второй производных спектральной плотности мощности. Сигнал разрешения на прохождение шаблонов в блок 27 поступает на вход 9 блока 26 на первой итерации и один из входов 4, 5, 6, 7 или 8 этого блока на последующих итерациях. В блоке 27 определяется отношение S^m_r⁺¹(P,f^k_n)⁽¹⁾/S^m_r⁺²(P,f^k_n)⁽²⁾ значение которого поступает на вход 6 блока 28. При этом значения параметров для вычисления первой и второй производных соответственно поступают в блок 27 на входы 2 и 4 из блоков 31 и 30. В блоке 28 определяется в соответствии с (14) величина f^k_n⁺¹ и запоминается значение f^k_n = f^k_n⁺¹, вычисляется разность и формируется управляющий сигнал, подготавливающий работу блока 32 (выход 3). В блоке 32 формирования управляющих сигналов анализируется параметр (фиг. 7). Если или , то принимается решение о корректировке обоих шаблона. Для этого блоком 32 формируется либо импульс "<-0,5 Δf" (выход 3), либо ">Δf" (выход 1). В первом случае под действием импульса "<-0,5 Δf" в блоке 29 формируется новый адрес n-1 (вместо n), который поступает в блок 25 (вход 7). На основе этого адреса путем воздействия на блок 25 (вход 6) через блок 26 (вход 8) блоком 25 формируется последовательность дискретных значений СПМ. Она поступает на вход 1 блока 26. Из нее в этом блоке и формируются скорректированные шаблоны. Одновременно скорректированный адрес из блока 25 (выход 4) поступает в блок 28. В нем под действием сигнала из блока 32 (выход 10) формируется разность f^k_n - f^o_n-1 и далее с учетом значения f^o_n-1 процесс анализа повторяется. В случае выполнения неравенства функционирование устройства подобно вышерассмотренному варианту . Здесь формируется сигнал ">Δf" и значение нового адреса на выходе 1 блока 29 становится равным n+1. Описанная последовательность действий может осуществляться несколько раз до тех пор, пока адрес центральных значений шаблонов не окажется рядом со значением f^k_n. В этом случае величина параметра будет находиться в интервале [-0,5Df, Δf] Если или 0,5Δf < t ≅ Δf, то для вычисления производных необходимо корректировать один из шаблонов. Для этого блоком 32 формируется либо импульс "<0" (выход 4), либо ">0,5 Δf" (выход 7). В первом случае под действием этого импульса в блоке 29 формируется новый адрес n-1 (вместо n), который поступает в блок 25 (вход 6). На основе этого адреса путем воздействия импульса "<0" на блок 25 (вход 6) через блок 26 (вход 6) блоком 25 формируется последовательность дискретных значений СПМ. Она поступает на вход 1 блока 26. Из нее в этом блоке и формируется скорректированный шаблон. Одновременно блоком 32 формируется значение параметра , которое через выход 5 поступает в блоки 30 и 31. В этих блоках под действием импульса с выхода 2 блока 32 и импульсов, поступающих на входы 7 этих блоков, формируются и запоминаются значения Из блока 26 поступают и шаблоны дискретных значений (выходы 1 и 3). После этого в блок 27 поступает разрешение на вычисление производных из блока 26 (выход 2). По окончании поступления шаблонов в блок 27 в блоке 26 корректируется некорректированный шаблон в сторону уменьшения адреса на единицу путем подачи управляющих импульсов на выходы 5 или 6, чем обеспечивается подготовка последующей работы устройства. Если значение модуля первой производной оказалось меньше наперед заданного порога, то на выходе 3 блока 27 формируется управляющий импульс. В результате на выходе 2 блока 28 появляется искомое значение точки экстремума f^k_n,M. Если же значение порога меньше значения модуля первой производной, то под действием управляющего импульса из блока 27 (выход 1) в блоке 28 формируется управляющий сигнал (выход 3) для блока 32 и вычисляется новое значение f^k_n⁺¹.

В случае функционирование устройства подобно варианту . Здесь формируется сигнал ">0,5Δf" и значение нового адреса на выходе 1 блока 29 становится равным n+1, а в блоках 30 и 31 формируются и запоминаются значения . Если же значение параметра τ находится в интервале [0,0,5 Df] то корректировать шаблоны не нужно. В этом случае в блоках 30 и 31 под действием импульса с выхода 2 блока 32 формируются и запоминаются значения Импульс с выхода 8 блока 32 инициирует поступление шаблонов из блока 26 в блок 27 (выходы 1 и 3) и формирует управляющий импульс на выходе 2 блока 26. Далее работа аналогична случаю, когда .

Функционирование всего устройства осуществляется под управлением тактовых импульсов, формируемых генератором 14.

Функционирование блока 25 осуществляется следующим образом.

При поступлении первого управляющего импульса на вход 3 формирователь 35 вырабатывает импульс, длительность которого соответствует времени записи всех 32 компонент спектральной плотности мощности. Этим импульсом разрешается прохождение адреса через блоки 33 и 36 на вход блока памяти 37. Кроме того, этим же импульсом, прошедшим через блок 34, разрешается запись совокупности P(f_n), поступившей на вход 4 в блок 37. После окончания операции записи на вход 5 блока 25 поступает управляющий импульс. Этим импульсом (длительность последнего задает формирователь 38) разрешается прохождение адреса частоты из области максимальной концентрации энергии с входа 1 блока 25 через блок 41 и блок 50 на информационные входы регистра 51. Кроме того, импульс с выхода блока 38 через элемент 40 устанавливает в единичное состояние триггер 44. Это позволяет импульсом с входа 5 блока 25 через блоки 39, элементы 43 и 45 записать адрес частоты из области с максимальной концентрацией энергии в регистр 51. Кроме того, импульсом с выхода элемента 45 сбрасывается триггер 44. Через формирователь 42 импульс поступает в блок 26. После этого на вход 6 блока 25 поступает импульс из блока 26. На управляющий вход регистра 51 прохождение импульса не разрешается элементом 45. Кроме того, данный импульс поступает на вход элемента задержки 58. Прошедший через блок 58 импульс устанавливает в единичное состояние триггер 57, а через элемент 40 триггер 44. Дополнительно, этим же импульсом осуществляется запись значений n-([m+r+2]/2-1) (для четного m) или n-[m+r+2]/2 (для нечетного m) и n+[(m+r+2)/2] (здесь символ [ означает целую часть числа) соответственно в регистр 55 (нижний адрес формируемой последовательности) и счетчик 48 (верхний адрес формируемой последовательности). Операция записи в последний осуществляется инвертированным в элементе НЕ 49 импульсом. Реверсивный счетчик 48 подсчитывает тактовые импульсы от n+[m+r+2]/2 до n-([m+r+2]/2-1] Текущее значение содержимого счетчика 48 поступает на адресный вход блока 37 через блок элементов И 60 и блок 36. В соответствии с этим адресом содержимое блока 37 через выход 1 последовательно поступает на вход блока 26. Под действием сигнала "<", формируемого на выходе блока 59, счетчик 48 останавливается путем сброса триггера 57 и закрытия для прохождения тактовых импульсов элемента И 54. На этом завершается формирование необходимой последовательности дискретных значений СПМ для выполнения первой итерации. Аналогично осуществляется работа блока 25 в режиме коррекции адреса дискретных значений на других итерациях. В этом случае значение адреса поступает на вход 7 блока 25 с выхода 1 блока 29 (см. фиг. 5). Запись нового адреса в регистр 51 и формирование начальных значений счетчика 48 и регистра 55 осуществляется под действием управляющего сигнала из блока 26, поступающего на вход 6 блока 25.

Функционирование блока 26 осуществляется следующим образом. На первые входы блоков 67, 75, 90, 98 подан нулевой потенциал. При поступлении импульса на вход 3 блока 26 сбрасываются счетчики 68, 76, 91, 99. На информационные входы счетчиков 68 и 76 подается величина m+r+1, а на счетчики 91 и 99
m+r+2. Начальная установка переключателей 107 и 108 определяется четностью степени выбранного сплайна для вычисления производных. Например, для кубического сплайна переключатель 107 пропускает импульс на элемент 104, а переключатель 108 на блок 81. Для сплайна четвертой степени переключатель 107 пропускает импульс на блок 81, а выключатель 108 на элемент 104. И так далее.

Управление работой блока 26 осуществляется импульсами, поступающими на входы 4, 5, 6, 7, 8 и 9. На первой итерации импульс поступает на вход 9. Пройдя блоки 103, 101 и 84, он возвращается в блок 25. Кроме того, этим же импульсом, прошедшим через блок 89 в счетчик 91, записывается число m+r+2, характеризующее количество дискретных значений СПМ для вычисления второй производной. Блок 90 формирует сигнал ">", который разрешает запись в блок 87 шаблона из m+r+2 дискретных значений СПМ. При появлении на выходе блока 90 сигнала "<" останавливается счетчик 91 (запрещается прохождение тактовых импульсов через блок 92). Кроме того, этим же сигналом, прошедшим через формирователь 85 устанавливается в единичное состояние триггер 93. Задачей формирователя 85 является преобразование достаточно длительного сигнала "<" в кратковременный импульс для устранения сбойной ситуации при работе триггера 93. Импульсом, формируемым на выходе блока 94 и прошедшим через элемент 105, запускается счетчик 99. Последовательность поступления дискретных значений СПМ шаблона на выход 3 блока 26 определяется адресами, поступающими на блок 87 через блок 88 из блока 99. Аналогично работает верхняя часть блока 26 (верхняя и нижняя части схемы блока 26 практически идентичны, см. фиг. 9) при поступлении импульса на вход 9 блока 26 и далее на вход блока 80. При этом следует отметить, что данный импульс запускает как верхнюю так и нижнюю части схемы блока 26 (нижняя часть схемы запускается через элемент 103). Дополнительно к ранее рассмотренному алгоритму с выхода формирователя 72 импульс поступает на выход 2 блока 26 для управления работой блока 27.

При поступлении импульсов на входы 7 и 8 функционирование блока 26 осуществляется аналогично поступлению управляющего сигнала на вход 9.

Появление импульса управления на входе 5 или 6 приводит к коррекции одного из шаблонов в зависимости от четности степени используемого сплайна (для кубического сплайна переключатель 107 подключен к блоку 104, а переключатель 108 к блоку 81). После выполнения операции коррекции шаблоны поступают через выходы 1 и 3 в блок 27. Далее осуществляется коррекция некорректированного шаблона. Это происходит следующим образом. С выхода переключателя 107 импульс (пришедший на вход 6 блока 26) через элемент 102 сбрасывает триггеры 93 и 96. Кроме того, через элементы 104, 101 и 84 этот же импульс поступает на выход 5 (блок 26). Одновременно этим же импульсом, прошедшим через блок 89, запускается счетчик 91. Блок 90 формирует сигнал ">", разрешающий запись нового шаблона с входа 1 в блок 87. Соответствующие адреса для записи в блок 87 формируются блоком 91. Данная операция завершается при формировании на выходе блока 90 сигнала "<". Блоком 85 формируется импульс, который устанавливает триггер 93 в единичное состояние. В результате с выхода формирователя 94 через элементы 105 и 82 запускаются счетчики 99 и 76. Эти счетчики и блоки 65 и 88 обеспечивают поступление шаблонов на выходы 1 и 3 (блок 26). После завершения этой операции с выхода блока 72 на выход 2 блока 26 подается импульс управления. Одновременно под действием сигнала "<" (формируемого блоком 98), прошедшего через блок 95, устанавливается в единичное состояние триггер 96. Это приводит к появлению на выходе формирователя 97 импульса. Последний через элемент 106 поступает в блок 29. Кроме того, появление его на входах блоков 81 и 78 приводит к коррекции шаблона в блоке 64 (как это описано выше), подготавливая очередную итерацию. Аналогично происходит функционирование блока 26 при поступлении импульса на вход 5.

При поступлении управляющего сигнала на вход 4 коррекции шаблонов не происходит. Блоки 105, 98, 99, 87, 88 и 82, 75, 76, 64, 65 обеспечивают поступление шаблонов на выходы 1 и 3 блока 26. Формирователем 72 генерируется управляющий сигнал, поступающий на выход 2 блока 26.

Функционирование блока 27 осуществляется следующим образом. Шаблон дискретных значений СПМ, используемый для вычисления первой производной, поступает на вход 1. Определение значения первой производной в блоке 111 реализуется с использованием значения , поступающего на вход 4 от блока 30. Результат вычислений поступает на вход блока 112 и с задержкой на такт (в блоке 117) на вход блока 116. Под действием управляющего импульса (поступившего с выхода блока 26 и прошедшего через блок 118) значение модуля первой производной из блока 112 через коммутатор 113 поступает на вход блока 114. В результате последний переводится из состояния "=" в одно из возможных состояний ">" или "≅". Если значение модуля первой производной меньше или равно величине порога, то блоком 114 формируется управляющий импульс, поступающий на вход блока 28 (выход 3 блока 27). В противном случае этот импульс формируется блоком 110. Блоком 115 производится вычисление второй производной в точке, определяемой параметром (поступает из блока 31). Блок 116 формирует отношение производных, которое поступает в блок 28 через выход 2. Синхронность работы блока обеспечивается поступающими на него тактами (вход 3 блока 27).

Работа блока 28 осуществляется следующим образом. При поступлении управляющего сигнала на вход 3 блока 28 в регистр 131 записывается начальное значение f^o_n(n·Δf). Величина n поступает из блока 25 через вход 4 и блоки 134, 132. Этой операцией подготавливается первая итерация. Поступающее на вход блока 126 значение отношения производных вычитается из величины, хранящейся в регистре 131. Результат вычислений поступает на вход регистра 127, а также через блок 132 на вход регистра 131. Запись результата в эти регистры осуществляется под действием поступающего на вход 1 блока 28 импульса с первого выхода блока 27. Этим же импульсом разрешается прохождение в блок 32 вычисленной в блоке 128 разности f^k_n - f^o_n. Одновременно импульс с выхода блока 125 поступает в блок 32. Разрешение на прохождение разности f^k_n - f^o_n в блок 32 может поступать не только из блока 27, но и из блока 32 через вход 2 блока 28. В случае поступления импульса управления на вход 5 блока 28 значение f^k_n переписывается в регистр 136. Эта величина и является искомой частотой f^k_n,M. Она поступает на выход 2 блока 28.

Функционирование блока 29 осуществляется следующим образом. На входе 3 присутствует текущий адрес n дискретного значения СПМ. Он поступает с выхода 3 блока 25. На выходах блоков 140 и 143 формируются значения n±1. В зависимости от того, на какой из входов (1, 2, 4, 5 или 6) приходят импульсы управления, открываются блоки 137, 139 или 142. Это приводит к появлению на выходе 1 блока 29 соответственно следующих адресов: n, n+1, n-1.

Функционирование блока 30 (31) осуществляется следующим образом. При поступлении импульса на вход 2 блок 150 (164) открывается для прохождения величины 0,5(0)Δf или (0)0,5Δf в регистр 146 (160), запись в который осуществляется импульсом, приходящим на вход 1 блока 30 (31). Аналогично блок работает и при поступлении импульсов на входы 8, 7, 3. Но при этом в регистр 146 (160) записывается сумма величины и значения, хранящегося в соответствующем блоке начальной установки 153 (167), 156 (170), 158 (172).

Функционирование блока 32 осуществляется следующим образом. На вход 2 из блока 28 поступает код числа f^k_n - f^o_n. Если на выходе блока сравнения 178 присутствует сигнал ">Δf", то блоком 176 формируется управляющий импульс. Через выход 1 блока 32 последний поступает на входы 8 и 5 блоков 26 и 29 соответственно. Этим же импульсом, прошедшим через выход 10, дается разрешение на поступление новой разности f^k_n - f^o_n. Если блоком 178 формируется сигнал "≅Δf", то значение через блок 184 поступает на вход блока сравнения 185. При блоком 179 формируется управляющий импульс, который поступает на выходы 3 и 10 блока 32. В противном случае величина поступает на блок 187 через блок 186. Если <0, то эта величина поступает на выход 5 блока 32. Управляющий импульс с выхода формирователя 181 поступает на выход 2 блока 32. Если ≥0, то сравнение производится в блоке 189. При выполнении условия импульс управления поступает на выходы 2 и 7. Величина в этом случае появляется на выходе 6. При управляющий импульс появляется на выходах 2 и 8, а значение поступает на выход 9. Блоки 174 и 177 предназначены для защиты от ложного появления управляющего импульса на выходах 2 и 8.

Работа блока вычисления производной 111 (115) осуществляется следующим образом. В блоке 193 формируются комбинации дискретных значений СПМ из разностей дискретных значений СПМ, поступающих из блока 192, и коэффициентов β^m+_2i^s, формирующихся блоками 197, 198, 199. Блок 194 формирует разности из комбинаций дискретных значений СПМ, а блок 195 локальный сплайн из этих разностей и B-сплайна, формирующегося блоком 200.

Более подробно рассмотрим работу блока 111 (115), описываемого локальным кубическим сплайном. Дискретные значения СПМ поступают в блок 201 (202), в котором формируются, в зависимости от порядка производной, коэффициенты g¹_n или g²_n. Блок 203 формирует из коэффициентов g^s_n и значений B-сплайна (формируемых блоком 203) в соответствии с поступившим параметром локальный кубический сплайн.

Функционирование блока 201 осуществляется в соответствии с выражением (25). С входа 1 каждое дискретное значение СПМ под действием тактовых импульсов делится на Δf в блоке 206 и записывается в регистр 207. Затем результат поступает на входы блоков 208, 214 и 218. В блоке 214 производится вычисление разности между соседними значениями СПМ. Эта разность через блок 221, предназначенный для реализации задержки на два такта, поступает на сумматор 222. Кроме того, результат деления в блоке 207 умножается на постоянный коэффициент 5/24 в блоке 208. Полученный результат записывается в регистр 209 и с выхода блока 209 поступает по четырем путям на входы блока 222. Причем по первому пути результат поступает непосредственно на сумматор 222; по второму через блок умножения на три 211 и регистр 212; по третьему пути с задержкой на один такт в блоке 215 и далее через умножитель на -3 в блоке 216 и с последующей задержкой на такт в блоке 217; по четвертому с задержкой на два такта в блоке 219. В результате все пять слагаемых выражения (25) поступают на вход блока 222 одновременно. На выходе сумматора формируется значение искомого коэффициента g¹_n.

Функционирование блока 202 осуществляется следующим образом. Поступающие последовательно с выхода блока 87 дискретные значения шаблона в блоке 229 делятся на Δf², запоминаются в регистре 230 и далее следуют в трех направлениях. Блоки 242, 249 и 246 формируют два слагаемых для сумматора 250. Третье слагаемое это значение с выхода блока 230. Результат сложения P^m_n+1/Δf²- 2P^m_n/Δf²+ P^m_n-1/Δf² поступает на сумматор 251. Оставшиеся четыре слагаемых в (26) формируются из результата умножения на -4 в блоке 231. Первое из них с выхода регистра 232 поступает на сумматор 251 непосредственно. Второе через умножитель на -4 234 и регистр 235. Третье формируется путем задержки на такт в блоке 238, умножения на 6 в блоке 239 и запоминания в блоке 240. Два последовательно соединенные регистра (реализация задержки на два такта) 243, блок умножения на -4 244 и регистр 245 формируют четвертое слагаемое. Слагаемое 5 это задержанное на четыре такта четырьмя последовательно соединенными регистрами блока 248 значение с выхода блока 232. В результате все шесть слагаемых выражения (26) поступают на вход блока 251 одновременно. На выходе этого сумматора формируется значение искомого коэффициента g²_n.

Функционирование блока 204 осуществляется в соответствии с выражением (28). Коэффициенты g^s_n с выхода блока 202 или 203 одновременно поступают на блоки 261, 263, 266 и 269. Эти блоки являются входами четырех трактов, в которых формируются слагаемые для сумматора 272. При этом с выхода блока 262 результат умножения поступает на вход блока 272. Другие слагаемые формируются путем прохождения коэффициентов g^s_n через блоки 263, 266, 269, соответствующие умножители 264, 267, 270 и регистры 265, 268, 271. В результате все четыре слагаемых выражения (28) поступают на вход блока 272 одновременно. Результат суммирования из блока 272 поступает на блок 274, где осуществляется деление результата на 6 (Δf)³, а следовательно, определение искомой величины. Последняя записывается в регистр 275.

Задачей блока 205 является формирование четырех множителей: (здесь за принимается . Первый множитель формируется из поступающего значения τ блоками 284 и 282. Результат поступает на выход 3. Для формирования второго множителя используются блоки 284, 282, 280, 279, 281, 290, 297, 291 и 292. Результат поступает на выход 4. Четвертый множитель формируется блоками 289, 297, 288, 287. Результат поступает на выход 1. Третий множитель формируется блоками 297, 298, 296, 295, 294, 293, 283, 285, 286, 287, 288, 289. Результат поступает на выход 2.

Формула изобретения

1. Способ оценивания несущей частоты сигнала, заключающийся в его предварительной дискретизации в пределах полосы частот поиска, вычисления компонент спектральной плотности мощности в дискретных точках методом преобразования Фурье, выделении частотной области ΔF функции спектральной мощности с максимальной концентрацией мощности сигнала и вычисления несущей частоты в этой области, отличающийся тем, что после выделения области функции спектральной плотности с максимальной концентрацией мощности сигнала дополнительно из этой области выделяют спектральную компоненту с максимальной амплитудой мощности на частоте
f^k_n = n·Δf,
где n 0,1, номер спектральной компоненты;
Δf - частное расстояние между спектральными компонентами;
k 0 номер шага итерации,
затем спектральные составляющие в частотном интервале ΔF, начиная с f^k_n - ΔF/2 до f^k_n + ΔF/2, фильтруют, после чего их дважды дифференцируют, формируя после первого и второго дифференцирования соответственно функции первой Р'(f) и второй Р''(f) производных от функции спектральной плотности мощности, затем модуль значения функции Р'(f) в точке f^k_n вычитают из заданного порогового значения этой функции и при несущей частоте присваивают значение f^k_n, а при вычисляют уточненное значение несущей частоты f^k_n⁺¹ по формуле
f^k_n⁺¹ = f^k_n - Pʹ(f^k_n)/Pʺ(f^k_n),
затем последовательность действий повторяют, начиная с вычитания модуля значения функции Р'(f) в точке f^k_n⁺¹ из заданного порогового значения Р'_п.

2. Способ по п. 1, отличающийся тем, что частотную область ΔF функции спектральной плотности выбирают в пределах, охватывающих D спектральных компонент спектральной плотности мощности сигнала, а величину D рассчитывают по формуле
D m + r + S,
где m 1 степень гладкости функции, выбранная для описания функции спектральной плотности мощности сигнала;
r наибольшее четное число, такое, что
3 максимальный порядок производной, необходимый для вычисления несущей частоты.

3. Способ по п.2, отличающийся тем, что степень гладкости для описания функции спектральной плотности мощности сигнала выбирают исходя из априорной информации о степени гладкости функции спектральной плотности мощности сигнала и требуемой точности μ определения несущей частоты по формуле

4. Устройство оценивания несущей частоты, содержащее последовательно соединенные первый блок памяти, блок преобразования Фурье и определения спектральной плотности мощности, блок фильтров, второй блок памяти и блок определения частоты, группы входов управления которых объединены между собой и выходами управления блока управления, группа адресных выходов которого соединена с группами адресных входов первого и второго блока памяти, отличающееся тем, что дополнительно введены аналого-цифровой преобразователь, первый и второй элементы ИЛИ-НЕ, первый и второй счетчики, умножитель, блок начальной установки, блок уточнения частоты и генератор импульсов, выход которого через первый счетчик соединен с входом запуска аналого-цифрового преобразователя, информационный вход которого является входом устройства, группа информационных выходов соединена с группой информационных входов первого блока памяти, выход готовности с входом готовности блока управления, а вход разрешения с выходом разрешения блока управления, первый и второй выходы которого соединены соответственно с первым и вторым входами первого элемента ИЛИ-НЕ, третий и четвертый выходы соответственно с первым и вторым входами второго элемента ИЛИ-НЕ, выход которого через второй счетчик соединен с второй группой входов блока уточнения частоты, третий вход которого объединен со счетным входом второго счетчика, четвертая группа входов с выходами второго блока памяти, пятый вход с выходом первого элемента ИЛИ-НЕ, шестой вход объединен с входом первого счетчика, первая группа входов умножителя соединена с выходами блока определения частоты, вторая группа входов с выходами блока начальной установки, а выходы с первой группой входов блока уточнения частоты, выходы которых являются выходами устройства.

5. Устройство по п.4, отличающееся тем, что блок уточнения частоты выполнен содержащим блок формирования последовательности дискретных значений спектральной плотности мощности, первый, второй, третий, четвертый и пятый входы которого являются соответственно первым, вторым, третьим, четвертым и пятым входами блока уточнения частоты, блок формирования шаблонов дискретных значений спектральной плотности мощности, первая группа входов которого соединена с первой группой выходов блока формирования последовательности дискретных значений спектральной плотности мощности, второй вход объединен с восьмым входом блока формирования последовательности дискретных значений спектральной плотности мощности и является шестым входом блока уточнения частоты, третий вход объединен с пятым входом блока формирования последовательности дискретных значений спектральной плотности мощности, девятый вход соединен с вторым выходом блока формирования последовательности дискретных значений спектральной плотности мощности, пятый выход с шестым входом блока формирования дискретных значений спектральной плотности мощности, блок вычисления отношения производных, первая группа входов которого соединена с первой группой выходов блока формирования шаблонов дискретных значений спектральной плотности мощности, пятая группа входов с третьей группой выходов блока формирования шаблонов дискретных значений спектральной плотности мощности, шестой вход с вторым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности, а третий вход объединен с вторым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, блок формирования разности частот и результата, первый вход которого соединен с первым выходом блока вычисления отношения производных, четвертая группа входов с четвертой группой выходов блока формирования последовательности дискретных значений спектральной плотности мощности, пятый вход соединен с третьим выходом блока вычисления отношения производных, шестая группа входов с второй группой выходов блока вычисления отношения производных, а вторая группа выходов является выходами блока уточнения частоты и устройства оценивания несущей частоты, блок формирования адреса, первый вход которого соединен с четвертым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности, второй вход объединен с пятым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, третья группа входов объединена с четвертой группой входов блока формирования разности частот и результата, четвертый вход соединен с шестым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, пятый вход с седьмым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, шестой вход с восьмым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, а первая группа выходов соединена с седьмой группой входов блока формирования последовательности дискретных значений спектральной плотности мощности, первый блок формирования смещения, первая группа выходов которого соединена с четвертой группой входов блока вычисления отношения производных, первый вход соединен с седьмым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, второй вход соединен с третьим выходом блока формирования последовательности дискретных значений спектральной плотности мощности, третий вход объединен с вторым входом блока формирования адреса, седьмой вход объединен с четвертым входом блока формирования адреса, а восьмой вход объединен с четвертым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, второй блок формирования смещения, первый вход которого объединен с первым входом первого блока формирования смещения, второй вход объединен с вторым входом первого блока формирования смещения, третий вход объединен с третьим входом первого блока формирования смещения, четвертая, пятая и шестая группы входов объединены соответственно с четвертой, пятой и шестой группами входов первого блока формирования смещения, седьмой вход объединен с седьмым входом первого блока формирования смещения, восьмой вход объединен с восьмым входом первого блока формирования смещения, а первая группа выходов соединена с второй группой входов блока вычисления отношения производных, и блок формирования управляющих сигналов, первый вход которого соединен с третьим выходом блока формирования разности частот и результата, вторая группа входов с первой группой выходов блока формирования разности частот и результата, третий вход с третьим выходом блока формирования последовательности дискретных значений спектральной плотности мощности, первый выход с пятым входом блока формирования адреса, второй выход с первым входом первого блока формирования смещения, третий выход с шестым входом блока формирования адреса, четвертый выход с четвертым входом блока формирования адреса, пятая группа выходов с пятой группой входов первого блока формирования смещения, шестая группа выходов с четвертой группой входов первого блока формирования смещения, седьмой выход с третьим входом первого блока формирования смещения, восьмой выход с восьмым входом первого блока формирования смещения, девятая группа выходов с шестой группой входов первого блока формирования смещения, а десятый выход с вторым входом блока формирования разности частот и результата.

6. Устройство по п.5, отличающееся тем, что блок формирования последовательности дискретных значений спектральной плотности мощности выполнен содержащим первый блок элементов И, первые входы которых являются первой группой входов блока формирования последовательности дискретных значений спектральной плотности мощности, первый формирователь и первый элемент задержки, входы которых объединены и являются пятым входом блока формирования последовательности дискретных значений спектральной плотности мощности, второй блок элементов И и первый блок элементов ИЛИ, первая группа входов которого соединена с выходами второго блока элементов И, первые входы которых являются второй группой входов блока формирования последовательности дискретных значений спектральной плотности мощности, второй формирователь, первый элемент НЕ и блок памяти, адресная группа входов которого соединена с выходами первого блока элементов ИЛИ, управляющий вход соединен с выходом первого элемента НЕ, вход которого объединен с вторыми входами второго блока элементов И и соединен с выходом второго формирователя, вход которого является третьим входом блока формирования последовательности дискретных значений спектральной плотности мощности, четвертая группа входов которого соединена с информационной группой входов блока памяти, информационные выходы которого являются первой группой выходов блока формирования последовательности дискретных значений спектральной плотности мощности, второй элемент ИЛИ и третий блок элементов ИЛИ, первая группа входов которого является седьмой группой входов блока формирования последовательности дискретных значений спектральной плотности мощности, а вторая группа входов соединена с выходами первого блока элементов И, вторые входы которых объединены с первым входом второго элемента ИЛИ и выходом первого формирователя, первый RS-триггер, четвертый элемент ИЛИ, первый вход которого является шестым входом блока формирования последовательности дискретных значений спектральной плотности мощности, второй вход соединен с выходом первого элемента задержки и является третьим выходом блока формирования последовательности дискретных значений спектральной плотности мощности, а выход с первым входом третьего элемента И, второй вход которого соединен с выходом первого RS-триггера, а выход с первым входом первого RS-триггера, второй вход которого соединен с выходом второго элемента ИЛИ, третий формирователь, вход которого объединен с первым входом первого RS-триггера, а выход является вторым выходом блока формирования последовательности дискретных значений спектральной плотности мощности, блок вычитания, сумматор и первый регистр, вход управления которого соединен с выходом третьего элемента И, информационные входы с выходами третьего блока элементов ИЛИ, а информационные выходы с первой группой входов сумматора, входами уменьшаемого блока вычитания и одновременно являются четвертой группой выходов блока формирования последовательности дискретных значений спектральной плотности мощности, первый и второй блоки начальной установки, счетчик, второй элемент НЕ и второй элемент задержки, вход которого объединен с первым входом четвертого элемента ИЛИ, а выход соединен с вторым входом второго элемента ИЛИ и входом второго элемента НЕ, выход которого соединен с управляющим входом счетчика, информационные входы которого соединены с выходами сумматора, вторая группа входов которого соединена с выходами первого блока начальной установки, второй регистр, вход управления которого соединен с выходом второго элемента задержки, а информационные входы с выходами блока вычитания, входы вычитаемого которого соединены с выходами второго блока начальной установки, четвертый формирователь, второй RS-триггер и четвертый элемент И, первый вход которого является восьмым входом блока формирования последовательности дискретных значений спектральной плотности мощности, выход соединен с вычитающим входом счетчика, а второй вход с выходом второго RS-триггера, первый вход которого соединен с выходом второго элемента задержки, а второй вход с выходом четвертого формирователя, блок сравнения и пятый блок элементов И, первая группа входов которого объединена с первой группой входов блока сравнения и информационными выходами счетчика, выходы соединены с второй группой входов первого блока элементов ИЛИ, а вторые входы с первым выходом блока сравнения, второй выход которого соединен с входом четвертого формирователя, а вторая группа входов с информационными выходами второго регистра.

7. Устройство по п.5, отличающееся тем, что блок формирования шаблонов дискретных значений спектральной плотности мощности выполнен содержащим первый блок сравнения, первый элемент НЕ и первый блок памяти, информационные входы которого являются первой группой входов блока формирования шаблонов дискретных значений спектральной плотности мощности, информационные выходы являются первой группой выходов блока формирования шаблонов дискретных значений спектральной плотности мощности, а управляющий вход через первый элемент НЕ соединен с первым выходом первого блока сравнения, первый блок начальной установки, первый элемент И, первый блок элементов ИЛИ и первый формирователь, вход которого соединен с первым входом первого элемента И и вторым выходом первого блока сравнения, первая группа входов которого соединена с корпусом, а вторая группа входов соединена с первой группой входов первого блока элементов ИЛИ, выходы которого соединены с адресными входами первого блока памяти, первый элемент задержки и второй элемент И, второй вход которого объединен с вторым входом первого элемента И и является вторым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, первый и второй счетчики, информационные входы которых объединены с выходами первого блока начальной установки, вход обнуления первого счетчика объединен с входом обнуления второго счетчика и является третьим входом блока формирования шаблонов дискретных значений спектральной плотности мощности, информационные выходы первого счетчика соединены с второй группой входов первого блока сравнения, а вычитающий вход первого счетчика соединен с выходом первого элемента И, информационные выходы второго счетчика с второй группой входов первого блока элементов ИЛИ, последовательно соединенные первые RS-триггер, второй формирователь и первый элемент ИЛИ-НЕ, второй вход которого является четвертым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, а выход соединен с управляющим входом второго счетчика, вычитающий вход которого соединен с выходом второго элемента И, а первый вход первого RS-триггера соединен с выходом первого формирователя, третий и четвертый формирователи, второй RS-триггер, второй вход которого объединен с вторым входом первого RS-триггера, первый вход объединен с выходом четвертого формирователя и является вторым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности, а выход соединен с входом третьего формирователя, второй блок сравнения, первая группа входов которого подключена к корпусу, вторая группа входов соединена с информационными выходами второго счетчика, а выход с входом четвертого формирователя и первым входом второго элемента И, второй, третий и четвертый элемент ИЛИ-НЕ и первый элемент И-НЕ, первый вход которого соединен с выходом третьего элемента ИЛИ-НЕ, второй вход с выходом четвертого элемента ИЛИ-НЕ, а выход с входом первого элемента задержки, выход которого соединен с управляющим входом первого счетчика, первый и второй входы второго элемента ИЛИ-НЕ объединены соответственно с первым и вторым входами четвертого элемента ИЛИ-НЕ, а выход соединен с вторым входом второго RS-триггера, второй элемент ИЛИ, первый вход которого соединен с выходом первого элемента И-НЕ, а выход является пятым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности, третий блок сравнения, второй элемент НЕ и второй блок памяти, информационные входы которого объединены с информационными входами первого блока памяти, информационные выходы являются третьей группой выходов блока формирования шаблонов дискретных значений спектральной плотности мощности, а управляющий вход соединен с выходом второго элемента НЕ, вход которого соединен с первым выходом третьего блока сравнения, первая группа входов которого соединена с корпусом, третий блок элементов ИЛИ, второй элемент задержки, третий счетчик и пятый формирователь, вход которого соединен с вторым выходом блока сравнения, вторая группа входов которого соединена с первой группой входов третьего блока элементов ИЛИ и информационными выходами третьего счетчика, управляющий вход которого соединен с выходом второго элемента задержки, а вход обнуления объединен с входом обнуления второго счетчика, третий и четвертый элементы И, второй блок начальной установки и четвертый счетчик, информационные входы которого объединены с информационными входами третьего счетчика и выходами второго блока начальной установки, вход обнуления объединен с входом обнуления третьего счетчика, вычитающий вход которого соединен с выходом третьего элемента И, первый вход которого объединен с входом пятого формирователя, а второй вход объединен с вторым входом второго элемента И и вторым входом четвертого элемента И, выход которого соединен с вычитающим входом четвертого счетчика, информационные выходы которого соединены с второй группой входов третьего блока элементов ИЛИ, выходы которого соединены с адресными входами второго блока памяти, последовательно соединенные третий RS-триггер, шестой формирователь и пятый элемента ИЛИ-НЕ, выход которого соединен с управляющим входом четвертого счетчика, второй вход объединен с вторым входом первого элемента ИЛИ-НЕ, третий вход с первым входом первого элемента ИЛИ-НЕ, седьмой формирователь и четвертый блок сравнения, первая группа входов которого соединена с корпусом, вторая группа входов с информационными выходами четвертого счетчика, а выход с входом седьмого формирователя и первым входом четвертого элемента И, последовательно соединенные четвертый RS-триггер и восьмой формирователь, первый вход четвертого RS-триггера соединен с выходом седьмого формирователя, а второй вход объединен со вторым входом третьего RS-триггера, первый вход которого соединен с выходом пятого формирователя, шестой, седьмой и восьмой элементы ИЛИ-НЕ, второй элемент И-НЕ, первый вход которого соединен с выходом седьмого элемента ИЛИ-НЕ, второй вход с выходом восьмого элемента ИЛИ-НЕ, а выход с входом второго элемента задержки и вторым входом второго элемента ИЛИ, первый и второй входы шестого элемента ИЛИ-НЕ соединены соответственно с первым и вторым входами восьмого элемента ИЛИ-НЕ, а выход объединен с вторым входом четвертого RS-триггера, первый, второй и третий входы седьмого элемента ИЛИ-НЕ объединены соответственно с первым, вторым и третьим входами третьего элемента ИЛИ-НЕ и одновременно являются соответственно девятым, седьмым и восьмым входами блока формирования шаблонов дискретных значений спектральной плотности мощности, четвертый элемент ИЛИ, первый вход которого объединен с третьим входом восьмого элемента ИЛИ-НЕ и выходом третьего формирователя, второй вход объединен с третьим входом четвертого элемента ИЛИ-НЕ и выходом восьмого формирователя, а выход является четвертым выходом блока формирования шаблонов дискретных значений спектральной плотности мощности, первый переключатель, первая выходная шина которого соединена с первым входом восьмого элемента ИЛИ-НЕ, вторая выходная шина с первым входом четвертого элемента ИЛИ-НЕ, а входная шина является шестым входом блока формирования шаблонов дискретных значений спектральной плотности мощности, второй переключатель, первая выходная шина которого соединена с вторым входом восьмого элемента ИЛИ-НЕ, вторая выходная шина с вторым входом четвертого элемента ИЛИ-НЕ, а входная шина является пятым входом блока формирования шаблонов дискретных значений спектральной плотности мощности.

8. Устройство по п.5, отличающееся тем, что блок вычисления отношения производных выполнен содержащим последовательно соединенные блок дифференцирования, блок нахождения абсолютной величины, блок ключей и блок сравнения, первая группа входов блока дифференцирования является первой группой входов блока вычисления отношения производных, четвертой группой входов которого является вторая группа входов блока дифференцирования, а тактовый вход объединен с тактовым входом блока нахождения абсолютной величины и является третьим входом блока вычисления отношения производных, блок начальной установки, выходы которого соединены с второй группой входов блока ключей и второй группой входов блока сравнения, последовательно соединенные блок двойного дифференцирования и делитель, выходы которого являются второй группой выходов блока вычисления отношения производных, пятая группа входов которого соединена с первой группой входов блока двойного дифференцирования, вторая группа входов которого является второй группой входов блока вычисления отношения производных, первый формирователь, вход которого соединен с первым выходом блока сравнения, а выход является первым выходом блока вычисления отношения производных, регистр, управляющий вход которого объединен с тактовым входом блока двойного дифференцирования и тактовым входом блока дифференцирования, информационные входы соединены с выходами блока дифференцирования, а информационные выходы с входами делимого делителя, последовательно соединенные первый элемент задержки, элемент И, элемент ИЛИ и второй формирователь, выход которого является третьим выходом блока вычисления отношения производных, второй элемент задержки, вход которого объединен с входом первого элемента задержки и является шестым входом блока вычисления отношения производных, а выход соединен с управляющим входом блока ключей, второй выход блока сравнения соединен с вторым входом элемента И, а третий выход блока сравнения соединен с вторым входом элемента ИЛИ.

9. Устройство по п.5, отличающееся тем, что блок формирования разности частот и результата выполнен содержащим последовательно соединенные первый элемент задержки, второй элемент задержки и первый элемент ИЛИ, второй вход которого является вторым входом блока формирования разности частот и результата, а вход первого элемента задержки является первым входом блока формирования разности частот и результата, последовательно соединенные первый блок вычитания, первый регистр, второй блок вычитания и блок элементов И, вторые входы которого соединены с выходом первого элемента ИЛИ и являются третьим выходом блока формирования разности частот и результата, а выходы являются первой группой выходов блока формирования разности частот и результата, а группа входов вычитаемого первого блока вычитания является шестой группой входов блока формирования разности частот и результата, третий элемент задержки, второй регистр, блок ключей и третий регистр, вход управления которого является пятым входом блока формирования разности частот и результата, информационные выходы являются второй группой выходов блока формирования разности частот и результата, а информационные входы объединены с группой входов уменьшаемого первого блока вычитания и информационными выходами второго регистра, управляющий вход которого соединен через третий элемент задержки с управляющим входом блока ключей, первая группа входов которого соединена с выходами блока вычитания, вторая группа входов объединена с группой входов вычитаемого второго блока вычитания, а выходы соединены с информационными входами второго регистра, блок начальной установки и умножитель, первая группа входов которого является четвертой группой входов блока формирования разности и результата, вторая группа входов соединена с выходами блока начальной установки, а выходы объединены с второй группой входов блока ключей, второй элемент ИЛИ, первый вход которого соединен с выходом первого элемента задержки и управляющим входом первого регистра, второй вход является третьим входом блока формирования разности частот и результата, а выход соединен с управляющим входом блока ключей.

10. Устройство по п.5, отличающееся тем, что блок формирования адреса выполнен содержащим последовательно соединенные сумматор, первый блок элементов И и первый блок элементов ИЛИ, второй блок элементов И, первая группа входов которого объединена с первой группой входов сумматора и является третьей группой входов блока формирования адреса, вторые входы объединены и являются первым входом блока формирования адреса, а выходы соединены с второй группой входов первого блока элементов ИЛИ, второй элемент ИЛИ, первый вход которого является шестым входом блока формирования адреса, второй вход является вторым входом блока формирования адреса, а выход соединен с вторыми входами первого блока элементов И, третий элемент ИЛИ и третий блок элементов И, выходы которого соединены с третьей группой входов первого элемента ИЛИ, выход которого является первой группой выходов блока формирования адреса, блок вычитания, группа входов уменьшаемого которого объединена с первой группой входов сумматора, вход вычитаемого объединен с вторым входом сумматора и подключен к источнику +5 В, а выходы соединены с первой группой входов третьего блока элементов И, вторые входы которого объединены с выходом третьего элемента ИЛИ, первый вход которого является четвертым входом блока формирования адреса, а второй вход пятым входом блока формирования адреса.

11. Устройство по п.5, отличающееся тем, что первый блок формирования смещения выполнен содержащим элемент задержки и последовательно соединенные блок элементов ИЛИ-НЕ, блок элементов НЕ и регистр, информационные выходы которого являются первой группой выходов блока формирования смещения, а управляющий вход соединен с выходом элемента задержки, вход которого является первым входом блока формирования смещения, последовательно соединенные первый блок начальной установки, первый сумматор и первый блок элементов И, выходы которого соединены с первой группой входов блока элементов ИЛИ-НЕ, а вторая группа входов первого сумматора является шестой группой входов блока формирования смещения, элемент ИЛИ, первый вход которого является восьмым входом блока формирования смещения, второй вход является вторым входом блока формирования смещения, а выход соединен с вторыми входами первого блока элементов И, последовательно соединенные второй блок начальной установки, второй сумматор и второй блок элементов И, вторые входы которого объединены и являются седьмым входом блока формирования смещения, а выходы соединены с второй группой входов блока элементов ИЛИ-НЕ, вторая группа входов второго сумматора является пятой группой входов блока формирования смещения, последовательно соединенные третий блок начальной установки, третий сумматор и третий блок элементов И, вторые входы которого объединены и являются третьим входом блока формирования смещения, а выходы соединены с третьей группой входов блока элементов ИЛИ-НЕ, вторая группа входов третьего сумматора является четвертой группой входов блока формирования смещения.

12. Устройство по п.5, отличающееся тем, что блок формирования управляющих сигналов выполнен содержащим последовательно соединенные первый блок начальной установки, первый блок сравнения и первый формирователь, выход которого является первым выходом блока формирования управляющих сигналов, первый элемент ИЛИ и второй формирователь, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого формирователя, а выход которого является десятым выходом блока формирования управляющих сигналов, третьим выходом которого является выход второго формирователя, последовательно соединенные первый блок элементов И, второй блок сравнения и второй блок элементов И, вторая группа входов которого соединена с выходами первого блока элементов И, а выходы являются пятой группой выходов блока формирования управляющих сигналов, первая группа входов первого блока элементов И объединена с второй группой входов первого блока сравнения и является второй группой входов блока формирования управляющих сигналов, вторые входы первого блока элементов И объединены с вторым выходом первого блока сравнения, второй блок начальной установки, выходы которого соединены с второй группой входов второго блока сравнения, второй выход которого соединен с входом второго формирователя, последовательно соединенные третий блок сравнения, третий формирователь и второй элемент ИЛИ, третий блок элементов И, первая группа входов которого соединена с вторым выходом третьего блока сравнения, вторая группа входов соединена с выходами второго блока элементов И и первой группой входов третьего блока сравнения, вторая группа входов которого подключена к корпусу, последовательно соединенные третий блок начальной установки, четвертый блок сравнения и четвертый формирователь, выход которого соединен с вторым входом второго элемента ИЛИ, выход которого является вторым выходом блока формирования управляющих сигналов, четвертым выходом которого является выход третьего формирователя, а седьмым выходом является выход четвертого формирователя, выходы третьего блока элементов И являются шестой группой выходов блока формирования управляющих сигналов, соединены с второй группой входов четвертого блока сравнения и одновременно являются девятой группой выходов блока формирования управляющих сигналов, четвертый элемент И и элемент задержки, вход которого является первым входом блока формирования управляющих сигналов, а выход соединен с первым входом четвертого элемента И, второй вход которого соединен с вторым выходом четвертого блока сравнения, и пятый формирователь, вход которого соединен с выходом четвертого элемента И, а выход является восьмым выходом блока формирования управляющих сигналов и объединен с третьим входом второго элемента ИЛИ, четвертый вход которого является третьим входом блока формирования управляющих сигналов.

13. Устройство по п.8, отличающееся тем, что блок дифференцирования выполнен содержащим формирователь коэффициентов, первая группа входов которого является первой группой входов блока дифференцирования, блок формирования кубического В-сплайна и блок формирования локального кубического сплайна, первая группа входов которого соединена с выходами формирователя коэффициентов, шестой вход объединен с вторым входом формирователя коэффициентов и является вторым входом блока дифференцирования, выходы являются выходами блока дифференцирования, а вторая, третья, четвертая и пятая группа входов соединена соответственно с четвертой, третьей, второй и первой группой выходов блока формирования кубического В-сплайна, входы которого являются третьей группой входов блока дифференцирования.

14. Устройство по п.13, отличающееся тем, что формирователь коэффициентов выполнен содержащим последовательно соединенные первый умножитель, первый регистр, второй умножитель, второй регистр и сумматор, выходы которого являются выходом формирователя коэффициентов, первый блок начальной установки, блок вычитания и третий регистр, вход управления которого объединен с входами управления первого и второго регистров и является вторым входом формирователя коэффициентов, информационные выходы соединены с входами уменьшаемого блока вычитания, а информационные входы объединены с входами вычитаемого блока вычитания и первой группой входов второго умножителя, вторые входы которого соединены с выходами первого блока начальной установки, последовательно соединенные второй блок начальной установки, третий умножитель и четвертый регистр, информационные выходы которого соединены с второй группой входов сумматора, последовательно соединенные третий блок начальной установки, четвертый умножитель и пятый регистр, информационные выходы которого соединены с третьей группой входов сумматора, шестой регистр и седьмой регистр, управляющий вход которого объединен с управляющими входами третьего, четвертого, пятого, шестого регистров и сумматора, информационные входы объединены с информационными входами шестого регистра, второй группой входов третьего умножителя и информационными выходами второго регистра, а информационные выходы шестого регистра соединены с второй группой входов четвертого умножителя, восьмой регистр, информационные входы которого соединены с выходами блока вычитания, управляющий вход объединен с управляющим входом седьмого регистра, а информационные выходы соединены с пятой группой входов сумматора, четвертая группа входов которого соединена с информационными выходами седьмого регистра, и четвертый блок начальной установки, выходы которого соединены с второй группой входов первого умножителя, первая группа входов которого является первой группой входов формирователя коэффициентов.

15. Устройство по п.13, отличающееся тем, что блок формирования локального кубического сплайна выполнен содержащим последовательно соединенные первый умножитель, первый регистр, сумматор, второй умножитель и второй регистр, информационные выходы которого являются первой группой выходов блока формирования локального кубического сплайна, первый блок начальной установки, выходы которого соединены с второй группой входов второго умножителя, последовательно соединенные третий регистр, третий умножитель, четвертый регистр, информационные выходы которого соединены с второй группой входов сумматора, а управляющий вход объединен с управляющими входами первого, второго и третьего регистров и является шестым входом блока формирования локального кубического сплайна, последовательно соединенные пятый блок регистров, четвертый умножитель и шестой регистр, информационные выходы которого соединены с третьей группой входов сумматора, управляющий вход объединен с управляющими входами первого и пятого регистров, а вторая группа входов четвертого умножителя является второй группой входов блока формирования локального кубического сплайна, четвертой группой входов которого является вторая группа входов третьего умножителя, последовательно соединенные седьмой блок регистров, пятый умножитель и восьмой регистр, информационные выходы которого соединены с четвертой группой входов сумматора, управляющий вход объединен с управляющими входами первого и седьмого регистров, а вторая группа входов пятого умножителя является третьей группой входов блока формирования локального кубического сплайна, пятой группой входов которого является вторая группа входов первого умножителя, первая группа входов которого объединена с информационными входами третьего регистра и информационными входами пятого и седьмого блоков регистров и является первой группой входов блока формирования локального кубического сплайна.

16. Устройство по п.13, отличающееся тем, что блок формирования локального кубического В-сплайна выполнен содержащим последовательно соединенные первый умножитель, второй умножитель и первый блок вычитания, выходы которого являются второй группой выходов блока формирования кубического В-сплайна, первой группой выходов которого являются выходы первого умножителя, последовательно соединенные второй блок вычитания, третий умножитель и четвертый умножитель, выходы которого соединены с группой входов уменьшаемого первого блока вычитания, а вторая группа входов объединена с второй группой входов третьего умножителя и выходами второго блока вычитания, последовательно соединенные первый блок начальной установки, пятый умножитель и третий блок вычитания, выходы которого являются четвертой группой выходов блока формирования кубического В-сплайна, последовательно соединенные сумматор, шестой умножитель и седьмой умножитель, выходы которого соединены с входами уменьшаемого третьего блока вычитания, а вторая группа входов объединена с второй группой входов шестого умножителя и выходами сумматора, второй блок начальной установки, выходы которого соединены с второй группой входов второго умножителя, последовательно соединенные третий блок начальной установки, четвертый блок вычитания и восьмой умножитель, выходы которого соединены с второй группой входов первого умножителя, вторая группа входов объединена с второй группой входов первого умножителя и выходами четвертого блока вычитания, группа входов вычитаемого которого является первой группой входов блока формирования кубического В-сплайна и объединена с группой входов вычитаемого второго блока вычитания и первой группой входов сумматора, вторая группа входов которого соединена с выходами третьего блока начальной установки, четвертый блок начальной установки и девятый умножитель, первая группа входов которого соединена с выходами четвертого блока начальной установки, вторая группа входов с выходами третьего блока начальной установки, а выходы с группой входов уменьшаемого второго блока вычитания, последовательно соединенные десятый умножитель и одиннадцатый умножитель, выходы которого объединены с второй группой входом пятого умножителя и являются третьей группой выходов блока формирования кубического В-сплайна, а вторая группа входов объединена с первой и второй группой входов десятого умножителя и первой группой входов сумматора.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11, Рисунок 12, Рисунок 13, Рисунок 14, Рисунок 15, Рисунок 16, Рисунок 17, Рисунок 18, Рисунок 19, Рисунок 20, Рисунок 21, Рисунок 22, Рисунок 23, Рисунок 24