Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова. Изобретение позволяет кодировать числа трехуровневыми сигналами, осуществлять их сложение, вычитание в системах счисления с основаниями q = 4, q = 8. Способ основан на формировании двух пар трехуровневых сигналов по волновым функциям Попова - pop_q(ϕ) . Последние представляют двумя ортогональными составляющими pop_q(ϕ)=cop_q(ϕ)+i·sip_q(ϕ) Каждое число K_x и K_y от K_x,y = 0 до K_x,y = q - 1, в системах счисления с основанием q = 4 и q = 8, представляют фазами Каждую фазу ϕ_x,y кодируют значениями уровней сигналов Значения ортогональных составляющих функций Попова cop_q(ϕ) и sip_q(ϕ) определяют путем сравнения с порогами ±ζ, соответствующих тригонометрических функций cosϕ,sinϕ при значениях аргумента . Для сложения фаз формируют сигналы Cop_q (S) и Sip_q (S), для вычитания - Cop_q (-S) и Sip_q (- S). Последние представляют коды суммы и разности чисел слагаемых K_x, K_y. Сложение и вычитание фаз производят в соответствии с известными формулами сложения и вычитания фаз синусоидальных волн. 2 с.п.ф-лы, 17 табл., 7 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемые трехуровневыми сигналами по ортогональным составляющим функций Попова.

Известно устройство сложения-вычитания неизбыточного и избыточного аргументов в двоичной системе счисления, которое содержит блоки формирования суммы и переноса, выполненные на логических элементах [1]. Каждый из блоков формирования суммы и переноса содержит две схемы формирования соответственно логического дополнения и действительного значения суммы и переноса, состоящей из трех элементов И, и подключенных к их выходам элементов ИЛИ, связанных с выходом усилителя-инвертора. Первые два входа первых элементов И каждой схемы формирования соединены с шинами логического дополнения положительного и отрицательного значений избыточного аргумента. Третьи входы первых элементов И схем формирования дополнения суммы и переноса блоков формирования суммы и переноса соединены с шиной действительного значения неизбыточного аргумента. Третьи входы элементов И схем формирования действительного значения суммы и переноса - с шиной логического дополнения неизбыточного аргумента. Первые входы вторых и третьих элементов И соединены с шинами действительных положительного и отрицательного значений избыточного аргумента соответственно. Другие входы второго и третьего элементов И схемы формирования дополнения суммы соединены с шинами логического дополнения неизбыточного аргумента. Другие входы второго и третьего элементов И схемы формирования действительного значения суммы - с шинами действительного значения неизбыточного аргумента. Другие входы второго и третьего элементов И схемы формирования дополнения переноса соединены с шиной действительного значения (при сложении) и шиной логического дополнения (при вычитании) управляющего сигнала соответственно. Другие входы второго и третьего элементов И схемы формирования действительного значения переноса соединены с шиной логического дополнения и шиной действительного значения управляющего сигнала соответственно. Выход инвертора схемы формирования дополнения суммы данного разряда и выход инвертора схемы формирования действительного значения переноса блока формирования переноса предшествующего разряда соединены с выходными шинами положительного значения суммы. Выход инвертора схемы формирования действительного значения суммы данного разряда и выход инвертора схемы формирования дополнения переноса предшествующего разряда соединены с выходными шинами отрицательного значения суммы.

Избыточное кодирование осуществляется введением в каждый разряд отрицательной единицы, то есть один из аргументов кодируется в двоичной системе с цифрами -1, 0, 1: сумма в каждом разряде принимает значение, равное 0 или -1, а перенос 0, при этом окончательная сумма в i-ом разряде, получаемая в двоичной системе с цифрами -1, 0, 1, имеет либо положительное, либо отрицательное значение и является простым объединением истинного значения суммы в i-м разряде и логического дополнения переноса из i-го разряда для отрицательного значения окончательной суммы и простым объединением дополнения суммы в i-ом разряде с истинным значением переноса из (i-1)-го разряда для положительного значения окончательной суммы. Под простым объединением понимается то, что каждое значение окончательной суммы в i-ом разряде выдается двумя шинами: соответствующими шинами суммы из i-го разряда и переноса из (i-1)-го разряда.

Устройство сложения-вычитания неизбыточного и избыточного аргументов работает только в двоичной системе счисления.

Известен троичный комбинационный сумматор и способ его работы, принятый за прототип изобретения, который содержит три пороговых элемента, пять входных и четыре выходные шины [2]. Первый пороговый элемент имеет порог +3 и пять входов с весами +2, +1 +1, +2, +1. Второй пороговый элемент имеет порог +5 и шесть входов с весами +2. +1, +1, +2, +1, +3. Третий пороговый элемент имеет порог +6 и семь входов с весами +2, +1, +1, +2 +1, +3, +2. Первые и вторые входы всех пороговых элементов подключены к шине старшего члена разряда первого слагаемого, вторые входы всех пороговых элементов подключены к шине младшего члена разряда первого слагаемого. Третьи входы всех пороговых элементов подключены к шине младшего члена разряда второго слагаемого. Четвертые входы всех пороговых элементов подключены к шине старшего члена разряда второго слагаемого. Пятые входы пороговых элементов подключены к шине переноса из предыдущего разряда сумматора. Шестые входы второго и третьего пороговых элементов подключены к инверсному выходу первого порогового элемента. Седьмой вход третьего порогового элемента подключен к инверсному входу второго порогового элемента.

Цифры троичной системы закодированы согласно табл.16.

Работа троичного сумматора описывается табл.17.

С прямого выхода порогового элемента ПЭ1 снимается перенос С₁ в следующий разряд сумматора, с прямого выхода порогового элемента ПЭ2 снимается старший член разряда троичной суммы S²₁, а с прямого выхода порогового элемента ПЭ3 снимается младший член разряда троичной суммы S¹₁.

Первые входы всех пороговых элементов соединены вместе и подключены к шине x²₁, вторые входы всех пороговых элементов подключены к шине x¹₁, третьи входы всех пороговых элементов подключены к шине y¹₁, четвертые входы всех пороговых элементов подключены к шине y²₁, пятые входы всех пороговых элементов подключены к шине С_1-1, кроме того, шестые входы второго и третьего элементов подключены к инверсному выходу порогового элемента ПЭ1, а седьмой вход порогового элемента ПЭ3 подключен к инверсному выходу порогового элемента ПЭ2.

Троичный сумматор работает только в трехзначной - троичной системе счисления.

Техническим результатом изобретения является расширение функциональных возможностей способа сложения-вычитания. Расширение функциональных возможностей предусматривает кодирование чисел трехуровневыми сигналами, их сложение и вычитание в системах счисления с основаниями q = 4 и q = 8.

Для кодирования чисел трехуровневыми сигналами, вводятся трехуровневые волновые функции Попова.

1. Дискретные волновые функции.

Для кодирования чисел автор изобретения ввел дискретные волновые трехуровневые, биполярные функции pop_q(2πk/q), различные для разных оснований q систем счисления и назвал их своим именем - функции Попова. Эти функции представляют парой ортогональных составляющих pop_q(2π/q) = cop_q(2πk/q)+i·sip_q(2πk/q), (1) где q - основание системы счисления, которое может принимать значения от q = 3 до q = 8.

k - число-цифра, которая для одного разряда может принимать значения равные: 0,1,...,(q-1).

При этом каждую цифру k представляют фазой волновой функции Попова ϕ_kq= 2πk/q, а каждую фазу ϕ_kq кодируют сочетанием значений ортогональных составляющих cop_q(ϕ_kq) и sip_q(ϕ_kq).

Значения ортогональных составляющих cop_q(2πk/q) и sip_q(2πk/q) определяют через значения соответствующих им тригонометрических функций косинус и синус: cos(2πk/q) и sin(2πk/q). Для этого период 2π делят на q равных частей и назначают одинаковые по абсолютному значению положительный и отрицательный пороги ± ζ. Пример такого квантования по фазе для q = 7 приведен на фиг.1. Значения тригонометрических функций в точках аргумента ϕ_kq= 2πk/q сравнивают с порогами. Если значение тригонометрической функции превышает положительное пороговое значение +ζ, то соответствующей ей трехуровневой ортогональной составляющей приписывают значение + 1, если значение тригонометрической функции меньше отрицательного порогового значения -ζ, то соответствующей функции copϕ_kq или sipϕ_kq приписывают значение -1, если значение тригонометрической функции находится между пороговыми значениями +ζ и -ζ, то соответствующей трехуровневой ортогональной составляющей приписывают значение 0. Таким образом, значения ортогональных составляющих трехуровневых волновых функций можно определить, как Значения порогов ± ζ определяют из условия однозначного кодирования всех q фаз сочетаниями значений функций cop_q(ϕ_kq) и sip_q(ϕ_kq), для всех оснований q от q = 3 до q = 8. При этом наихудшим случаем кодирования, с точки зрения допустимого уровня порога, является случай квантования периода для q = 7. Для этого случая (фиг. 1) в точках ϕ_2,7= 4π/7 и ϕ_5,7= 10π/7 значение , а в точках ϕ_3,7= 6π/7 и ϕ_4,7= 8π/7 значение , и для однозначного кодирования семи фаз уровнями ортогональных составляющих абсолютное значение порогов ζ должно быть больше sinπ/14 и в то же время меньше sinπ/7, то есть для однозначного кодирования q фаз для всех q от q = 3 до q = 8 значение модуля порога ζ при определении значений дискретных функций cop_q(2πk/q) и sip_q(2πk/q) можно выбирать любым в пределах sinπ/7 > ζ > sinπ/14 (4) При таком определении дискретных волновых функций, при использовании сочетания значений ортогональных составляющих cop_q(2πk/q) и sip_q(2πk/q), обеспечивается однозначное кодирование q фаз функций и, следовательно, q цифр k = 0,1,...,(q-1).

Для кодирования чисел в системах счисления, с основаниями q = 4 и q = 8 ограничение на выбор значения порога (4) менее жестко, а именно: Функции pop_q(2πk/q), примененные для представления чисел в системе счисления с основанием q, могут быть использованы и для представления чисел в системе счисления с основанием (q + 1). При этом для кодирования (q + 1) цифр множество значений волновых функций дополняют сочетаниями значений ортогональных составляющих "0,0", когда обе ортогональные составляющие принимают нулевое значение. Например, для кодирования чисел в девятеричной системе счисления (q = 9) сочетания значений ортогональных составляющих волновых функций для q = 8 дополняют сочетанием "0,0", соответствующим цифре k = 0, а способ кодирования остальных цифр аналогичен описанному выше с той разницей, что при таком способе кодируют цифры k₁ = k+1.

В табл. 1-6 представлены значения фаз ϕ_kq= 2πk/q и соответствующие им фазо-волновые коды цифр для различных q от q = 3 до q = 8, а в табл.7 представлены фазо-волновые коды цифр девятеричной системы счисления.

Дискретные волновые функции не представляют собой физические сигналы. Для формирования сигналов, представляющих коды цифр, используют непрерывные трехуровневые, биполярные функции, являющиеся обобщением дискретных функций для непрерывного аргумента.

2. Непрерывные трехуровневые биполярные функции Попова.

Трехуровневые биполярные функции непрерывного аргумента ϕ, который изменяется в пределах 0 ≅ ϕ < 2π, представленные ортогональными составляющими pop_q(ϕ) = cop_q(ϕ)+i·sip_q(ϕ), (5),
определяют через дискретные трехуровневые функции pop_q(2πk/q), принимая k = [ϕq/2π], где k[·] - означает целую часть аргумента ϕq/2π.. То есть ортогональные составляющие непрерывных функций cop_q(ϕ) и sip_q(ϕ) сохраняют значения соответствующих им дискретных функций, которые они имели в точках ϕ_kq= 2πk/q, в секторе аргумента ϕ.:
2πk/q ≅ ϕ < 2π(k+1)/q (6)
Правила сложения чисел по модулю q = 4 определяются табл.8, а правила вычитания чисел по модулю q = 4 - табл.9. Правила сложения чисел по модулю q = 8 определяются табл.10, а правила вычитания чисел по модулю q = 8 определяются - табл.11.

В тех случаях, когда сумма равна или больше основания системы счисления q по модулю, формируют число "1" - переноса в старший разряд. При вычитании число переноса "-1" формируют, когда разность меньше нуля. В табл. 8-11 эти значения сумм и разностей подчеркнуты.

Заменяя в табл. 8-11 цифры их фазо-волновыми кодами, получаем таблицы истинности для операций сложения-вычитания чисел, представленных фазоволновыми кодами табл. 12-15.

Поскольку коды чисел k_x и k_y слагаемых или уменьшаемого и вычитаемого представляют фазы ϕ_x= 2πk_x/q и ϕ_y= 2πk_y/q волновых функций Попова, способ сложения или вычитания сводится к сложению или вычитанию фаз волновых функций слагаемых. Волновые функции Попова обладают свойствами, аналогичными свойствам синусоидальных волн. В частности, для них справедливо правило сложения фаз

и правило вычитания фаз

Способ сложения-вычитания чисел основан на кодировании чисел - цифр k_x и k_y фазами ϕ_x= 2πk_x/q и ϕ_y= 2πk_y/q сигналов Cop_q(ϕ_x,y) и Sip_q(ϕ_x,y) по волновым функциям Попова, а также на сложении-вычитании фаз сигналов в соответствии с формулами (7-10). Каждую фазу ϕ_x,y кодируют значениями уровней сигналов Cop_q(2πk_x,y/q) и Sip_q(2πk_x,y/q).

Способ сложения-вычитания чисел, состоит в том, что формируют две пары трехуровневых сигналов по волновым функциям Попова pop_q(ϕ), которые представляют двумя ортогональными составляющими
pop_q(ϕ) = cop_q(ϕ)+i·sip_q(ϕ),,
каждое число-цифру k_x и k_y от k_x,y = 0 до k_x,y = q-1, в системах счисления с основанием q = 4 и q = 8, представляют фазами ϕ_x,y= 2πk_x,y/q, каждую фазу ϕ_x,y кодируют значениями уровней сигналов Cop_q(2πk_x,y/q) и Sip_q(2πk_x,y/q). Значения ортогональных составляющих функций Попова cop_q(ϕ) и sip_q(ϕ) определяют путем сравнения с порогами ± ζ, соответствующих тригонометрических функций cosϕ и sinϕ при значениях аргумента ϕ = 2πk/q, как

Для сложения фаз формируют два сигнала Сop_q(s) и Sip_q(s) которые представляют коды суммы чисел слагаемых k_x и k_y, при этом в соответствии с формулой (7), сигнал Сор_q(s) формируют путем перемножения сигналов , а также перемножения сигналов Sip_q(ϕ_x) и Sip_q(ϕ_y) и вычитания из сигналов первого произведения сигналов второго.

Сигнал Sip_q(s), в соответствии с формулой (8), формируют путем перемножения сигналов Sip_q(ϕ_x) и Cop_q(ϕ_y), а также перемножения сигналов Cop_q(ϕ_x) и Sip_q(ϕ_y) и суммирования этих произведений сигналов.

Для вычитания фаз изменяют полярность сигналов Sip_q(ϕ_y), формируют сигналы Cop_q(-s> и Sip_q(-s>, которые представляют коды разности чисел уменьшаемого k_x и вычитаемого k_y. При этом в соответствии с формулой (9), сигнал Cop_q(-s) формируют путем перемножения сигналов Cop_q(ϕ_x) и Cop_q(ϕ_y), а также перемножения сигналов Sip_q(ϕ_x) и Sip_q(ϕ_y) и суммирования сигналов этих произведений. Сигнал Sip_q (-s) в соответствии с формулой (10) формируют путем перемножения сигналов Sip_q(ϕ_y) и Cop_q(ϕ_y), а также перемножения сигналов Cop_q(ϕ_x) и Sip_q(ϕ_y) и вычитания из сигналов первого произведения сигналов второго.

Отличительными признаками изобретения являются: кодирование чисел k_x и k_y фазами ϕ_x= 2πk_x/q и ϕ_y= 2πk_y/q сигналов Cop_q(ϕ_x,y) и Sip_q(ϕ_x,y) по волновым функциям Попова и сложение-вычитание фаз сигналов по формулам (7-10).

Устройство сложения-вычитания по модулям q=4 и q=8.

Способ сложения-вычитания чисел может быть реализован с помощью устройства сложения-вычитания кодов чисел, которое содержит: пять входных и две выходные шины, четыре четырехквадрантные перемножителя с двумя входами и прямым и инверсным выходами каждый, два элемента вычитания сигналов и переключатель полярности.

Первая входная шина соединена с первым входом первого перемножителя и вторым входом четвертого перемножителя.

Вторая входная шина соединена с первыми входами второго и третьего перемножителей.

Третья входная шина соединена со вторыми входами первого и третьего перемножителей.

Четвертая входная шина через переключатель полярности сигналов соединена с первым входом четвертого перемножителя и вторым входом второго перемножителя.

Пятая входная шина соединена с управляющим входом переключателя полярности.

Прямые (+) выходы первого и второго перемножителей соединены с неинвертирующим и инвертирующим входами первого элемента вычитания сигналов соответственно, а прямой выход третьего и инверсный (-) выход четвертого перемножителя соединены с неинвертирующим и инвертирующим входами второго элемента вычитания сигналов соответственно. Выходы первого и второго элементов вычитания соединены с соответствующими выходными шинами.

Отличительными признаками устройства сложения-вычитания являются: четыре четырехквадрантные перемножителя с двумя входами и двумя выходами каждый, два элемента вычитания сигналов и электрические связи, обусловленные введенными элементами.

Способ суммирования-вычитания чисел, представленных фазо-волновыми кодами, и устройство для его осуществления поясняются чертежами.

На фиг. 1 а,б представлены соответственно графики косинуса и синуса дискретного ϕ_kq= 2πk/q (сплошные ординаты) и непрерывного ϕ (пунктир) аргументов.

На фиг. 1 в, г представлены соответственно графики дискретных ортогональных составляющих cop₇(2πk/q) и sip₇(2πk/q) (сплошные ординаты) функции Попова и составляющих сигналов cop₇(ϕ) и sip₇(ϕ), непрерывной функции Попова при q = 7.

На фиг. 2 представлена структурная электрическая схема преобразователя четырехразрядного унитарного кода в одноразрядный четырехзначный фазо-волновой код pop₄(ϕ).

На фиг. 3 представлены эпюры напряжений преобразователя четырехразрядного унитарного кода в одноразрядный четырехзначный фазо-волновой код pop₄(ϕ).

На фиг. 4 представлена структурная электрическая схема преобразователя восьмиразрядного унитарного кода в одноразрядный четырехзначный фазо-волновой код pop₈(ϕ).

На фиг. 5 представлены эпюры напряжений преобразователя восьмиразрядного унитарного кода в одноразрядный восьмизначный фазо-волновой код pop₈(ϕ).

На фиг. 6 представлена структурная электрическая схема устройства суммирования-вычитания по модулям q = 4 и q = 8.

На фиг. 7 представлена принципиальная электрическая схема переключателя полярности.

На чертежах введены обозначения: 1,2,3,4,5,6,7,8 - входные шины (первая, вторая и т.д.); 9,10,11,12 - четырехквадрантные перемножители (первый, второй и т.д.); 13 и 14 - элементы вычитания сигналов (первый и второй); 15 и 16 - выходные шины (первая и вторая); 17 - переключатель полярности сигналов; 18 и 19 - дифференциальные операционные усилители (первый и второй); 20 - резисторы; 21 - ключ; U - управляющее напряжение переключателя полярности сигналов.

Четырехквадрантные перемножители 9-12 могут быть выполнены на дифференциальных делителях тока (Тимофеев В.Н., Величко Л.М., Ткаченко В.А. Аналоговые перемножители сигналов в радиоэлектронной аппаратуре. - М.: Радио и Связь, 1982, с.24-29).

Элементы 13 и 14 вычитания сигналов могут быть выполнены на дифференциальных усилителях.

Переключатель 17 полярности сигналов может быть выполнен на операционном усилителе по схеме фиг.7.

Устройство для кодирования чисел k = 0,1,2,3 четвертичной системы счисления (фиг.2) содержит четыре входные шины 1,2,3,4, две выходные шины 15 и 16 и два дифференциальных усилителя первый 18 и второй 19.

Первая входная шина 1 через резистор R₁ соединена с неинвертирующим входом первого дифференциального усилителя 18, вторая входная шина 2 через резистор R₂ соединена с инвертирующим входом этого усилителя, третья входная шина 3 через резистор R₃ соединена с неинвертирующим входом второго дифференциального усилителя 19, а четвертая входная шина 4 - через резистор R₄ с инвертирующим входом этого усилителя. Выходы дифференциальных усилителей 18 и 19 соединены соответственно с выходными шинами 15 и 16.

Устройство работает следующим образом. На первую 1 и вторую 2 входные шины подают сигналы первого U₀ и третьего U₂ разряда унитарного кода, а на третью 3 и четвертую 4 входные шины - сигналы второго U₁ и четвертого U₃ разрядов. Сигналы унитарного кода U₀, U₁, U₂ и U₃ принимают значение "1" при кодировании соответствующего числа 0,1,2,3, в остальных случаях их значение равно "0". Через дифференциальные усилители 18 и 19 сигналы U₀ и U₁ проходят без изменения полярности, а сигналы U₂ и U₃ изменяют полярность. В результате на входе первого дифференциального усилителя 18 формируется сигнал Cop₄(ϕ), а на выходе второго усилителя 19 - сигнал Sip₄(ϕ), как показано на эпюрах фиг.3.

Устройство для кодирования чисел k = 0,1,2,3,4,5,6,7 восьмеричной системы счисления (фиг.4) содержит восемь входных шин (1,2,...8) и два дифференциальных усилителя - первый 18 и второй 19.

Неинвертирующий вход первого дифференциального усилителя 18 через резисторы R₁, R₂ и R₃ соединены с первой 1, второй 2 и третьей 3 входными шинами, соответственно. Инвертирующий вход этого усилителя через резисторы R₄, R₅ и R₆ - с входными шинами 4,5,6. Неинвентирующий вход второго дифференциального усилителя 19 через резисторы R₇, R₈ и R₉ соединены с входными шинами 2,7,4, соответственно, а инвертирующий вход этого усилителя через резисторы R₁₀, R₁₁ и R₁₂ с входными шинами 6,8 и 3 соответственно. Выход первого дифференциального усилителя 18 соединен с первой выходной шиной 15, а выход второго усилителя 19 со второй выходной шиной 16.

Устройство работает следующим образом. На входные шины 1-8 подают сигналы восьмиразрядного унитарного кода U_- - U₇. Сигналы принимают значение "1" при кодировании соответствующего числа k = 0,1,...7, в остальных случаях сигналы унитарного кода принимают значения "0", как показано на фиг.5. При этом на первую 1 и вторую 2 входные шины подают сигналы первого U₀ и второго U₁ разрядов, на третью 3 входную шину - сигнал восьмого разряда U₇, на четвертую 4, пятую 5, и шестую 6 входные шины подают сигналы четвертого U₃, пятого U₄ и шестого U₅ разрядов, соответственно. На седьмую 7 шину подают сигнал третьего разряда U₂, а на восьмую - сигнал седьмого разряда U₆. Сигналы унитарного кода суммируют на дифференциальных усилителях 18 и 19 с полярностью, соответствующей фазо-волновому коду. Таким образом на выходе первого дифференциального усилителя 18 формируют сигнал Cop₈(ϕ), а на выходе второго 19 - сигнал Sip₈(ϕ) (фиг.4 и 5).

Пример выполнения устройства сложения-вычитания чисел по модулю q = 4 и q = 8.

Устройство сложения-вычитания чисел содержит: пять входных 1,2,3,4,5 и две выходные 15 и 16 шины, четыре четырехквадрантные перемножителя 9,10,11,12 с двумя входами, а также прямым и инверсным выходами каждый, два элемента вычитания сигналов 13 и 14 и переключатель полярности 17 (фиг. 6 и 7).

Первая входная шина 1 соединена с первым входом первого перемножителя 9 и со вторым входом четвертого перемножителя 12. Вторая входная шина 2 соединена с первыми входами второго и третьего перемножителей 10 и 11. Третья входная шина соединена со вторыми входами первого и третьего перемножителей 9 и 11. Четвертая входная шина 4 через переключатель полярности 17 соединена с первым входом четвертого перемножителя 12 и вторым входом второго перемножителя 10. Пятая входная шина соединена с управляющим входом переключателя полярности 17.

Прямые выходы первого и второго перемножителей 9 и 10 соединены с неинвертирующим и инвертирующим входами первого элемента вычитания сигналов 13 соответственно, а прямой выход третьего 11 и инверсный выход четвертого 12 перемножителей соединены с неинвертирующим и инвертирующим входами второго элемента вычитания сигналов 14 соответственно. Выходы элементов 13 и 14 вычитания сигналов соединены с выходными шинами 15 и 16 соответственно.

Перемножители сигналов построенные на дифференциальных делителях тока имеют два выхода - прямой и инверсный. Напряжения на этих выходах имеют вид
U_вых.1 = 1 + U_xU_y (11)
U_вых.2 = 1 - U_xU_y (12)
где U_x и U_y - нормированные по амплитуде напряжения.

Обычно для получения напряжения пропорционального произведению входных сигналов сигналы с выходов каждого перемножителя подают на асимметрирующий каскад, выполненный на дифференциальном операционном усилителе, на котором вычитаются выходные сигналы перемножителя.

Для построения устройства сложения-вычитания фаз достаточно двух дифференциальных усилителей, которые выполняют функции асимметрирующего каскада и устройства вычитания сигналов одновременно. Для этого с прямого выхода первого перемножителя 9 снимают сигнал
U₁= 1+Cop_q(ϕ_x)·Cop_q(ϕ_y)
и подают на неинвертирующий вход первого устройства 13 вычитания сигналов. С прямого выхода второго перемножителя 10 снимают сигнал
U₂= 1+Sip_q(ϕ_x)·Sip_q(ϕ_y)
и подают на инвертирующий вход устройства вычитания сигналов 13. При этом на выходе первого устройства вычитания сигналов 13 формируется сигнал
.

С прямого выхода третьего перемножителя 11 снимают сигнал
U₃= 1+Sip_q(ϕ_x)·Cop_q(ϕ_y),,
а с инверсного выхода четвертого перемножителя 12 снимают сигнал
U₄= 1-Cop_q(ϕ_x)·Sip_q(ϕ_y)..

Сигналы U₃ и U₄ вычитаются на устройстве вычитания сигналов 13, на выходе которого формируется сигнал

Амплитуды выходных сигналов U₁(s) и U₂(s) при преобразовании восьмеричных кодов (q = 8) могут принимать значения 0, ±1, ±2. При необходимости нормировки амплитуды, дифференциальные усилители могут быть дополнены ограничителем амплитуды по уровню U_вых = ±1.

Описанный принцип действия устройства сложения-вычитания относится к режиму сложения фаз сигналов. В этом режиме переключатель полярности 17 не изменяет полярности сигналов Sip_q(ϕ_y).

Для выполнения операции вычитания фаз сигналов на управляющий вход переключателя полярности подают сигнал (U_упр) для инверсии полярности сигналов Sip_q(ϕ_y) (фиг.6). В этом режиме устройство суммирования-вычитания выполняет операцию вычитания фаз сигналов в соответствии с формулами (11) и (12), а следовательно вычитание чисел, кодируемых фазами.

Формула изобретения

1. Способ сложения-вычитания чисел, кодируемых сигналами, отличающийся тем, что формируют две пары трехуровневых сигналов по волновым функциям Попова - pop_q(ϕ), которые представляют двумя ортогональными составляющими
pop_q(ϕ) = cop_q(ϕ)+i·sip_q(ϕ),
каждое число-цифру K_x и K_y от K_xy = 0 до K_xy = q - 1, в системах счисления с основанием q = 4 и q = 8, представляют фазами ϕ_x,y= 2πk_x,y/q, каждую фазу ϕ_x,y кодируют значениями уровней сигналов cop_q(2πk_x,y/q) и sip_q(2πk_x,y/q), причем значения ортогональных составляющих функций Попова cop_q(ϕ) sip_q(ϕ) определяют путем сравнения с порогами ±ζ соответствующих тригонометрических функций cosϕ и sinϕ при значениях аргумента ϕ = 2πk/q как

после чего для сложения фаз формируют два сигнала Cор_q (S) и Sip_q (S), которые представляют коды суммы чисел слагаемых K_x и K_y, при этом сигнал Сор_q (S) формируют путем перемножения сигналов cop_q(ϕ_x) и cop_q(ϕ_y), а также перемножения сигналов sip_q(ϕ_x) и sip_q(ϕ_y) и вычитания из сигналов первого произведения сигналов второго, сигнал Sip_q (S) формируют путем перемножения сигналов sip_q(ϕ_x) и cop_q(ϕ_y), а также перемножения сигналов cop_q(ϕ_x) и sip_q(ϕ_y) и суммирования этих произведений сигналов, причем для вычитания фаз изменяют полярность сигналов sip_q(ϕ_y), при этом формируют сигналы Сор_q (-S) и Sip_q (-S), которые представляют коды разности чисел уменьшаемого K_x и вычитаемого K_y, при этом сигнал Сор_q (-S) формируют путем перемножения сигналов cop_q(ϕ_x) и cop_q(ϕ_y) , а также сигналов sip_q(ϕ_x) и sip_q(ϕ_y) и суммирования сигналов этих произведений, а сигнал Sip_q (-S) формируют путем перемножения сигналов sip_q(ϕ_x) и cop_q(ϕ_y) , а также сигналов cop_q(ϕ_x) и sip_q(ϕ_y) и вычитания из сигналов первого произведения сигналов второго.

2. Устройство для сложения-вычитания чисел, содержащее пять входных и две выходные шины, отличающееся тем, что в него введены четыре четырехквадратных перемножителя сигналов с двумя входами, прямым и инверсным выходами, два элемента вычитания сигналов и переключатель полярности сигналов, причем первая входная шина соединена с первым входом первого перемножителя и вторым входом четвертого перемножителя, вторая входная шина соединена с первыми входами второго и третьего перемножителей, третья входная шина соединена со вторыми входами первого и третьего перемножителей, четвертая входная шина через переключатель полярности соединена с первым входом четвертого перемножителя и вторым входом второго перемножителя, пятая входная шина соединена с управляющим входом переключателя полярности, прямые выходы первого и второго перемножителей соединены с неинвертирующим и инвертирующим входами первого элемента вычитания сигналов соответственно, а прямой выход третьего и инверсный выход четвертого перемножителей соединены с неинвертирующим и инвертирующим входами второго элемента вычитания сигналов соответственно, выходы элементов вычитания соединены с соответствующими выходными шинами.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11