Преобразователь двоичного кода во многозначный код (варианты)

 

Изобретение относится к импульсной технике и может быть использовано в цифровых системах для преобразования двоичного кода во многозначный - четырех и восьмизначный коды. Техническим результатом изобретения является расширение функциональных возможностей преобразователя двоичного кода с помощью фазоволнового кода в четырех - и восьмизначный коды. В первом варианте преобразователь содержит две входные и две выходные шины, инвертор, первый и второй переключатели полярности сигналов. Во втором варианте исполнения преобразователь содержит три входные и две выходные шины, инвертор, две схемы ИЛИ, схему ИСКЛЮЧАЮЩЕЕ ИЛИ, два переключателя полярности сигналов. Первая входная шина подключена к одному входу каждой схемы ИЛИ, выходы первой и второй схем ИЛИ подключены ко входу первого и второго переключателей полярности соответственно. Вторая входная шина подключена ко входу инвертора, ко второму входу второй схемы ИЛИ и к одному входу схемы ИСКЛЮЧАЮЩЕЕ ИЛИ. 2 с.п. ф-лы, 8 табл. 6 ил.

Изобретение относится к импульсной технике и может быть использовано в цифровых системах для преобразования двоичного кода во многозначный - четырех- и восьмизначный коды.

Известно устройство формирования блочного балансного троичного кода, которое содержит последовательно соединенные преобразователь двоичного сигнала последовательного кода в сигнал параллельного кода (первый преобразователь) и преобразователь параллельного двоичного сигнала в троичный сигнал (второй преобразователь), а также преобразователь сигнала параллельного троичного кода в сигнал последовательного кода и блок балансировки сигнала троичного кода [8] . Вход преобразователя двоичного сигнала последовательного кода в сигнал параллельного кода и выход преобразователя сигнала параллельного троичного кода в сигнал последовательного кода являются соответственно информационным входом и выходом устройства. Первый тактовый вход преобразователя двоичного сигнала последовательного кода в сигнал параллельного кода и второй тактовый вход преобразователя двоичного сигнала последовательного кода, объединенный с тактовым входом преобразователя сигнала параллельного троичного кода в сигнал последовательного кода, являются соответственно первым и вторым тактовыми входами устройства. Выходы преобразователя двоичного сигнала последовательного кода в сигнал параллельного кода подсоединены к соответствующим информационным входам блока балансировки сигнала троичного кода, выходы которого подсоединены к суммирующим входам преобразователя параллельного двоичного сигнала в троичный сигнал, входы преобразователя сигнала параллельного троичного кода в сигнал последовательного кода подключены к соответствующим выходам преобразователя двоичного сигнала в троичный сигнал, а тактовый вход блока балансировки сигнала троичного кода подключен к тактовому входу преобразователя сигнала параллельного троичного кода в сигнал последовательного кода, причем блок балансировки сигнала троичного кода содержит последовательно соединенные формирователь сигнала цифровой суммы и регистр хранения сигнала цифровой суммы, выходы которого подсоединены к соответствующим входами формирователя сигнала цифровой суммы, при этом дополнительные входы формирователя сигнала цифровой суммы и тактовый вход регистра хранения сигнала цифровой суммы являются соответственно информационными и тактовыми входами блока балансировки сигнала троичного кода, а выходы регистра хранения сигнала цифровой суммы являются выходами блока балансировки сигнала троичного кода.

Работу устройства формирования блочного балансного троичного кода можно проследить на примере кода FOMOT, являющегося разновидностью блочного балансного троичного кода 4В/ЗТ. В этом коде четырехбитным блокам ставятся в соответствие блоки из трех троичных импульсов, принимающих значения нулевые, положительной и отрицательной полярностей (О, +, -). Вид троичного блока может меняться в зависимости от значения текущей цифровой суммы в конце блока, которая в коде FOMOT принимает четыре значения. Входной бинарный сигнал и последовательность тактовых импульсов частотой f поступают соответственно на информационный и первый тактовый входы преобразователя, выполненного в виде последовательно соединенных последовательного регистра и параллельного регистра, на тактовый вход которого поступает последовательность тактовых импульсов частотой f/4. С выхода первого преобразователя четырехразрядные бинарные блоки с частотой следования f/4 поступают на информационные входы второго преобразователя, выполненного в виде постоянного запоминающего блока, и блока балансировки, состоящего из последовательно соединенных третьего формирователя сигнала цифровой суммы и регистра хранения сигнала цифровой суммы. Второй преобразователь вырабатывает на своих выходах параллельные троичные блоки в зависимости от информации на информационных и суммирующих входах второго преобразователя по программе. Параллельные троичные блоки преобразуются с частотой f/4 в последовательный троичный код преобразователем сигнала параллельного троичного кода в сигнал последовательного кода (третий преобразователь), на тактовый вход которого поступает последовательность тактовых импульсов частотой f/4. В третьем преобразователе с выходов четных и нечетных разрядов параллельного регистра поступают на соответствующие входы двухканального мультиплексора, выходные сигналы которого следуют на входы формирователей импульсов положительной и отрицательной полярности (четвертый и пятый преобразователи). Последовательность тактовых импульсов частотой f/4 после умножения на три в умножителе частоты поступает на вход формирователя, вырабатывающего две сдвинутые последовательности импульсов, подаваемые на управляющие входы двухканального мультиплексора. В блоке балансировки, выполненном в виде последовательно соединенных формирователя четыре сигнала цифры суммы (постоянного запоминающего блока) и регистра хранения сигнала цифровой суммы, содержатся значения текущей цифровой суммы в зависимости от вида передаваемого в канал связи (на выходе устройства формирования блочного балансного троичного кода) троичного блока и цифровой суммы, при которой он формируется. Так, если на вход блока балансировки поступает бинарный блок 1000 при значении цифровой суммы, то второй преобразователь выдает троичный блок вида "--О". При этом блок балансировки вырабатывает новое значение цифровой суммы, равное 1, сигнал которой является исходным для кодирования следующего троичного блока текучей цифровой суммы. Новое значение цифровой суммы переписывается с формирователя четыре после занесения сформированного троичного блока в преобразователь три.

Устройство формирования блочного балансного троичного кода не обеспечивает преобразования двоичного кода в четырех- и восьмизначный коды.

Также известен формирователь квазитроичного кода, принятый за прототип изобретения, который содержит основной счетный триггер, счетный вход которого соединен с входной шиной, и дифференциальный усилитель, выход которого подключен к выходной шине, инвертор и дополнительный счетный триггер, счетный вход которого соединен с выходом инвертора, вход которого подключен к входной шине, причем единичные выходы основного и дополнительного счетных триггеров соединены с входами дифференциального усилителя [9]. Кроме того, единичный выход основного счетного триггера соединен с информационным входом дополнительного триггера, инверсионный выход которого подключен к информационному входу основного счетного триггера.

Формирователь работает следующим образом. Двоичный сигнал, подлежащий преобразованию в квазитроичный код, поступает на счетный вход основного триггера, на информационном входе которого, допустим, присутствует единица. Эта единица в момент действия счетного импульса записывается в основной триггер, появляется на его выходе и поступает на информационный вход дополнительного триггера, который записывается в паузу между входными импульсами сигнала при наличии импульса на выходе инвертора. После записи единицы в дополнительный триггер на его инверсном выходе появляется ноль, который записывается в основной триггер следующим импульсом входного сигнала и т.д. Состояние каждого из триггеров однозначно определяется состоянием другого триггера в предшествующий момент времени. Сигнал с выхода основного триггера и сигнал с единичного выхода дополнительного триггера поступают на соответствующие входы дифференциального усилителя. Дифференциальный усилитель при совпадении входных уровней выдает на выходе средний уровень, а при различии выходных уровней - уровень со знаком того входа, на котором присутствует более высокий уровень. Таким образом входной двоичный сигнал преобразуется в квазитроичный.

Формирователь квазитроичного кода не обеспечивает преобразования двоичного кода в четырех и восьмизначный коды.

Техническим результатом изобретения является расширение функциональных возможностей преобразователя двоичного кода, а именно обеспечение преобразования двоичного кода в четырех и восьмизначный коды с помощью фазо-волнового кода, в основе которого лежат трехуровневые волновые функции Попова. Этот результат достигается в двух вариантах исполнения изобретения, связанных одним изобретательским замыслом.

Для возможности преобразования двоичного кода в многозначный код, введены трехуровневые волновые функции Попова.

1. Дискретные волновые функции.

Для кодирования чисел автор изобретения ввел дискретные волновые трехуровневые, биполярные функции pop pop_q(2πk/q), различные для разных оснований q систем счисления и назвал их своим именем - функции Попова. Эти функции представляют парой ортогональных составляющих pop_q(2πk/q) = cop_q(2πk/q)+i·sip_q(2πk/q), (1) где q - основание системы счисления, которое может принимать значения от q = 3 до q = 8.

k - число-цифра, которая для одного разряда может принимать значения равные: 0,1, ..., (q-1).

При этом каждую цифру k представляют фазой волновой функции Попова ϕ_kq= 2πk/q, а каждую фазу ϕ_kq кодируют сочетанием значений ортогональных составляющих cop_q(ϕ_kq) и sip_q(ϕ_kq).

Значения ортогональных составляющих cop_q(2πk/q) и sip_q(2πk/q) определяют через значения соответствующих им тригонометрических функций косинус и синус: cos(2πk/q) и sin(2πk/q). Для этого период 2π делят на q равных частей и назначают одинаковые по абсолютному значению положительный и отрицательный пороги ± ζ. Пример такого квантования по фазе для q = 7 приведен на фиг. 1. Значения тригонометрических функций в точках аргумента ϕ_kq= 2πk/q сравнивают с порогами. Если значение тригонометрической функции превышает положительное пороговое значение +ζ, то соответствующей ей трехуровневой ортогональной составляющей приписывают значение +1, если значение тригонометрической функции меньше отрицательного порогового значения -ζ, то соответствующей функции copϕ_kq или sipϕ_kq приписывают значение -1, если значение тригонометрической функции находится между пороговыми значениями +ζ и -ζ, то соответствующей трехуровневой ортогональной составляющей приписывают значение О. Таким образом, значения ортогональных составляющих трехуровневых волновых функций можно определить, как Значения порогов ± ζ определяют из условия однозначного кодирования всех q фаз сочетаниями значений функций cop_q(ϕ_kq) и sip_q(ϕ_kq), для всех оснований q от q = 3 до q = 8. При этом наихудшим случаем кодирования, с точки зрения допустимого уровня порога, является случай квантования периода для q = 7. Для этого случая (фиг. 1) в точках ϕ_2,7= 4π/7 и ϕ_5,7= 10π/7 значение , а в точках ϕ_3,7= 6π/7 и ϕ_4,7= 8π/7 значение , и для однозначного кодирования семи фаз уровнями ортогональных составляющих абсолютное значение порогов ζ должно быть больше sinπ/14 и в то же время меньше sinπ/7, т. е. для однозначного кодирования q фаз для всех q от q = 3 до q = 8 значение модуля порога ζ при определении значений дискретных функций cop_q(2πk/q) и sip_q(2πk/q) можно выбирать любым в пределах sinπ/7 > ζ > sinπ/14 (4) При таком определении дискретных волновых функций, используя сочетания значений ортогональных составляющих cop_q(2πk/q) и sip_q(2πk/q), обеспечивается однозначное кодирование q фаз функций pop_q(2πk/q) и, следовательно, q цифр k = 0, 1, ..., (q-1).

Функции pop_q(2πk/q), примененные для представления чисел в системе счисления с основанием q, могут быть использованы и для представления чисел в системе счисления с основанием (q + 1). При этом для кодирования (q + 1) цифр множество значений волновых функций дополняют сочетаниями значений ортогональных составляющих "О,О", когда обе ортогональные составляющие принимают нулевое значение. Например, для кодирования чисел в девятеричной системе счисления (q = 9) сочетания значений ортогональных составляющих волновых функций для q = 8 дополняют сочетанием "О,О", соответствующим цифре k = O, а способ кодирования остальных цифр аналогичен описанному выше с той разницей, что при таком способе кодируют цифры k₁ = k + 1.

В табл. 1-6 представлены значения фаз фаз ϕ_kq= 2πk/q и соответствующие им коды цифр для разных q от q = 3 до q = 8, а в табл. 7 представлены коды цифр девятеричной системы счисления.

Дискретные волновые функции не представляют собой физические сигналы. Для формирования сигналов, представляющих коды цифр, используют непрерывные трехуровневые, биполярные функции, являющиеся обобщением дискретных функций для непрерывного аргумента.

2. Непрерывные трехуровневые биполярные функции Попова.

Трехуровневые биполярные функции непрерывного аргумента ϕ, который изменяется в пределах 0 ≅ ϕ < 2π, представленные ортогональными составляющими pop_q(ϕ) = cop_q(ϕ)+i·sip_q(ϕ), (5) определяют через дискретные трехуровневые функции pop_q(2πk/q), принимая k = [ϕq/2π], где k[·] - означает целую часть аргумента ϕq/2π. То есть ортогональные составляющие непрерывных функций cop_q(ϕ) и sip_q(ϕ) сохраняют значения соответствующих им дискретных функций, которые они имели в точках ϕ_kq= 2πk/q, в секторе аргумента ϕ 2πk/q ≅ ϕ < 2π(k+1)/q (6)
Преобразователь двухразрядного двоичного кода в одноразрядный четырехзначный фазо-волновой код по первому варианту исполнения изобретения содержит первую и вторую входные шины, инвертор, первый и второй переключатели полярности сигналов и две выходные шины. К первой входной шине подключены вход инвертора и вход второго переключателя полярности. Вторая входная шина подключена к управляющим входам обоих переключателей полярности. Выход инвертора подключен ко входу первого переключателя полярности. Выходы первого и второго переключателей полярности подключены к выходным шинам соответственно.

Отличительными признаками изобретения являются: вторые входная и выходная шины, два переключателя полярности и электрические связи, обусловленные введением новых элементов.

Преобразователь трехразрядного двоичного кода в одноразрядный восьмизначный фазо-волновой код по второму варианту исполнения изобретения содержит первую, вторую и третью входные шины, инвертор, первую и вторую схемы ИЛИ, схему ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй переключатели полярности сигналов, первую и вторую выходные шины.

Первая входная шина подключена к одному входу каждой схемы ИЛИ. Выходы первой и второй схем ИЛИ подключены ко входам первого и второго переключателей полярности соответственно.

Вторая входная шина подключена ко входу инвертора, ко второму входу второй схемы ИЛИ и к одному входу схемы ИСКЛЮЧАЮЩЕЕ ИЛИ. Выход инвертора подключен ко второму входу первой схемы ИЛИ.

Третья входная шина подключена ко второму входу схемы ИСКЛЮЧАЮЩЕЕ ИЛИ и управляющему входу второго переключателя полярности. Выход схемы ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к управляющему входу первого переключателя полярности.

Выходы первого и второго переключателей полярности подключены к первой и второй выходными шинами соответственно.

Отличительными признаками изобретения являются: две входные и одна выходная шины, два переключателя полярности, две схемы ИЛИ, схема ИСКЛЮЧАЮЩЕЕ ИЛИ в электрические связи, обусловленные введением новых элементов.

На фиг. 1 а, б представлены соответственно графики косинуса и синуса дискретного ϕ_kq= 2πk/q (сплошные ординаты) и непрерывного ϕ (пунктир) аргументов.

На фиг. 1 в, г представлены соответственно графики дискретных ортогональных составляющих cop₇(2πk/q) и sip₇(2πk/q) (сплошные ординаты) функции Попова и составляющих сигналов cop₇(ϕ) и sip₇(ϕ) (пунктир) непрерывной функции Попова при q = 7.

На фиг. 2 представлена структурная электрическая схема преобразователя двух разрядного двоичного кода в одноразрядный четырехзначный фазо-волновой код pop₄(ϕ).

На фиг. 3 представлены эпюры напряжений преобразователя двухразрядного двоичного кода в одноразрядный четырехзначный фазо-волновой код pop₄(ϕ).

На фиг. 4 представлена принципиальная электрическая схема переключателя полярности сигналов.

На фиг. 5 представлена структурная электрическая схема преобразователя трехразрядного двоичного кода в одноразрядный восьмизначный фазо-волновой код pop₈(ϕ).

На фиг. 6 представлены эпюры напряжений преобразователя трехразрядного двоичного кода в одноразрядный восьмизначный фазо-волновой код pop₈(ϕ).

На чертежах введены обозначения: 1, 2 и 3 - входные шины (первая, вторая и третья); 4 - инвертор; 5 и 6 - переключатели полярности сигналов (первый и второй); 7 и 8 - выходные шины (первая и вторая); 9 - операционный усилитель; 10 - резистор; 11 - ключ; 12 и 13 - первая и вторая схема ИЛИ; 14 - схема ИСКЛЮЧАЮЩЕЕ ИЛИ; U_упр - управляющее напряжение переключателя полярности (например, U_p2 или U_p3 или U₆).

В качестве инвертора 4 может быть применена микросхема, например типа К561ЛН2.

Переключатели полярности 5 и 6 могут быть выполнены на операционных усилителях 9 типа 140УД7 (фиг. 4).

Ключ 11 может быть выполнен на микросхеме типа К176КТ1.

Схемы 12 и 13 ИЛИ могут быть выполнены на микросхемах типа К176ЛЕ5.

Схема 14 ИСКЛЮЧАЮЩЕЕ ИЛИ может быть выполнена на микросхеме типа К176ЛП2.

Пример первого варианта исполнения изобретения.

Преобразователь содержит первую и вторую входные шины 1 и 2, инвертор 4, первый и второй переключатели 5 и 6 полярности и две выходные шины 7 и 8. К первой входной шине 1 подключены вход инвертора 4 и вход второго переключателя полярности 6. Вторая входная шина 2 подключена к управляющим входам обоих переключателей полярности 5 и 6. Выход инвертора 4 подключен ко входу первого переключателя полярности 5. Выходы первого и второго переключателей полярности подключены к выходным шинам 7 и 8 соответственно ( фиг. 2).

На входные шины 1 и 2 подают сигналы первого U_p2 и второго U_p2 разрядов двоичного кода. Принцип действия преобразователя иллюстрируется эпюрами напряжений фиг. 3. Он состоит в изменении полярности сигналов прямого и инверсного кодов первого разряда по сигналу второго разряда.

Пример второго варианта исполнения изобретения.

Преобразователь содержит первую, вторую и третью входные шины 1, 2 и 3, инвертор 4, первую и вторую схемы ИЛИ 12 и 13, схему ИСКЛЮЧАЮЩЕЕ ИЛИ 14, первый и второй переключатели полярности 5 и 6 сигналов и две выходные шины 7 и 8 (фиг. 5).

Первая входная шина 1 подключена к одному входу каждой схемы ИЛИ 12 и 13. Выходы первой и второй схем ИЛИ подключены ко входу первого и второго переключателей 5 и 6 полярности соответственно.

Вторая входная шина 2 подключена ко входу инвертора 4, ко второму входу второй схемы ИЛИ 13 и к одному входу схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 14. Выход инвертора 4 подключен ко второму входу первой схемы ИЛИ 12.

Третья входная шина 3 подключена ко второму входу схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 14 и управляющему входу второго переключателя 6 полярности. Выход схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 14 подключен к управляющему входу первого переключателя 5 полярности.

Выходы переключателей 5 и 6 полярности подключены к выходным шинами 7 и 8 соответственно.

Преобразование сигналов трехразрядного двоичного кода в восьмизначный одноразрядный фазо-волновой код осуществляется в соответствии с табл. 8.

На входные шины 1, 2 и 3 подают сигналы первого, второго и третьего разрядов двоичного кода соответственно (U_p1, U_p2 и U_p3).

Устройство работает следующим образом. Сигнал первого разряда двоичного кода U_p1 объединяют на первой схеме ИЛИ 12 с сигналами инверсионного второго разряда , формируя сигналы (фиг. 6), которые представляют собой сигналы модуля . Аналогичное объединение сигналов первого и второго разрядов двоичного кода U₅= U_p1∨ U_p2 образует на выходе второй схемы ИЛИ 13 сигналы U₅ модуля .

Для формирования знакопеременных сигналов Cop₈(ϕ) и Sip₈(ϕ) используют сигналы U₆ и U_p3 при этом сигнал U₆= U_p2⊕ U_p3 получают путем суммирования по модулю 2 сигналов второго U_p2 и третьего U_p3 разрядов двоичного кода на схеме ИСКЛЮЧАЮЩЕЕ ИЛИ. По сигналу U₆, когда этот сигнал принимает значение 1, изменяют полярность сигналов U₄ с помощью переключателя полярности 5 (фиг. 5). По сигналу третьего разряда двоичного кода U_p3 с помощью переключателя полярности 6 изменяют полярность сигналов U₅, если сигнал U_p3, принимает значение 1 (фиг. 5). По сигналам U₆ и U_p3 с помощью переключателей 5 и 6 полярности изменяют полярность сигналов U₄ и U₅, соответственно, как показано на эпюрах фиг. 6.

Формула изобретения

1. Преобразователь двоичного кода в многозначный код, содержащий входную и выходную шины и инвертор, причем вход инвертора соединен с входной шиной, отличающийся тем, что в него введены вторая входная и вторая выходная шины, первый и второй переключатели полярности сигналов, причем выход инвертора подключен ко входу первого переключателя полярности, а выход первого переключателя полярности - к первой выходной шине, вход второго переключателя полярности подключен к первой входной шине, а его выход - ко второй выходной шине, вторая входная шина соединена с управляющими входами переключателей полярности.

2. Преобразователь двоичного кода в многозначный код, содержащий входную и выходную шины и инвертор, отличающийся тем, что в него введены вторая и третья входные шины и вторая выходная шина, первая и вторая схемы ИЛИ, схема ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй переключатели полярности сигналов, причем первая входная шина подключена к одному входу каждой схемы ИЛИ, выходы первой и второй схем ИЛИ подключены ко входу первого и второго переключателей полярности соответственно, вторая входная шина подключена ко входу инвертора, ко второму входу второй схемы ИЛИ и к одному входу схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, третья входная шина подключена ко второму входу схемы ИСКЛЮЧАЮЩЕЕ ИЛИ и управляющему входу второго переключателя полярности, выход инвертора подключен ко второму входу первой схемы ИЛИ, выход схемы ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к управляющему входу первого переключателя полярности, а выходы первого и второго переключателей полярности подключены к первой и второй выходным шинам соответственно.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8