Счетчик импульсов в коде грея

 

Использование: изобретение относится к области импульсной техники. Сущность изобретения состоит в том, что счетчик импульсов в коде Грея содержит первую 1, вторую 2, третью 3, четвертую 4 и пятую 5 входные шины, выходную шину 6, общую шину 7, управляющий D-триггер 8, блок 9 управления. В каждом разряде счетчик содержит D-триггер 10 (10 - 1, 10 - 2, 10 - 3), элемент 11 (11 - 1, 11 - 2, 11 - 3) ИЛИ - НЕ. В первом и втором разрядах счетчик содержит элемент 12 (12 - 1, 12 - 2) Исключающее ИЛИ, элемент 13 (13 - 1, 13 - 2) ИЛИ. Входная шина 1 соединена с первыми управляющими входами D-триггеров 8, 10 - 1, 10 - 2, 10 - 3. 2 ил.

Изобретение относится к области импульсной техники и может быть использовано в цифровых устройствах вычислительной техники и систем управления, работающих в условиях воздействия электромагнитных помех, разрядов статического электричества и импульсного ионизирующего излучения.

Известно устройство, которое является аналогом изобретения, содержащее тактовый генератор, счетчик, дешифратор, динамическое запоминающее устройство, N элементов Исключающее ИЛИ, N элементов И, два элемента задержки и исполнительный блок. Выход дешифратора соединен с входом исполнительного блока. Выход тактового генератора соединен с первыми входами всех N элементов И и входом первого элемента задержки, выход которого подключен к тактовому входу счетчика и соединен через второй элемент задержки с управляющим входом динамического запоминающего устройства. Каждый информационный выход счетчика подключен к первому входу соответствующего элемента из N элементов Исключающее ИЛИ, каждый второй вход которого соединен с соответствующим входом дешифратора и подключен к своему первому входу через соответствующие вход и выход динамического запоминающего устройства. Каждый выход элемента из элементов Исключающее ИЛИ подключен к второму входу соответствующего элемента из N элементов И, соединенного выходом с соответствующим входом счетчика [1].

Недостатками описанного выше устройства являются: низкая помехоустойчивость, обусловленная одновременной записью информации во все разряды динамического запоминающего устройства; малые функциональные возможности, связанные с работой счетчика от одного источника тактовой частоты.

Известен счетчик импульсов в коде Грея, который является прототипом изобретения, содержит первую и вторую входные шины, первый и второй D-триггеры, первый из которых является управляющим, элемент И, элемент Исключающее ИЛИ, в каждом разряде триггер, первый и второй логические элементы, элемент Исключающее ИЛИ, при этом триггеры разрядов выполнены счетными. Первая входная шина соединена с первым входом элемента И и первым тактовым входом второго D-триггера. Вторая входная шина соединена с входами обнуления триггеров разрядов и вторым тактовым входом второго D-триггера, первый и второй информационные входы которого соединены соответственно с выходом и первым входом элемента Исключающее ИЛИ, второй вход которого соединен с инверсным выходом управляющего D-триггера, информационный вход которого соединен с первым входом элемента Исключающее ИЛИ и выходом элемента Исключающее ИЛИ первого разряда, а тактовый вход - с выходом элемента И, второй вход которого соединен с инверсным выходом второго D-триггера. В каждом разряде выход первого логического элемента соединен с тактовым входом триггера своего разряда, второй вход элемента Исключающее ИЛИ соединен с прямым выходом триггера своего разряда. В каждом разряде, кроме первого, первый и второй входы первого логического элемента соединены соответственно с соответствующим выходом триггера предыдущего разряда и выходом второго логического элемента предыдущего разряда, первый и второй входы второго логического элемента соединены соответственно с соответствующим выходом триггера предыдущего разряда и выходом второго логического элемента предыдущего разряда, выход элемента Исключающее ИЛИ соединен с первым входом элемента Исключающее ИЛИ предыдущего разряда. Первые входы первого и второго логических элементов первого разряда соединены с соответствующими выходами управляющего D-триггера, а вторые входы объединены и соединены с тактовым входом управляющего D-триггера. Первые и вторые логические элементы разрядов выполнены в виде элементов И [2].

В рассматриваемом устройстве частично устранен первый недостаток аналога благодаря организации счетчика в однопеременном коде Грея. Однако помехоустойчивость счетчика-прототипа остается неприемлемо низкой вследствие отсутствия специальных технических мер защиты от электромагнитных импульсных помех в составе триггеров, входящих в состав счетчика. Другим недостатком счетчика-прототипа являются малые функциональные возможности, связанные с работой счетчика только от одного источника тактовой частоты. В результате указанный счетчик не пригоден для одновременного формирования двух и более временных интервалов, значения которых находятся в разных диапазонах.

Задачами, на решение которых направлен заявляемый счетчик в коде Грея, являются расширение функциональных возможностей и повышение помехоустойчивости. В результате указанный счетчик может использоваться для одновременного формирования двух временных интервалов от двух источников тактовой частоты, при этом гарантируется отсутствие сбоев в его работе в условиях воздействия электромагнитных помех, разрядов статического электричества, импульсного ионизирующего излучения.

Решение указанных задач достигается тем, что в счетчик импульсов в коде Грея, содержащий первую и вторую входные шины, управляющий D-триггер, в каждом разряде триггер и первый логический элемент, в каждом разряде, кроме последнего, второй логический элемент и элемент Исключающее ИЛИ, при этом в каждом разряде выход первого логического элемента соединен с тактовым входом триггера своего разряда, в каждом разряде, кроме последнего, второй вход элемента Исключающее ИЛИ соединен с прямым выходом триггера своего разряда, в каждом разряде, кроме первого, первый и второй входы первого логического элемента соединены соответственно с соответствующим выходом триггера предыдущего разряда и выходом второго логического элемента предыдущего разряда, в каждом разряде, со второго по (N-1)-й, первый и второй входы второго логического элемента соединены соответственно с соответствующим выходом триггера предыдущего разряда и выходом второго логического элемента предыдущего разряда, а выход элемента Исключающее ИЛИ соединен с первым входом элемента Исключающее ИЛИ предыдущего разряда, первые входы первого и второго логических элементов первого разряда соединены с соответствующими выходами управляющего D-триггера, а вторые входы объединены и соединены с тактовым входом управляющего D-триггера, введены третья и четвертая входные шины и блок управления, разрядные триггеры выполнены в виде D-триггеров, все D-триггеры, наряду с тактовым и информационным входами имеют три (первый, второй и третий) дополнительных управляющих входа, первые логические элементы разрядов выполнены в виде элементов ИЛИ-НЕ, вторые логические элементы разрядов выполнены в виде элементов ИЛИ, первая входная шина соединена с первыми управляющими входами всех D-триггеров, вторая, третья и четвертая входные шины соединены соответственно с первым, вторым и третьим входами блока управления, первый, второй и третий выходы которого соединены соответственно с вторыми управляющими входами всех D-триггеров, тактовым входом управляющего D-триггера и третьими управляющими входами всех D-триггеров, выход элемента Исключающее ИЛИ первого разряда соединен с информационным входом управляющего D-триггера, в каждом разряде, кроме последнего, информационный вход D-триггера соединен с первым входом элемента Исключающее ИЛИ своего разряда, первый вход элемента Исключающее ИЛИ предпоследнего разряда соединен с соответствующим выходом D-триггера последнего разряда, каждый D-триггер содержит элемент ИЛИ-НЕ, первый, второй, третий и четвертый двунаправленные ключи, асинхронный D-триггер, первый и второй резисторы, первый и второй конденсаторы, при этом управляющий вход первого двунаправленного ключа соединен с выходом элемента ИЛИ-НЕ, первый вход которого является первым управляющим входом D-триггера, второй вход является тактовым входом D-триггера и соединен с управляющим входом второго двунаправленного ключа, вход которого является информационным входом D-триггера, а выход соединен с входами первого, третьего и четвертого двунаправленных ключей и входом асинхронного D-триггера, прямой и инверсный выходы которого являются соответственно прямым и инверсным выходами D-триггера, прямой выход D-триггера соединен с выходом первого двунаправленного ключа, управляющие входы третьего и четвертого двунаправленных ключей являются соответственно вторым и третьим управляющим входами D-триггера, а выходы через RC-цепи, составленные из последовательно соединенных первых резистора и конденсатора и вторых резистора и конденсатора, подключены к общей шине. Указанная совокупность позволяет: расширить функциональные возможности счетчика, заключающиеся в возможности одновременной работы от двух источников тактовой частоты, за счет использования в составе триггеров двух групп динамических запоминающих устройств и организации соответствующего управления ими; повысить помехоустойчивость счетчика за счет использования в составе триггеров динамических запоминающих устройств в виде последовательных RC-цепей, сохраняющих и периодически восстанавливающих информацию в триггерах.

На фиг. 1 представлена принципиальная электрическая схема заявляемого трехразрядного счетчика импульсов в коде Грея; на фиг. 2 - временные диаграммы, поясняющие работу счетчика.

Счетчик импульсов в коде Грея (фиг. 1) содержит первую 1, вторую 2, третью 3, четвертую 4 и пятую 5 входные шины, выходную шину 6, общую шину 7, управляющий D-триггер 8, блок 9 управления. В каждом разряде счетчик содержит D-триггер 10 (10-1, 10-2, 10-3), элемент 11 (11-1, 11-2, 11-3) ИЛИ-НЕ. В первом и втором разрядах счетчик содержит элемент 12 (12-1, 12-2) Исключающее ИЛИ, элемент 13 (13-1, 13-2) ИЛИ. Входная шина 1 соединена с первыми управляющими входами D-триггеров 8, 10-1, 10-2, 10-3. Входные шины 2, 3, 4 соединены соответственно с первым, вторым и третьим входами блока 9. Первый и третий выходы блока 9 соединены соответственно с вторыми и третьими управляющими входами D-триггеров 8, 10-1, 10-2, 10-3. Второй выход блока 9 соединен с тактовым входом D-триггера 8 и вторыми входами элементов 11-1 ИЛИ-НЕ и 13-1 ИЛИ. Информационный вход D-триггера 8 соединены соответственно с первыми входами элементов 13-1 ИЛИ и 11-1 ИЛИ-НЕ. Выходы элементов 11-1, 11-2, 11-3 ИЛИ-НЕ соединены соответственно с тактовыми входами D-триггеров 10-1, 10-2, 10-3. Первые входы элементов 11-2 ИЛИ-НЕ и 13-2 ИЛИ соединены соответственно с инверсным и прямым выходами D-триггера 10-1, вторые входы объединены и соединены с выходом элемента 13-1 ИЛИ. Первый вход элемента 11-3 ИЛИ-НЕ соединен с инверсным выходом D-триггера 10-2, а второй вход - с выходом элемента 13-2 ИЛИ. Первый вход элемента 12-1 Исключающее ИЛИ соединен с информационным входом D-триггера 10-1 и выходом элемента 12-2 Исключающее ИЛИ, а второй вход - с прямым выходом D-триггера 10-1. Первый вход элемента 12-2 Исключающее ИЛИ соединен с информационным входом D-триггера 10-2 и инверсным выходом D-триггера 10-3, а второй вход - с прямым выходом D-триггера 10-2. Информационный вход D-триггера 10-3 соединен с входной шиной 5. Прямой выход D-триггера 10-3 соединен с выходной шиной 6. D-триггеры 8, 10-1, 10-2, 10-3 содержат каждый соответственно элементы 14-0, 14-1, 14-2, 14-3 ИЛИ-НЕ, по четыре двунаправленных ключа 15-0, 16-0, 17-0, 18-0, 15-1, 16-1, 17-1, 18-1, 15-2, 16-2, 17-2, 18-2, 15-3, 16-3, 17-3, 18-3, асинхронные D-триггеры 19-0, 19-1, 19-2, 19-3, по два резистора 20-0, 21-0, 20-1, 21-1, 20-2, 21-2, 20-3, 21-3, по два конденсатора 22-0, 23-0, 22-1, 23-1, 22-2, 23-2, 22-3, 23-3. Первые входы элементов 14-0, 14-1, 14-2, 14-3 ИЛИ-НЕ являются первыми управляющими входами соответственно D-триггеров 8, 10-1, 10-2, 10-3. Вторые входы элементов 14-0, 14-1, 14-2, 14-3 ИЛИ-НЕ соединены соответственно с управляющими входами двунаправленных ключей 16-0, 16-1, 16-2, 16-3 и являются тактовыми входами соответствующих D-триггеров 8, 10-1, 10-2, 10-3. Выходы элементов 14-0, 14-1, 14-2, 14-3 ИЛИ-НЕ соединены соответственно с управляющими входами двунаправленных ключей 15-0, 15-1, 15-2, 15-3, входы которых соединены соответственно с входами асинхронных D-триггеров 19-0, 19-1, 19-2, 19-3, выходами двунаправленных ключей 16-0, 16-1, 16-2, 16-3, входами двунаправленных ключей 17-0, 17-1, 17-2, 17-3, а также входами двунаправленных ключей 18-0, 18-1, 18-2, 18-3. Выходы двунаправленных ключей 15-0, 15-1, 15-2, 15-3 соединены соответственно с прямыми выходами асинхронных D-триггеров 19-0, 19-1, 19-2, 19-3 и являются прямыми выходами соответствующих D-триггеров 8, 10-1, 10-2, 10-3. Входы двунаправленных ключей 16-0, 16-1, 16-2, 16-3 являются информационными входами соответствующих D-триггеров 8, 10-1, 10-2, 10-3. Управляющие входы двунаправленных ключей 17-0, 17-1, 17-2, 17-3 являются вторыми управляющими входами соответствующих D-триггеров 8, 10-1, 10-2, 10-3. Управляющие входы двунаправленных ключей 18-0, 18-1, 18-2, 18-3 являются третьими управляющими входами соответствующих D-триггеров 8, 10-1, 10-2, 10-3. Выходы двунаправленных ключей 17-0, 17-1, 17-2, 17-3 через RC-цепи, составленные из последовательно соединенных резистора (соответственно 20-0, 20-1, 20-2, 20-3) и конденсатора (соответственно 22-0, 22-1, 22-2, 22-3), соединены с общей шиной 7. Выходы двунаправленных ключей 18-0, 18-2, 18-3 через RC-цепи, составленные из последовательно соединенных резистора (соответственно 21-0, 21-1, 21-2, 21-3) и конденсатора (соответственно 23-0, 23-1, 23-2, 23-3), соединены с общей шиной 7.

Блок 9 управления содержит инвертор 24, первый 25, второй 26, третий 27, четвертый 28 и пятый 29 элементы ИЛИ-НЕ. Первый вход элемента 25 ИЛИ-НЕ соединен с первыми входами элементов 28, 29 ИЛИ-НЕ и является первым входом блока 9 управления. Второй вход элемента 25 ИЛИ-НЕ является вторым входом блока 9 управления и через инвертор 24 соединен с первым входом элемента 26 ИЛИ-НЕ, второй вход которого является третьим входом блока 9 управления и соединен с первым входом элемента 27 ИЛИ-НЕ и вторым входом элемента 28 ИЛИ-НЕ. Выход элемента 25 ИЛИ-НЕ соединен с вторым входом элемента 27 ИЛИ-НЕ, выход которого является первым выходом блока 9 управления. Выход элемента 28 ИЛИ-НЕ является вторым выходом блока 9 управления. Выход элемента 26 ИЛИ-НЕ соединен с вторым входом элемента 29 ИЛИ-НЕ, выход которого является третьим выходом блока 9 управления.

Счетчик импульсов в коде Грея работает следующим образом. По входным шинам 1 и 3 счетчика поступают периодические сигналы высокой частоты, синхронизированные между собой, как представлено на фиг. 2 (диаграмма 30 - сигнал на шине 1, диаграмма 31 - сигнал на шине 3). Сигналы на первом и третьем выходах блока 9 управления используются для подключения RC-цепей соответственно первой (резисторы 20-0, 20-1, 20-2, 20-3, конденсаторы 22-0, 22-1, 22-2, 22-3) и второй (резисторы 21-0, 21-1, 21-2, 21-3, конденсаторы 23-0, 23-1, 23-2, 23-3) групп запоминающих устройство к входам D-триггеров 19-0, 19-1, 19-2, 19-3 и представлены соответственно на временных диаграммах 32, 33. Сигналы первого и второго источников тактовой частоты поступают соответственно по входным шинам 2 и 4 счетчика и представлены соответственно на временных диаграммах 34, 35. Сигналы на прямых выходах D-триггеров 10-1, 8, 10-2 представлены соответственно на временных диаграммах 36, 37, 38.

После подачи на счетчик напряжения питания (шина питания на схеме фиг. 1 не показана) все конденсаторы RC-цепей, входящих в состав D-триггеров 8, 10-1, 10-2, 10-3 разряжены. В отсутствие сигналов тактовой частоты на входных шинах 2, 4 (интервал времени 0-t5, фиг. 2) производится установка и периодическое подтверждение нулевых состояний разрядных D-триггеров 10-1, 10-2, 10-3. Рассмотрим для примера процессы, происходящие в счетчике в интервале времени 0-t4. В интервале времени 0-t2 сигнал "лог. 1" присутствует на третьем выходе блока 9 и на управляющих входах двунаправленных ключей 18-0, 18-1, 18-2, 18-3, при этом RC-цепи второй группы подключены к входам асинхронных D-триггеров 19-0, 19-1, 19-2, 19-3. Поскольку на входных шинах 2, 4 - сигнал "лог. 0", на выходе элемента 28 ИЛИ-НЕ - сигнал "лог. 1", при этом на выходе элемента 11-1 ИЛИ-НЕ - сигнал "лог. 0", на выходах элементов 13-1, 13-2 ИЛИ - сигнал "лог. 1". Сигналы "лог. 0" присутствуют также на выходах элементов 11-2, 11-3 ИЛИ-НЕ, двунаправленные ключи 16-1, 16-2, 16-3 закрыты, элементы 14-1, 14-2, 14-3 ИЛИ-НЕ по вторым входам открыты. В интервале времени 0-t1 на входной шине 1 присутствует сигнал "лог 1" (фиг. 2, диаграмма 30), на входах элементов 14-1, 14-2, 14-3 ИЛИ-НЕ - сигнал "лог. 0", двунаправленные ключи 15-1, 15-2, 15-3 закрыты. В указанном интервале состояние асинхронных D-триггеров 19-1, 19-2, 19-3 поддерживается нулевым за счет подключения к их входам через соответствующие резисторы 21-1, 21-2, 21-3 разряженных конденсаторов 23-1, 23-2, 23-3. Поскольку на тактовом входе D-триггера 8 присутствует сигнал "лог. 1", двунаправленный ключ 16-0 открыт, на выходе элемента 14-0 ИЛИ-НЕ - сигнал "лог. 0", двунаправленный ключ 15-0 закрыт. Состояние асинхронного D-триггера 19-0 (и D-триггера 8) в указанном интервале времени определяется сигналом "лог. 1", снимаемым с выхода элемента 12-1 "Исключающее ИЛИ" (на первом входе элемента 12-2 "Исключающее ИЛИ" - сигнал "лог. 1", на втором входе элемента 12-2 сигнал "лог. 0", на втором входе элемента 12-1 - сигнал "лог. 0" (фиг. 2, диаграмма 37, интервал времени 0-t1). Конденсатор 23-0 за несколько периодов частоты на входной шине 3 также заряжается до уровня сигнала "лог. 0". В интервале времени t1 - t2 на входной шине 1 - сигнал "лог.0" (фиг.2, диаграмма 30), в результате двунаправленные ключи 15-1, 15-2, 15-3 открыты. Через открытые ключи 15-1, 15-2, 15-3 прямые выходы асинхронных D-триггеров 19-1, 19-2, 19-3 связаны с их входами. В результате указанные D-триггеры образуют устойчивые структуры; поскольку в предыдущем цикле (0-t1) они были установлены в нулевое состояние, в этом же состоянии они останутся в интервале времени t1-t2. Изменение сигнала на шине 1 на состоянии D-триггера 8 не отражается, поскольку элемент 14-0 ИЛИ-НЕ блокирован по второму входу сигналом "лог. 0" со второго выхода блока 9 управления. В интервале времени t2-t4 на входной шине 3 - сигнал "лог. 0" (фиг. 2, диаграмма 31); указанный сигнал через элементы 25, 27 ИЛИ-НЕ проходит на управляющие входы двунаправленных ключей 17-0, 17-1, 17-2, 17-3 (фиг. 2, диаграмма 32). В результате в указанном интервале времени RC-цепи первой группы подключены ко входам асинхронных D-триггеров 19-0, 19-1, 19-2, 19-3, причем в интервале времени t2-t3 двунаправленные ключи 15-1, 15-2, 15-3 закрыты и происходит подтверждение нулевых состояний асинхронных D-триггеров 19-1, 19-2, 19-3 (и D-триггеров 10-1, 10-2, 10-3, фиг. 2, диаграммы 36, 38). В интервале времени t3-t4 двунаправленные ключи 15-1, 15-2, 15-3 открыты, происходит восстановление заряда (в данном случае нулевого) на конденсаторах 22-1, 22-2, 22-3 в соответствии с состоянием триггерных структур, образованных асинхронными D-триггерами 19-1, 19-2, 19-3 и соответствующих обратным связям через открытые двунаправленные ключи 15-1, 15-2, 15-3. Поскольку в интервале времени t2-t4 на тактовом входе D-триггера 8 продолжает действовать сигнал "лог. 1", D-триггер 8 остается в режиме повторения сигнала на выходе элемента 12-1 "Исключающее ИЛИ", т.е. остается в состоянии "лог. 1" (фиг. 2, диаграмма 37, интервал времени t2-t4), При появлении первого импульса тактовой частоты на шине 2 (фиг. 2, диаграмма 34, интервал времени t5-t6) указанный сигнал через элементы 25, 27, 28 ИЛИ-НЕ проходит, во-первых, в виде уровня "лог. 1" на управляющие входы двунаправленных ключей 17-0, 17-1, 17-2, 17-3 (фиг. 2, диаграмма 32, интервал времени t5-t6), во-вторых, в виде уровня "лог. 1" на входы элементов 11-1 ИЛИ-НЕ, 13-1 ИЛИ и на тактовый вход D-триггера 8. Тактовый сигнал по входной шине 2 должен быть синхронизирован с управляющими сигналами, поступающими по входной шине 3 (фиг.2, диаграмма 34) таким образом, чтобы к моменту прихода фронта тактового сигнала (моменты времени t5, t10) разрядные D-триггеры 10-1, 10-2, 10-3 находились в состояниях, определяемых конденсаторами 22-1, 22-2, 22-3 RC-цепей первой группы. Поскольку сигналом с инверсного выхода D-триггера 8 элемент 11-1 ИЛИ-НЕ открыт, первый импульс тактовой частоты проходят на тактовый вход D-триггера 10-1, вызывая переключение D-триггера 10-1 в состояние "лог.1" (фиг.2, диаграмма 36, момент времени t5), при этом элемент 14-1 ИЛИ-НЕ блокирован сигналом "лог.1" по второму входу, двунаправленный ключ 15-1 в интервале времени t5-t6 разомкнут. Конденсатор 22-1 заряжается до уровня сигнала "лог. 1". Время заряда определяется постоянной времени RC-цепи, составленной из резистора 20-1 и конденсатора 22-1. Длительность тактового импульса на входной шине 2 должна обеспечивать полный заряд конденсатора 22-1 до уровня сигнала "лог.1". Поскольку в интервале времени t5-t6 D-триггер 8 отключен от выхода элемента 12-1 "Исключающее ИЛИ", он остается в состоянии "лог. 1", при этом данное состояние асинхронного D-триггера 19-0 периодически подтверждается импульсами, поступающими с входной шины 1 на его первый управляющий вход. В паузах между указанными импульсами происходит восстановление состояния "лог. 1" на конденсаторе 22-0 (через открытый ключ 17-0 и резистор 20-0). Конденсатор 23-1 за время действия тактового импульса не должен успевать повторять свой заряд; это условие легко выполнимо, поскольку разряд конденсатора 23-1 в рассматриваемом интервале времени может осуществляться только током утечки закрытого двунаправленного ключа 18-1. Аналогичным образом производится периодическое подтверждение нулевых состояний асинхронных D-триггеров 19-2, 19-3 и подтверждение нулевых состояний конденсаторов 22-2, 22-3 D-триггеров 10-2, 10-3, которые данным тактовым сигналом не переключаются. После окончания первого тактового сигнала на входной шине 2 (фиг. 2, диаграмма 23, интервал времени t3-t10) на тактовом входе D-триггера 8 - сигнал "лог. 1" и данный триггер повторяет сигнал, имеющийся на выходе элемента 12-1 "Исключающее ИЛИ". D-триггер 10-1 в указанном интервале работает в режиме периодического обращения к информации, записанной в соответствующих цепях первой и второй групп. Поскольку конденсатор 22-1 заряжен до уровня "лог. 1", а конденсатор 23-1 разряжен, на выходе D-триггера 10-1 сигнал периодически изменяется, период изменения сигнала определяется частотой сигнала на входной шине 3 счетчика (фиг. 2, диаграмма 31). Так в интервале времени t6-t7, когда ко входу D-триггера 19-1 подключен конденсатор 23-1, на выходе D-триггера 10-1 - сигнал "лог. 1"; в интервале времени t2-t8, когда ко входу D-триггера 19-1 подключен конденсатор 22-1, на выходе D-триггера 10-1 - сигнал "лог. 1" (фиг. 2, диаграмма 36). Конденсаторы 22-2, 22-3, 23-2, 23-3 D-триггеров 10-2, 10-3 в интервале времени (t6-t10) остаются разряженными, поэтому на выходах этих D-триггеров сохраняется сигнал "лог. 0". На выходе элемента 12 "Исключающее ИЛИ" и на прямом выходе D-триггера 8 повторяется сигнал, имеющий место на инверсном выходе D-триггер 10-1 (фиг.2, диаграмма 37, интервал времени t6-t9). За несколько периодов частоты на входной шине 3 счетчика конденсатора 22-0 D-триггера 8 разрядится до уровня "лог. 0", конденсатора 23-0 остается в состоянии "лог. 1". В рассматриваемом примере частота тактовых сигналов на шине 2 выбрана в несколько раз превышающий частоту на шине 4, поэтому следующим по времени на вход счетчика поступает второй импульс тактовой частоты по шине 2 (фиг. 2, диаграмма 34, интервал времени t10-t11). В интервал времени t10-t11 к входам асинхронных D-триггеров 19-0, 19-1, 19-2, 19-3 всех разрядов постоянно подключены RC-цепи первой группы, в результате, D-триггер 10-1 находится в состоянии "лог. 1", D-триггеры 8, 10-3 - в состоянии "лог. 0". Второй импульс тактовой частоты, поступивший по шине 2, проходит на второй выход блока 9 управления и далее через открытые элементы 13-1 ИЛИ, 11-2 ИЛИ-НЕ поступает на тактовый вход D-триггера 10-2. Поскольку на информационном входе D-триггера 10-2 - сигнал "лог. 1", поступающий с инверсного выхода D-триггера 10-3, D-триггера 10-2 переключается в состояние "лог. 1" (фиг. 2, диаграмма 38, интервал времени t10). На выходах элементов 11-1, 11-3 ИЛИ-НЕ - сигнал "лог. 0", поэтому D-триггеры 10-1, 10-3 в данном такте не переключаются. Состояния данных D-триггеров периодически подтверждаются путем приведения их в соответствие с состоянием конденсаторов соответствующих RC-цепей первой группы. Аналогичным образом в интервале времени t10-t11 периодически подтверждается нулевое состояние D-триггера 8 (фиг. 2, диаграмма 37) и разряженное состояние конденсатора 22-0; конденсатор 23-0 за время действия тактового импульса разрядиться не успевает. В паузе между тактовыми импульсами (интервал времени t11-t12) разрядные D-триггеры 10-1, 10-2, 10-3 периодически изменяют свои состояния в соответствии с состояниями конденсаторов RC-цепей первой и второй групп (фиг. 2, диаграммы 36, 38), управляющий D-триггер 8 находится в режиме повторения сигнала на выходе элемента 12-1 "Исключающее ИЛИ". Поскольку в рассматриваемом интервале времени состояние D-триггеров 10-1 и 10-2 изменяется в противофазе, а D-триггер 10-3 находится в состоянии "лог. 0", D-триггер 8 находится в состоянии "лог. 1" (фиг. 2, диаграмма 37), конденсатор 22-1 за несколько периодов частоты на входной шине 3 заряжается до уровня "лог. 1", конденсатор 23-1 все это время поддерживается в заряженном состоянии.

Третий тактовый сигнал, поступающий по шине 2, пойдет на переключение D-триггера 10-1 в состояние "лог. 0", четвертый - на переключение D-триггера 10-3 в состояние "лог. 1" и т.д. В соответствии с логикой кода Грея нечетные тактовые сигналы переключают первый разряд счетчика, четные - разряды со 2-го по N-й, причем в последнем случае переключается разряд, следующий за самым младшим разрядом, находящимся в состоянии "лог. 1".

При поступлении первого тактового сигнала по входной шине 4 счетчика (фиг. 2, диаграмма 35, интервал времени t12-t13) к входам все асинхронных D-триггеров (19-0, 19-1, 19-2, 19-3) подключаются RC-цепи второй группы, конденсаторы которых в интервале времени 0 - t12 находились в нулевом состоянии. Тактовый сигнал по входной шине 4 должен быть синхронизирован с управляющими сигналами, поступающими по входной шине 3 (фиг. 2, диаграмма 31) таким образом, чтобы к моменту прихода фронта тактового сигнала (момент времени t12) разрядные D-триггеры 10-1, 10-2, 10-3 находились в состояниях, определяемых конденсаторами 23-1, 23-2, 23-3 RC-цепей второй группы. Кроме того, необходимо отметить, что для правильного функционирования счетчика тактового сигнала, поступающие по входной шине 4, не должны накладываться на тактовые сигналы, поступающий по входной шине 2. Первый тактовый сигнал, поступающий по входной шине 4, проходит на переключение D-триггера 10-1, вторым тактовым сигналом переключается D-триггер 10-2 и т.д., т.е. дальнейший порядок переключения разрядов определяется логикой кода Грея. Выходной сигнал на шине 6 появится при поступлении четвертого тактового импульса каждой из тактовых частот. Поскольку тактовые частоты сигналов поступающих по входам 2 и 4 различны, различны и времена появления соответствующих им выходных сигналов на шине 6. На практике для организации выхода счетчика чаще используются выходы дешифраторов, входы которых соединены с соответствующими выходами разрядных D-триггеров.

Высокая помехоустойчивость счетчика связана с тем, что: D-триггеры разрядов при отсутствии тактовых сигналов на их входах (в статическом режиме) периодически восстанавливают свои состояния за счет подключения входов триггерных структур к соответствующим RC-цепям, конденсаторы которых сохраняют заряды в условиях импульсных внешних воздействий; каждым тактовым сигналом происходит переключение только одного разрядного триггера, состояние которого при переключении определяется состоянием более старших разрядов, находящихся в статическом режиме работы.

В результате, если тактовый сигнал не искажен внешним воздействием, после окончания последнего все разряды счетчика восстановят свое состояние; если тактовый сигнал искажен внешним воздействием (например, несанкционированно закончился), сбой может произойти только в переключающемся разряде. Величина погрешности формируемого временного интервала в последнем случае не превышает периода соответствующей тактовой частоты.

В институте изготовлен лабораторный макет счетчика импульсов в коде Грея, испытания которого подтвердили осуществлимость и практическую ценность заявляемого объекта.

Формула изобретения

Счетчик импульсов в коде Грея, содержащий две входные шины, управляющий D-триггер, в каждом разряде триггер и первый логический элемент и в каждом разряде, кроме последнего, второй логический элемент и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, при этом выход первого логического элемента каждого разряда соединен с тактовым входом триггера своего разряда, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ каждого разряда, кроме последнего, соединен с прямым выходом триггера своего разряда, первый и второй входы первого логического элемента каждого разряда, кроме первого, соединены соответственно с соответствующим выходом триггера и выходом второго логического элемента предыдущего разряда, первый и второй входы второго логического элемента каждого разряда, с второго по (N - 1)-й, соединены соответственно с соответствующим выходом триггера и выходом второго логического элемента предыдущего разряда, а выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ предыдущего разряда, первые входы логических элементов первого разряда соединены с соответствующими выходами управляющего D-триггера, вторые входы - с тактовым входом управляющего D-триггера, отличающийся тем, что в него введены третья и четвертая входные шины и блок управления, разрядные триггеры выполнены в виде D-триггеров, первые и вторые логические элементы разрядов - в виде соответственно элементов ИЛИ - НЕ и элементов ИЛИ, каждый D-триггер снабжен тремя управляющими входами, первый из которых соединен с первой входной шиной, вторая, третья и четвертая входные шины соединены соответственно с первым, вторым и третьим входами блока управления, первый, второй и третий выходы которого соединены соответственно с вторым управляющим входом каждого D-триггера, тактовым входом управляющего D-триггера и третьим управляющим входом каждого D-триггера, информационный вход управляющего D-триггера соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первого разряда, информационный вход D-триггера каждого разряда, кроме последнего, соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ своего разряда, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ предпоследнего разряда соединен с соответствующим выходом D-триггера последнего разряда, причем каждый D-триггер содержит четыре двунаправленных ключа, асинхронный D-триггер, две последовательные RC-цепи и элемент ИЛИ - НЕ, выход которого соединен с управляющим входом первого двунаправленного ключа, первый вход является первым управляющим входом D-триггера, а второй вход является тактовым входом D-триггера и соединен с управляющим входом второго двунаправленного ключа, вход которого является информационным входом D-триггера, а выход соединен с входами первого, третьего и четвертого двунаправленных ключей и входом асинхронного D-триггера, прямой и инверсный выходы которого являются соответственно прямым и инверсным выходами D-триггера, выход первого двунаправленного ключа соединен с прямым выходом D-триггера, управляющие входы третьего и четвертого двунаправленных ключей соединены соответственно с вторым и третьим управляющими входами D-триггера, а выходы через соответствующие последовательные RC-цепи - с общей шиной.

РИСУНКИ

Рисунок 1, Рисунок 2