Устройство для контроля качества дискретных каналов связи

 

Изобретение относится к технике электросвязи и может быть использовано в адаптивных системах передачи данных для контроля состояния дискретных каналов связи. Технический результат изобретения - уменьшение запаздывания в определении момента изменения состояния дискретного канала связи. Указанная цель достигается тем, что в устройство, содержащее датчик сигналов сброса, последовательно соединенные блок согласования, вход которого является входом устройства, блок выявления ошибок и счетчик одиночных ошибок, дополнительно введены регистр, два элемента задержки, блок памяти, сумматор, блок вычитания, два блока сравнения кодов, два инвертора, два логических элемента И, логический элемент ИЛИ, два триггера и новые связи. Устройство реализует оценивание состояния канала по методу доверительных интервалов, который обеспечивает более высокую достоверность по сравнению с точечным оцениванием, что позволяет быстрее обнаружить момент изменения состояния канала. 4 ил.

Изобретение относится к электросвязи и может быть использовано для анализа состояния каналов связи, подверженных воздействию помех, приводящих к появлению ошибок.

Известно устройство для контроля качества дискретных каналов связи, содержащее последовательно соединенные блок согласования, вход которого является входом устройства, блок выявления ошибок и счетчик одиночных ошибок, второй вход которого соединен с выходом датчика сигналов сброса [1].

Известно устройство [2] , обеспечивающее более высокую точность оценивания состояния канала за счет введения двух элементов задержки, элемента И, элемента ИЛИ, счетчика смежных ошибок и новых связей.

Общим недостатком устройств [1,2] является запаздывание в принятии решения об изменении состояния канала. Это обусловлено тем, что при переходе канала из одного состояния в другое контролируемая выборка в течение времени T=NΔt (N - число блоков в контролируемой выборке, Δt- - длительность одного блока) содержит блоки, принятые при различных состояниях канала. Поэтому число ошибок в контролируемой выборке изменяет свое значение постепенно, достигая пороговой величины, соответствующей принятию решения от изменении состояния канала, лишь спустя некоторое время τ после этого изменения.

Для уменьшения запаздывания τ предлагается следующее: - определить среднее число ошибок в контролируемой выборке объема N для каждого состояния канала: для состояния ψ=ψ_o с вероятностью ошибок p_o среднее число ошибок определяется по формуле k_о,ср. = p_оN (1) для состояния ψ=ψ₁, вероятностью ошибок p₁ среднее число ошибок определяется по формуле k_1.ср,= p₁N (2) - для числа ошибок k в очередной контролируемой выборке определить доверительный интервал [k_н,k_в], границы которого вычисляются по формуле где t_β- - коэффициент, определяющий число среднеквадратичных отклонений величины k, которое нужно отложить влево и вправо от текущего значения k для того, чтобы доверительный интервал накрыл среднее значение величины k с заданной вероятностью β[3]; - принять решение о состоянии канала по правилу

согласно которому канал находится в состоянии ψ[n]=ψ₀: p = p_о, если доверительный интервал [k_н, K_в] накрывает значение k_о,ср., и в состоянии ψ[n]=ψ₁: p = p₁, если этот интервал накрывает значение k_1.ср.. Кроме того, считается, что канал перешел в состояние ψ[n]=ψ₁: p = p₁, если интервал [k_н, k_в] накрыл оба значения k_о,ср. и k_1,ср.при условии, что на предыдущем шаге оценивания он находится в состоянии ψ[n-1]=ψ₀: . В свою очередь считается, что канал перешел в состояние ψ[n]=ψ₀: p = p₀, если интервал [k_н, k_в] накрыл k_о,ср. и k_1,ср. при условии, что на предыдущем шаге он находился в состоянии ψ[n-1]=ψ₁. Величина доверительного интервала выбирается таким образом, чтобы он накрывал оба значения k_о,ср. и k_1,ср. при переходе канала из одного состояния в другое. Процесс принятия решения согласно формуле [4] проиллюстрирован на фиг.1.

На фиг. 2 представлены временные диаграммы, позволяющие сравнить определение состояния канала по методу доверительных интервалов, т.е. согласно правилу (1)-(4), и по методу точечного оценивания, т.е. путем сравнения числа ошибок k с порогом. На этом рисунке сплошной ступенчатой линией показано среднее число ошибок в контролируемой выборке, равное k_о,ср. в состоянии ψ₀ и k_1,ср.- в состоянии ψ₁; последовательность дискретных отсчетов представляет текущие значения числа ошибок k в контролируемой выборке; t_о - момент изменения состояния канала; квадратными скобками показаны доверительные интервалы для k; τ₁- задержка принятия решения об изменении состояния канала по методу доверительных интервалов; τ₂- задержка принятия решения об изменении состояния канала по методу точечного оценивания. Из фиг.2 видно, что τ₂>τ₁, т.е. процедура (1)-(4) определяет изменение состояния канала раньше, чем метод сравнения числа ошибок k с порогом a.

В качестве прототипа заявляемого технического решения, реализующего процедуру (1)-(4), выбрано устройство [1].

Задача заявляемого решения на предполагаемое изобретение состоит в уменьшении запаздывания в определении момента изменения состояния дискретного канала связи.

Для получения технического результата в устройство для контроля качества дискретных каналов связи, содержащее датчик сигналов сброса, последовательно соединенные блок согласования, вход которого является входом устройства, блок выявления ошибок и счетчик одиночных ошибок, введены регистр, два элемента задержки, блок памяти, сумматор, блок вычитания, два блока сравнения кодов, два инвертора, два логических элемента И, логический элемент ИЛИ и два триггера, причем выход датчика сигналов сброса соединен непосредственно с первым входом регистра, а через первый элемент задержки со вторым входом счетчика одиночных ошибок, выход которого подключен ко входу регистра, выход которого соединен со входом блока памяти, первыми входами сумматора и блока вычитания, вторые входы которых соединены с выходом блока памяти; выход сумматора подключен к первому входу первого блока сравнения кодов, второй вход которого является вторым входом устройства, а выход блока вычитания подключен к первому входу второго блока сравнения кодов, второй вход которого является третьим входом устройства; выход первого блока сравнения кодов соединен с первым входом первого логического элемента И и первым входом второго логического элемента И; выход второго блока сравнения кодов подключен ко второму входу первого логического элемента И, а через первый инвертор ко второму входу второго логического элемента И, третий вход которого соединен через второй инвертор с выходом первого триггера, первый вход которого подключен через второй элемент задержки к выходу первого элемента задержки, а второй вход соединен с выходом второго триггера, выход которого является выходом устройства; первый вход второго триггера соединен с выходом первого элемента задержки, а второй вход подключен к выходу логического элемента ИЛИ, первый вход которого соединен с выходом первого логического элемента И, а второй вход соединен с выходом второго логического элемента И.

Предлагаемое техническое решение устройства для контроля качества дискретных каналов связи характеризуется тем, что обеспечивает уменьшение запаздывания в принятии решения об изменении состояния канала связи, что достигается введением регистра, двух элементов задержки, блока памяти, сумматоров, блока вычитания, двух блоков сравнения кодов, двух инверторов, двух логических элементов И, логического элемента ИЛИ, двух триггеров и новых связей.

Положительный эффект, а именно уменьшение задержки в принятии решения об изменении состояния канала связи, достигается за счет оценивания состояния канала по методу доверительных интервалов, который обеспечивает более высокую достоверность по сравнению с точечным оцениванием. Как показывают результаты моделирования, доверительный интервал для числа ошибок в контролируемой выборке быстрее накрывает "новое состояние канала", чем число ошибок в контролируемой выборке переходит через пороговый уровень.

Структурная схема устройства представлена на фиг.3.

Устройство для контроля качества дискретных каналов связи, содержащее датчик сигналов сброса 1, последовательно соединенные блок согласования 2, вход которого является входом устройства, блок выявления ошибок 3, счетчик одиночных ошибок 4, а также регистр 5, элементы задержки 6, 7, блок памяти 8, сумматор 9, блок вычитания 10, блоки сравнения кодов 11, 12, инверторы 13, 14, логические элементы И 15, 16, логический элемент ИЛИ 17 и триггеры 18, 19, причем выход датчика сигналов сброса 1 соединен непосредственно с первым входом регистра 5, а через элемент задержки 7 со вторым входом счетчика одиночных ошибок 4, выход которого подключен ко входу регистра 5, выход которого соединен со входом блока памяти 8, первыми входами сумматора 9 и блока вычитания 10, вторые входы которых соединены с выходом блока памяти 8; выход сумматора 8 подключен к первому входу блока сравнения кодов 11, второй вход которого является вторым входом устройства, а выход блока вычитания 10 подключен к первому входу блока сравнения кодов 12, второй вход которого является третьим входом устройства; выход блока сравнения кодов 11 соединен с первым входом логического элемента И 15 и первым входом логического элемента И 16, а выход блока сравнения кодов 12 подключен ко второму входу логического элемента И 15, а через инвертор 13 ко второму входу логического элемента И 16, третий вход которого соединен через инвертор 14 с выходом триггера 19, первый вход которого подключен через элемент задержки 7 к выходу элемента задержки 6, а второй вход соединен с выходом триггера 18, выход которого является выходом устройства; первый вход триггера 18 соединен с выходом элемента задержки 6, а второй вход подключен к выходу логического элемента ИЛИ 17, первый вход которого соединен с выходом логического элемента И 15, а второй вход подключен к выходу логического элемента И 16.

Устройство работает следующим образом.

Сигнал из дискретного канала связи через блок 1 поступает на блок 2, который выявляет ошибки. При обнаружении ошибки на выходе блока 2 появляется импульс, поступающий на счетчик 4, подсчитывающий эти импульсы.

Датчик 1 формирует импульсы, следующие с периодом T, равным интервалу наблюдения за каналом, и появляющиеся в моменты окончания контролируемой выборки (фиг. 4). Очередной импульс от датчика 1 записывает в регистр 5 код числа ошибок k, сформированный в счетчике 4 за очередной интервал наблюдения. После записи информации в регистр 5 этот же импульс, задержанный элементом задержки 6, обнуляет счетчик 4, подготавливая его к очередному циклу измерения, и записывает в триггер 18 сигнал с выхода элемента ИЛИ 17. Логическая единица на выходе триггера 18 указывает на то, что канал находится в состоянии ψ[n]=ψ₁. Логический ноль в триггере 18 свидетельствует о том, что канал находится в состоянии ψ[n]=ψ₀ . После дополнительной задержки на элемент 7 импульс датчика сигналов сброса 1 поступает на триггер 19, переписывая в него состояние триггера 18. Триггер 19 используется для хранения информации ψ[n-1] о состоянии канала не предыдущем шаге оценивания. С выхода регистра 5 код числа k поступает на адресные шины блока памяти 8, в котором хранятся предварительно вычисленные по формуле

значения, необходимые для определения границ доверительных интервалов, вычисляемых по формуле (3). Эти величины суммируются с k на сумматоре 9 и вычитаются из k в блоке вычитания 10, образуя на выходах этих блоков значения границ доверительных интервалов k_н и k_в соответственно. Коды границ доверительных интервалов k_н, k _в с выходов сумматора 9 и блока вычитания 10 соответственно поступают на блоки сравнения кодов 11, 12 для сравнения с кодами средних значений числа ошибок k_1.ср., k_о.ср., которые предварительно определяются по формулам (1) и (2) и подаются на вторые входы блоков сравнения кодов 11, 12 соответственно. Если выполняется первое или четвертое условие формулы (4), то на выходе элемента ИЛИ 17 появляется логический ноль, который записывается в триггер 18 импульсом с выхода элемента задержки 6. Логический ноль на выходе триггера 18 является признаком того, что канал находится в состоянии ψ₀, характеризующемся вероятностью ошибок p_о. Если выполняется второе или третье условие формулы (4), то на выходе элемента ИЛИ 17 появляется логическая единица и триггер 18 переходит в состояние "1", то свидетельствует о переходе канала в состояние ψ₁ с вероятностью ошибок p₁.

Блоки сравнения кодов могут быть реализованы на базе цифровых компараторов К555СП1 или 564ИП2, а блок памяти на микросхемах 556РТ4(5,6) [4].

Литература
1. А.с. N 269976 (СССР), кл. H 04 L 1/10, 1968 (прототип).

2. А.с. N 658753 (СССР), кл. H 04 B 3/46 1979.

3. Вентцель Е.С. Теория вероятностей. - М.: Физматгиз, 1967.

4. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. - Л.: Энергоатомиздат. Ленингр. отделение, 1986, (стр. 150).

Формула изобретения

Устройство для контроля качества дискретных каналов связи, содержащее датчик сигналов сброса, последовательно соединенные блок согласования, вход которого является входом устройства, блок выявления ошибок и счетчик одиночных ошибок, отличающееся тем, что дополнительно введены регистр, два элемента задержки, блок памяти, сумматор, блок вычитания, два блока сравнения кодов, два инвертора, два логических элемента И, логический элемент ИЛИ и два триггера, причем выход датчика сигналов сброса соединен непосредственно с первым входом регистра, а через первый элемент задержки - со вторым входом счетчика одиночных ошибок, выход которого подключен ко входу регистра, выход которого соединен со входом блока памяти, первыми входами сумматора и блока вычитания, вторые входы которых соединены с выходом блока памяти, выход сумматора подключен к первому входу первого блока сравнения кодов, второй вход которого является вторым входом устройства, а выход блока вычитания подключен к первому входу второго блока сравнения кодов, второй вход которого является третьим входом устройства, выход первого блока сравнения кодов соединен с первым входом первого логического элемента И и первым входом второго логического элемента И, выход второго блока сравнения кодов подключен ко второму входу первого логического элемента И, а через первый инвертор - ко второму входу второго логического элемента И, третий вход которого соединен через второй инвертор с выходом первого триггера, первый вход которого подключен через второй элемент задержки к выходу первого элемента задержки, а второй вход соединен с выходом второго триггера, выход которого является выходом устройства, первый вход второго триггера соединен с выходом первого элемента задержки, а второй вход подключен к выходу логического элемента ИЛИ, первый вход которого соединен с выходом первого логического элемента И, а второй вход соединен с выходом второго логического элемента И.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4