Синхронная триггерная ячейка


H03K3/356 - Импульсная техника (измерение импульсных характеристик G01R; механические счетчики с электрическим входом G06M; устройства для накопления /хранения/ информации вообще G11; устройства хранения и выборки информации в электрических аналоговых запоминающих устройствах G11C 27/02; конструкция переключателей для генерации импульсов путем замыкания и размыкания контактов, например с использованием подвижных магнитов, H01H; статическое преобразование электрической энергии H02M;генерирование колебаний с помощью схем, содержащих активные элементы, работающие в некоммутационном режиме, H03B; импульсная модуляция колебаний синусоидальной формы H03C;H04L ; схемы дискриминаторов с подсчетом импульсов H03D;

 

Изобретение относится к цифровой микроэлектронике, в частности к микросхемам на эмиттерно-связанной логике. Техническим результатом является обеспечение согласования входных уровней синхросигналов и выходных логических уровней информационных сигналов синхронной триггерной ячейки, что необходимо при построении каскадов из подобных схем. При этом сокращается число источников тока, потребляемая мощность и повышается надежность схемы в целом. Технический результат достигается тем, что в ячейку введены первая и вторая пары управляющих транзисторов. Эмиттеры транзисторов основного и дополнительного триггеров объединены. Выводы первого и второго резисторов подключены к положительной клемме источника питающего напряжения. Другие выводы являются прямым и инверсным синхровыходами ячейки. Базы первого и второго управляющих транзисторов объединены и являются прямым и инверсным синхровходами ячейки. Объединенные коллекторы первого и второго транзисторов дополнительного триггера являются прямым выходом ячейки. Объединенные коллекторы третьего и четвертого транзисторов дополнительного триггера являются инверсным выходом ячейки. 2 ил.

Предложение относится к цифровой микроэлектронике, в частности к устройствам импульсной техники на биполярных транзисторах, и может быть использовано в цифровых микросхемах, построенных на элементах эмиттерно-связанной логики (ЭСЛ).

Известны синхронные триггерные ячейки, целью которых является уменьшение вероятности появления ошибочных состояний, передаваемых от одной пары транзисторов с перекрестными связями на другую пару транзисторов. Эти пары приводятся в действие поочередно переключаемым источником тока. Они соединены в кольцевую структуру транзисторами передачи данных, которые управляются теми же выходными сигналами источника тока. (EP, заявка 0153788, А1, кл. H 03 K 23/52, 1986).

При соединении указанной схемы в каскады выходные логические уровни каждой предыдущей ячейки и входные уровни синхросигналов последующей ячейки не согласованы между собой, что затрудняет их соединение в каскады, например, при работе в счетном режиме.

Для согласования уровней используют дополнительные элементы, такие как эмиттерные повторители или переключатели токов. Такие элементы требуют дополнительных источников тока и подачи дополнительной электрической мощности.

Наиболее близкой по технической сущности к заявленной является синхронная триггерная ячейка, содержащая основной и дополнительный триггеры, каждый из которых содержит транзисторы и резисторы, источник тока, резисторы (JP, заявка 60-38055, А, кл. H 03 K 23/50, 1985).

Известная схема сложна конструктивно, при необходимости построения каскада схем для согласования входных и выходных уровней ей требуется дополнительный переключатель тока с дополнительным источником тока.

Техническим результатом предложения является обеспечение согласования входных уровней синхросигналов и выходных логических уровней синхронной триггерной ячейки, что необходимо при построении каскадов из подобных схем, при этом сокращается число источников тока и потребление мощности.

Предложенная синхронная триггерная ячейка содержит по сравнению с прототипом меньшее число элементов, что в целом повышает надежность работы.

Технический результат достигается тем, что в синхронную триггерную ячейку, содержащую основной и дополнительный триггеры, каждый из которых содержит транзисторы и резисторы, источник тока и резисторы, введены первая и вторая пары управляющих транзисторов, эмиттеры транзисторов основного и дополнительного триггеров объединены и подключены к положительной клемме источника тока, одни выводы первого и второго резисторов подключены к положительной клемме источника питающего напряжения, другой вывод каждого из которых объединен с коллекторами одноименных управляющих транзисторов пар и являются соответственно прямым и инверсным синхровыходами ячейки, базы первого и второго управляющих транзисторов каждой пары объединены и являются соответственно прямым и инверсным синхровходами ячейки, в каждом из триггеров коллекторы первого и второго транзисторов соединены с базой третьего транзистора и через соответствующий резистор соединены с эмиттером первого управляющего транзистора соответствующей пары управляющих транзисторов, коллекторы третьего и четвертого транзисторов соединены с базой второго транзистора и через соответствующий резистор соединены с эмиттером второго управляющего транзистора соответствующей пары управляющих транзисторов, базы первого и четвертого транзисторов основного триггера являются соответственно прямым и инверсным информационными входами ячейки, объединенные коллекторы третьего и четвертого транзисторов основного триггера соединены с базой первого транзистора дополнительного триггера, база четвертого транзистора дополнительного триггера соединена с базой третьего транзистора основного триггера, объединенные коллекторы первого и второго транзисторов дополнительного триггера являются прямым, а объединенные коллекторы третьего и четвертого транзисторов дополнительного триггера являются соответственно инверсным выходами ячейки.

На фиг. 1 показана принципиальная схема предложенной синхронной триггерной ячейки, на фиг. 2 приведен вариант использования указанной ячейки в составе делителя частоты.

Предложенная синхронная триггерная ячейка содержит основной триггер, состоящий из четырех транзисторов T5-T8 и резисторов R3 и R4 и дополнительного триггера, состоящего из транзисторов T9 - T12 и резисторов R5 и R6.

Определения "основной и дополнительный триггеры" являются в принципе условными и указывают лишь на то, чот основной триггер является ведущим, на него подают информационные сигналы, а дополнительный - ведомым, он запускается основным триггером. Однако термины "основной и дополнительный триггеры" являются общепринятыми в данной области техники, поэтому для простоты описания работы оставлена общепринятая терминология.

Ячейка, кроме того, содержит две пары управляющих транзисторов T1 и T2; T3 и T4, первый R1 и второй R2 резисторы и источник тока 9, отрицательная клемма источника питающего напряжения обозначена - En, его положительная клемма +En, прямой 1 и инверсный 2 синхровходы ячейки, прямой 3 и инверсный 4 информационные входы ячейки, прямой 5 и инверсный 6 информационные выходы ячейки, прямой 7 и инверсный 8 синхровыходы ячейки, положительная клемма источника 9 тока обозначена на чертеже символом "+".

Для простоты описания триггеров триггерной ячейки T5, T6, T7 и T8 транзисторам основного триггера присвоены наименования соответственно первого, второго, третьего и четвертого транзисторов. T9, T10, T11 и T12 транзисторам дополнительного триггера присвоены наименования первого, второго, третьего и четвертого транзисторов дополнительного триггера. Управляющие транзисторы T1 и T3 первой и второй пар управляющих транзисторов имеют наименования "первые управляющие транзисторы соответственно первой и второй пар", T2 и T4 - "вторые управляющие транзисторы соответственно первой и второй пар управляющих транзисторов". Во втором варианте выполнения (фиг. 2) для случая использования схемы как делителя частоты вход 3 ячейки объединен с выходом 6, база транзистора T10 дополнительного триггера соединена с базой транзистора T8 основного триггера и объединена с выходом 5.

Устройство работает следующим образом (фиг. 1).

При подаче прямого синхросигнала на вход 1 синхронной триггерной ячейки (база управляющих транзисторов T1 и T2 первой пары) и инверсного синхросигнала на вход 2 (базы управляющих транзисторов T3 и T4 второй пары) формируется разное напряжение смещения на основном (T5 - T8) и дополнительном (T9 - T12) триггерах.

При этом на информационные входы ячейки 3 и 4 поступают информационные сигналы для последующего преобразования их схемой. Указанные сигналы передаются от основного триггера через дополнительный на выходы ячейки путем формирования напряжения смещения на эмиттерах управляющих транзисторов пар T1, T2 и T3, T4, связанных соответственно транзистор T1 через резистор R3, транзистор T2 через резистор R4, транзистор T3 через резистор R5, транзистор T4 через резистор R6 с объединенными коллекторами соответствующих транзисторов основного и дополнительного триггеров. Напряжение смещения на эмиттерах T1-T4 формируют путем подачи как указано выше прямого и инверсного синхросигнала на вход 1 и вход 2 ячейки соответственно, при этом коллекторы управляющих транзисторов T1 и T3 подключены к положительной клемме источника тока +En через резистор R1, а коллекторы управляющих транзисторов T2 и T4 - через резистор R2.

На каждом такте работы переключение основного триггера (T5-T8) инициирует переключение дополнительного триггера (T9- T12), при этом, поскольку выходные информационные сигналы, снимаемые с коллекторов транзисторов T10 и T12 дополнительного триггера, управляются эмиттером управляющего транзистора T3 через резистор R5 или по цепи, управляемой эмиттером управляющего транзистора T4 через резистор R6, то выходные информационные сигналы по выходу 5 и по выходу 6 соответственно будут согласованы по уровням с информационными входными сигналами. Следует отметить, что уровни синхросигналов и инфомационных сигналов (как прямые, так и инверсные) смещены относительно друг друга на величину напряжения эмиттер-база управляющих транзисторов.

При использовании предложенной ячейки в качестве делителя частоты (фиг. 2) база транзистора T5 основного триггера соединена с выходом ячейки, база транзистора T8 соединена с выходом 5 ячейки и схема начинает работать как счетная с согласованными выходами, при этом подключая аналогичные ячейки в цепь по синхровыходам с синхровходами последующей ячейки, а по информационным выходам с ее информационными входами можно формировать цепи делителя частоты с заданной мощностью потребления.

Формула изобретения

Синхронная триггерная ячейка, содержащая основной и дополнительный триггеры, каждый из которых содержит транзисторы и резисторы, источник тока и резисторы, отличающаяся тем, что в ячейку введены первая и вторая пары управляющих транзисторов, эмиттеры транзисторов основного и дополнительного триггеров объединены и подключены к положительной клемме источника тока, одни выводы первого и второго резисторов подключены к положительной клемме источника питающего напряжения, другой вывод каждого из которых объединен с коллекторами одноименных управляющих транзисторов пар и является соответственно прямым и инверсным синхровыходами ячейки, базы первого и второго управляющих транзисторов каждой пары объединены и являются соответственно прямым и инверсным синхровходами ячейки, в каждом из триггеров коллекторы первого и второго транзисторов соединены с базой третьего транзистора и через соответствующий резистор - с эмиттером первого управляющего транзистора соответствующей пары управляющих транзисторов, коллекторы третьего и четвертого транзисторов соединены с базой второго транзистора и через соответствующий резистор - с эмиттером второго управляющего транзистора соответствующей пары управляющих транзисторов, базы первого и четвертого транзисторов основного триггера являются соответственно прямым и инверсным информационными входами ячейки, объединенные коллекторы третьего и четвертого транзисторов основного триггера соединены с базой первого транзистора дополнительного триггера, база четвертого транзистора дополнительного триггера соединена с базой третьего транзистора основного триггера, объединенные коллекторы первого и второго транзисторов дополнительного триггера являются прямым, а объединенные коллекторы его третьего и четвертого транзисторов являются соответственно инверсным выходами ячейки.

РИСУНКИ

Рисунок 1, Рисунок 2



 

Похожие патенты:

Изобретение относится к области получения мощных высоковольтных импульсов напряжения с коротким фронтом и предназначено для использования в электрофизической аппаратуре, в частности, в технике формирования сильноточных импульсных пучков электронов

Изобретение относится к технике импульсного питания электрических аппаратов с коронообразующими разрядными электродами, например электрофильтров, генератора озона и других аппаратов с комплексной электрической нагрузкой (реактивной и активной)

Изобретение относится к электротехнике и электронике

Изобретение относится к высоковольтной технике, в частности к формированию импульсов в нагрузке, например, в ускорительной трубке, и может быть использовано в установках для генерирования импульсов тормозного излучения и электронных пучков

Изобретение относится к радиотехнике и может быть использовано в системах радиосвязи и измерения дальности

Изобретение относится к области получения мощных высоковольтных коротких импульсов напряжения преимущественно наносекундного дипазона длительности и может быть использовано в электрофизическом аппаратуре, в частности, в технике формирования сильноточных импульсных пучков электронов

Изобретение относится к импульсной технике и предназначено для воспроизведения мощных импульсных токов молнии в различных энергетических системах, проведения исследований физических закономерностей, проявляющихся при протекании токов больших амплитуд

Изобретение относится к способу регулирования источника импульсного тока электрофильтра, между разрядным и коллекторным электродами которого подается изменяемое высокое напряжение, заключающемуся в измерении электрических параметров этого тока в функции упомянутого напряжения

Изобретение относится к вычислительной технике, в частности, касается схем синхронизации резервных каналов при несинхронном их тактировании от высокостабильных задающих генераторов , и может быть использовано в высоконадежных цифровых устройствах

Изобретение относится к области вычислительной техники и может быть использовано при построении устройств цифровой техники и дискретной автоматики на потенциальных логических элементах неизбыточных базисов, реализуемых преимущественно в виде больших интегральных схем, например, счетчиков

Счетчик // 391744

Изобретение относится к вычислительной и импульсной технике и может быть использовано в системах счета и обработки цифровой информации

Изобретение относится к цифровой микроэлектронике, в частности к микросхемам на эмиттерно-связанной логике

Наверх