Поездное устройство автоматической локомотивной сигнализации с регулированием скорости

 

Использование: в области железнодорожной автоматики, для работы в системе автоматической локомотивной сигнализации и автоматического регулирования скорости (АЛС-АРС). Сущность изобретения: устройство содержит блок задания скорости, блок приема сигналов, блоки заграждающих и полосовых фильтров, блок управления торможением, установочный триггер, мультиплексор, счетчик фактической скорости, преобразователь динамических сигналов, генераторами импульсов, схему начальной установки, делителями частоты, элемент ИЛИ, схему выдержки времени JK- и D-триггеры, счетчики-дешифраторы, схемы совпадения с гальванической развязкой, дешифратор сигнальных показаний системы автоматического регулирования скорости, трансформаторный блок, дешифратор сигнальных показаний включает в себя преобразователи динамических сигналов, блоки оптронной развязки, дешифраторы сигналов, буферный регистр, генератор импульсов, формирователь последовательности импульсов, D-триггеры и блоки формирования выходных сигналов. 1 з.п. ф-лы, 4 ил., 1 табл.

Изобретение относится к средствам автоматики железнодорожного транспорта и предназначено для работы в системе автоматической локомотивной сигнализации и автоматического регулирования скорости (АЛС-АРС).

Известно поездное устройство АЛС (Казаков А.А. Автоблокировка, автоматическая локомотивная сигнализация и автостопы. М.: Транспорт, 1980, с. 424), имеющее на своих входах приемные катушки, датчик скорости, а на выходе блок управления.

Недостатком устройства является недостаточность сигнальных показаний.

Указанный недостаток частично устранен в поездном устройстве АЛС с регулированием скорости (Махмутов К.М. Устройства интервального регулирования движения поездов на метрополитене. М.: Транспорт, 1986, с. 351), содержащем блок задания скорости, блок приема сигналов, блока заграждающих фильтров, первый блок полосовых фильтров, блок управления торможением, причем выход блока приема сигналов через блок заграждающих фильтров подключен к входу первого блока полосовых фильтров.

Недостатком данного устройства является большое количество реле, используемых, в частности, при измерении фактической скорости поезда и сравнении ее с допустимым по условиям безопасности значением, что снижает надежность устройства, усложняет обслуживание и увеличивает его габариты и вес. К увеличению габаритов и веса приводит также использование пассивных фильтров.

Задачей изобретения является повышение надежности устройства, уменьшение его габаритов и веса.

Поставленная задача реализуется следующим образом.

Поездное устройство автоматической локомотивной сигнализации с регулированием скорости, содержащее блок задания скорости, блок приема сигналов, блок заграждающих фильтров, первый блок полосовых фильтров, блок управления, включающий в себя реле торможения, причем выход блока приема сигналов подключен через блок заграждающих фильтров к входу первого блока полосовых фильтров, снабжено вторым блоком полосовых фильтров, установочным D-триггером, мультиплексором, счетчиком фактической скорости, преобразователем динамических сигналов, первым и вторым генераторами импульсов, схемой начальной установки, первым, вторым, третьим и четвертым делителями частоты, элементом ИЛИ, схемой выдержки времени, N JK- и буферными D-триггерами, N схемами совпадения с гальванической развязкой и счетчиками-дешифраторами, дешифраторами сигнальных показаний системы автоматического регулирования скорости (АРС), дополнительным счетчиком-дешифратором, N дополнительными схемами совпадения с гальванической развязкой, трансформаторным блоком, блоком формирования сигналов управления, причем выход блока задания скорости подключен к первому входу мультиплексора, к третьему и четвертому водам которого подключены соответственно прямой и инверсный выходы установочного D-триггера, выход мультиплексора соединен с входом счетчика фактической скорости и через преобразователь динамических сигналов подключен к шине питания первого генератора импульсов, выход которого соединен с вторым входом мультиплексора и входами первого, второго и третьего делителей частоты, шина сброса первого делителя частоты подключена к прямому, а шина сброса второго делителя частоты и вход схемы начальной установки подключены к инверсному выходу установочного D-триггера, S-вход которого соединен с выходом схемы начальной установки, выходы счетчика фактической скорости соединены с соответствующими J- и синхровходами N JK-триггеров, инверсный выход каждого упомянутого JK-триггера соединен с D-входом соответствующего D-триггера, синхровходы которых объединены между собой и подключены к выходу элемента ИЛИ, первый вход которого соединен с выходом первого делителя частоты и входом R установочного D-триггера, а второй вход соединен с выходом второго делителя частоты, синхровходом установочного D-триггера и входом схемы выдержки времени, выход которой соединен с объединенными между собой шинами сброса N JK-триггеров и счетчика фактической скорости, прямой выход каждого буферного D-триггера подключен к шине сброса соответствующего из счетчиков-дешифраторов, счетные входы которых объединены между собой и соединены с выходом третьего делителя частоты и счетным входом дополнительного счетчика-дешифратора, выходы старшего разряда каждого из счетчиков-дешифраторов соединен с его установочным входом, соответствующий выход каждого счетчика-дешифратора подключен к первому входу соответствующей схемы совпадения с гальванической развязкой, второй вход каждой из которых соединен с соответствующим выходом дешифратора сигнальных показаний АРС, выходы схем совпадения с гальванической развязкой объединены между собой и подключены к шине сброса четвертого делителя частоты, вход которого подключен к выходу второго генератора импульсов, а выход соединен с первым входом трансформаторного блока, второй вход которого соединен с объединенными выходами дополнительных схем совпадения с гальванической развязкой, вторые входы которых соединены с соответствующими выходами дешифратора сигнальных показаний АРС, а первые входы соединены с соответствующими выходами дополнительного счетчика-дешифратора, выход старшего разряда которого подключен к его установочному входу, а шина сброса соединена с инверсным выходом установочного D-триггера, выход блока заграждающих фильтров подключен к входу второго блока полосовых фильтров, выходы первого и второго блоков полосовых фильтров подключены к соответствующим входам дешифратора сигнальных показаний, а выход трансформаторного блока через блок формирования сигналов управления соединен с входом блока управления.

Кроме того, дешифратор сигнальных показаний системы автоматического регулирования скорости содержит первый и второй преобразователи динамических сигналов, узлы оптронной развязки и дешифраторы сигналов, буферный регистр, генератор импульсов, формирователь последовательности импульсов, N D-триггеров, N блоков формирования выходных сигналов, причем входы преобразователей динамических сигналов являются входами дешифратора, а их выходы через соответствующие блоки оптронной развязки подключены к входам соответствующего дешифратора сигналов, причем N-выходов второго дешифратора сигналов соединены с D-входами соответствующих N D-триггеров, а N выходов первого дешифратора сигналов через буферный регистр подключены к S-входам N D-триггеров, синхровходы D-триггеров и буферного регистра подключены к выходу генератора импульсов и к входу формирователя последовательности импульсов, первый и второй выходы которого соединены с разрешающим входом соответствующего блока оптронной развязки, R-входы D-триггеров соединены с их единичными выходами, первый и второй выходы каждого из N D-триггеров подключены к соответствующим входам соответствующего блока формирования выходных сигналов, выходы которых являются выходами дешифратора.

Функциональная схема приведена на фиг. 1; на фиг. 2 - функциональная схема дешифратора сигнальных показаний системы автоматического регулирования скорости; на фиг. 3а, 3б - примеры реализации узлов.

Устройство (фиг. 1) содержит блок 1 задания скорости, подключенный к первому входу мультиплексора 2, выход которого связан с входом счетчика 3 фактической скорости и через преобразователь 4 динамических сигналов - с входом первого генератора 5 импульсов. Его выход подключен к второму входу мультиплексора 2 и к входам первого 6, второго 7 и третьего 8 делителей частоты. Шина сброса первого 6 делителя частоты подключена к прямому, а шина сброса второго 7 делителя частоты и вход схемы 9 начальной установки подключены к инверсному выходу установочного D-триггера 10, S-вход которого соединен с выходом блока начальной установки 9. К третьему и четвертому входам мультиплексора 2 подключены, соответственно, прямой и инверсный выходы установочного D-триггера 10, причем на D-вход его подается логическая "1", N выходов счетчика 3 скорости соединены с соответствующими J- и C-входами N JK-триггеров 11.1-11.N, K-входы которых подключены к нулю источника питания. Инверсный выход каждого JK-триггера 11.1-11. N соединен с D-входом соответствующего D-триггера 12.1-12.N. Синхровходы всех D-триггеров объединены между собой и подключены к выходу элемента 13 ИЛИ, первый вход которого соединен с выходом первого 6 делителя частоты и входом R установочного D-триггера 10, а второй вход соединен с выходом второго 7 делителя частоты. Последний подключен одновременно к синхровходу установочного D-триггера 10 и к входу схемы 14 выдержки времени, выход которой соединен с объединенными между собой шинами сброса N JK-триггеров 11.1-11.N и счетчика скорости 3. Прямой выход каждого D-триггера 12.1-12.N подключен к соответствующей шине сброса одного из N счетчиков-дешифраторов 15.1-15.N (С-Д), все счетные входы которых объединены между собой и соединены с выходом третьего 8 делителя частоты. Выход старшего разряда каждого счетчика-дешифратора 15.1-15.N соединен с его установочным входом, соответствующий выход каждого счетчика-дешифратора 15.1-15. N подключен к первому входу соответствующей схемы 16.1-16. N совпадения с гальванической развязкой, второй вход каждой из которых соединен с соответствующим выходом дешифратора 17 сигнальных показаний системы автоматического регулирования скорости. Выходы N схем 16.1-16.N совпадения с гальванической развязкой объединены между собой и подключены к шине сброса четвертого делителя 18 частоты, вход которого подключен к выходу второго генератора 19 импульсов, а выход соединен с одним входом трансформаторного блока 20, другой вход которого соединен с объединенными выходами N дополнительных схем совпадения 21.1-21.N с гальванической развязкой. Вторые входы последних соединены с соответствующими выходами дешифратора 17, а первые входы подключены к соответствующим выходам дополнительного счетчика-дешифратора 22. Его счетный вход соединен со счетными входами N счетчиков-дешифраторов 15.1-15.N, выход старшего разряда подключен к его же установочному входу, а шина сброса соединена с инверсным выходом установочного D-триггера 10. Выход блока 23 приема сигналов через блок 24 заграждающих фильтров соединен с входами двух блоков 25 и 26 полосовых фильтров, выходы которых подключены к соответствующим входам дешифратора 17. Выход трансформаторного блока 20 через блок 27 формирования сигналов управления соединен с входом блока 28 управления, включающего в себя реле торможения.

Дешифратор сигнальных показаний системы автоматического регулирования скорости (фиг. 2) включает в себя первый и второй преобразователи 29, 30 динамических сигналов, первый и второй блоки 31, 32 оптронной развязки, первый и второй дешифраторы 33, 34 сигналов. Причем входами преобразователей динамических сигналов 29 и 30 образованы соответствующие входы дешифратора 17, а своими выходами через соответствующий блок оптронной развязки 31, 32 подключены к входам соответствующего дешифратора сигналов 33, 34, N выходов второго дешифраторов сигналов 34 соединены с D-входами соответствующих N D-триггеров 35.1-35.N, а выходы первого дешифратора сигналов 33 через буферный регистр 36 подключены к S-входам N D-триггеров 35, синхровходы D-триггеров 35.1-35. N и буферного регистра 36 подключены к выходу генератора 37 импульсов, соединенному с входом формирователя 38 последовательности импульсов, выходы которого соединены с разрешающими входами соответствующих блоков оптронной развязки 31, 32, R-входы каждого из D-триггеров 35.1-35.N соединены с их прямыми выходами. Выходы каждого из D-триггеров 35.1-35.N подключены к соответствующим входам соответствующего из N блоков 39.1-39.N формирования выходных сигналов. Выходы последних являются также выходами дешифратора 17.

Устройство работает следующим образом. Импульсы с блока 1 (он состоит из датчика скорости, усилительного блока и формирователя импульсов) поступают на вход 1 мультиплексора 2. Их частота пропорциональна скорости поезда. Схема 9 начальной установки в начале работы перебрасывает установочный D-триггер 10 в "1"-ое состояние, т.е. на входе 3 мультиплексора 2 - высокий потенциал, и импульсы с выхода блока 1 проходят на выход мультиплексора 2 и на вход десятичного счетчика 3 фактической скорости. Выходы последнего соединены со входами JK-триггеров 11.1-11. N. Причем входы J подключены к старшим разрядам счетчика 3 фактической скорости, а синхровходы - к младшим его разрядам. При этом JK-триггеры 11.1-11. N используются как элементы совпадения, контролирующие уровни допустимых скоростей (например, 40, 60, 70, 80 км/ч и т.д.).

Функционирование устройства происходит в два цикла. В первом цикле (цикле измерения скорости) длительностью Tз= 180 мс, когда установочный триггер 10 находится в состоянии "1", импульсы блока 1 (импульсы низкой частоты от 0 до 800 Гц) поступают в счетчик 3 фактической скорости и в нем записывается число, пропорциональное скорости поезда. При этом одновременно часть JK-триггеров 11.1-11.N устанавливается в единичное состояние, например, при скорости V=55 км/ч в первом цикле в "1"-ое состояние установится первый JK-триггер. По истечении отрезка Tз на выходе первого делителя 6 частоты, подключенного к 1-му генератору 5 импульсов, сформируется нулевой потенциал. При этом установочный триггер 10 переходит в "0"-е состояние. На третьем входе мультиплексора 2 - "0", на четвертом - "1". Мультиплексор 2 запирается для импульсов с блока 1 и открывается для импульсов от 1-го генератора 5 импульсов. Одновременно с перебросом установочного триггера 10 сигнал с выхода элемента 13 ИЛИ поступает на синхровходы D-триггеров 12.1-12. N, что вызывает перезапись в них информации из JK-триггеров 11.1-11.N. Таким образом, в конце 1-го цикла в буферных D-триггерах 12.1-12.N будет записана информация о состоянии JK-триггеров 11.1-11.N в инверсном виде.

В начале следующего - второго (контрольного) цикла длительностью Tк=256 мкс импульсы от первого генератора 5 импульсов (импульсы высокой частоты Г= 500 КГц) через мультиплексор 2 начинают поступать на счетчик 3. За время Tк он даже из нулевого состояния досчитает до полного заполнения (99 км/ч). Поэтому все JK-триггеры 11.1-11.N будут установлены в единичное состояние. В конце периода Tк по сигналу с выхода 2-го делителя 7 частоты происходит перезапись содержимого JK-триггеров 11.1-11.N в буферные триггеры 12.1-12.N, а по истечении выдержки времени t (200 нс) сигналом от схемы 14 выдержки времени все JK-триггеры 11.1-11. N и счетчик 3 фактической скорости устанавливаются в нулевое состояние, установочный триггер 10 переходит в "1"-ое состояние, и снова начинается первый цикл работы.

Таким образом, выбранные D-триггеры будут находиться в нулевом статическом состоянии (например, при V=55 км/ч это - первый D-триггер), а остальные будут периодически устанавливаться в течение времени Tэ в единичное, а в течение времени Tк - в нулевое состояние.

Единичные выходы D-триггеров 12.1-12.N подключены к входам сброса P счетчиков-дешифраторов 15.1-15. N. Синхровходы всех счетчиков-дешифраторов 15.1-15. N подключены к выходу третьего делителя 8 частоты, т.е. все они работают синхронно и синфазно. Выход старшего (n+1)-го разряда каждого счетчика-дешифратора 15.1-15.N подключен к его установочному входу V. Когда счетчик-дешифратор 15.1-15. N досчитывает до максимального значения, то единичный сигнал, появляющийся на входе V, запирает его. Открывается очередным импульсом на входе сброса - R. Выходные сигналы снимаются с разных выходов С-Д. Поэтому импульсы, возникающие на выходах разных С-Д, имеют одинаковую периодичность следования (180 мс), но сдвинуты во времени друг относительно друга. Эти импульсы поступают на первые входы схем 16.1-16.N совпадения с гальванической развязкой, на вторые входы которых подаются сигналы о допустимой скорости с выходов дешифратора 17, в который они поступают от блока 23 приема сигналов (он включает приемные катушки и блок согласующих устройств) через блок 24 заграждающих фильтров и два параллельно работающих блока 25 и 26 полосовых фильтров. При этом на том проводе, который соответствует установленной в данный момент скорости, находится "1"-ый уровень, а на всех остальных проводах - "0"-й уровень.

Для отпирания какой-либо из схем 16.1-16.N совпадения необходимо, чтобы на обоих входах были "1"-ые сигналы. При этом на выходе будет "0"-й потенциал. В противном случае схема совпадения заперта, и ее выход находится в состоянии высокого импеданса. Выходы схем 16.1-16.N совпадения объединены по схеме "монтажное ИЛИ" (фиг. 3а).

Пусть, например, V=55 км/ч. В этом случае первый буферный D-триггер выбран и устойчиво находится в нулевом состоянии, а D-триггеры со второго по N-ый перебрасываются из "0" в "1" от одного цикла к другому. Пусть также Vдоп=80 км/ч. При этом на вторые входы всех схем 16.1-16.N совпадения, кроме N-го, подается "0"-й потенциал. Следовательно, выходы схем 16.1-16.N совпадения с "1"-й до N-й находятся в состоянии высокого импенданса, а на выходе N-й схемы совпадения имеются импульсы. Они же определяют и состояние общего выхода схем 16.1-16.N совпадения - "монтажное ИЛИ".

Рассмотрим случай, когда фактическая скорость поезда превышает заданную. Например, Vф=65 км/ч, а Vдоп=40 км/ч. При этом в устойчивом "0"-м состоянии находятся первый и второй буферные D-триггеры, а остальные перебрасываются из "1"-го в "0"-е состояние и обратно. Единичный сигнал приложен ко второму входу только первой из схем 16.1-16.N совпадения, но на ее первый вход поступает "0" сигнал. Значит ее выход находится в состоянии высокого импеданса. То же можно оказать и про выходы остальных схем совпадения, т.к. на их вторые выходы поступают "0"-е сигналы. Наличие постоянного уровня сигнала на общем выходе схем 16.1-16. N совпадения приводит к отсутствию импульсного сигнала на выходе трансформаторного блока 20. При этом и на выходе блока 27 формирования сигналов управления (он содержит последовательно включенные пороговый элемент, счетный триггер и преобразователь динамических сигналов)) возникает нулевой потенциал. Это приводит к обесточиванию реле торможения, входящего в блок 28 управления, и переходу поезда в режим торможения.

При замыкании двух или более выходов дешифратора 17 обеспечивается переход поезда в режим торможения (иначе было бы выполнено движение со скоростью, выше допустимой). Для этой цели имеется дополнительный счетчик-дешифратор 22. Входы C и его включены также, как и у остальных счетчиков-дешифраторов 15.1-15. N. Вход R соединен с инверсным выходом установочного триггера 10. Каждый из N-выходов дополнительного счетчика-дешифратора 22 соединен с первым входом соответствующей из дополнительных схем 21.1-21.N совпадения с гальванической развязкой, вторые входы которых подключены так же, как аналогичные входы схем 16.1-16.N совпадения. Каждые 180 мс на объединенном выходе дополнительных схем 21.1-21.N совпадения возникает импульс, который поступает на соответствующий вход трансформаторного блока 20.

Если на выходах дешифратора 17 нет взаимного замыкания выходов, то синхронно и синфазно с этим импульсом возникает импульс на объединенном выходе схем 16.1-16. N совпадения. Откуда он со сдвигом в 180 мс через четвертый делитель частоты поступает на первый вход трансформаторного блока 20. В этом случае общий сигнал на выходе трансформаторного блока 20 достаточен для срабатывания блока 27 формирования сигналов управления, что в итоге поддерживает реле торможения блока 28 управления торможением под током. При взаимном замыкании нескольких выходов дешифратора 17 нарушается синхронность и синфазность прихода сигналов на входы трансформаторного блока 20. В результате его выходной сигнал будет недостаточен для срабатывания блока 27 формирования сигналов управления, что вызовет обесточивание реле торможения блока 28 управления и перевод поезда в тормозной режим.

Тот же эффект вызывает изменение частоты любого из генераторов 5 и 19 импульсов (например, из-за механического повреждения их кварцевых резонаторов). При этом происходит рассогласование моментов появления сигналов на входах трансформаторного блока 20. В результате низкого сигнала на его выходе пропадает напряжение на выходе блока 27 формирования сигналов управления, что приводит к обесточиванию реле торможения блока 28 управления.

Генератор 5 тактовых импульсов получает питание от преобразователя 4 динамических сигналов, подключенного к выходу мультиплексора 2. Поэтому попадание сигнала фактической скорости (например, из-за обрыва цепи датчика скорости в блоке задания скорости) приведет к исчезновению низкочастотной составляющей динамического сигнала на выходе мультиплексора 2 и обесточиванию первого генератора 5 импульсов, что в свою очередь также вызовет обесточивание реле торможения блока 28 управления.

"Залипание" установочного триггера 10 в одном из состояний приведет к тому, что мультиплексор 2 не будет переключаться по входу, и, следовательно, исчезнет динамика переключения JK- и буферных D-триггеров, что также приведет к обесточиванию реле торможения блока 28 управления.

Дешифратор сигнальных показаний системы автоматического регулирования скорости (фиг. 2) работает следующим образом. На входы двух его преобразователей 29 и 30 динамических сигналов поступают сигналы с выходов двух блоков 25 и 26 полосовых фильтров. На выбранном выходе каждого из двух преобразователей 29 и 30 динамических сигналов появляется единичный потенциал, который поступает на соответствующий информационный вход одного из блоков 30, 31 оптронной развязки. Оба этих блока срабатывают поочередно (каждые 32 мкс) в моменты поступления на их входы единичных 2 мкс-импульсов, следующих с частотой 15625 Гц с соответствующего выхода формирователя 38 последовательности импульсов, который в свою очередь запускается от 1 МГц-генератора 37 импульсов. Наличие двух каналов обработки сигналов в дешифраторе 17 повышает надежность правильного приема сигналов от блоков 25 и 26 полосовых фильтров. Оба дешифратора 33, 34 сигналов поочередно (с интервалом 32 мкс) формируют на одном из своих выходов сигнал нулевого уровня. Этот сигнал с второго дешифратора 34 сигналов поступает на D-вход одного из D-триггеров 35.1-35.N, с интервалом 32 мкс на S-вход того же триггера подается сигнал от первого дешифратора 33 сигналов. Предварительно он проходит через буферный регистр 36 для снятия помех на S-входах D-триггеров 35.1-35.N, на синхровходы которых подаются стробирующие импульсы от генератора 37 импульсов. Таким образом, выбранный D-триггер выдает на своих выходах непрерывную серию импульсов с частотой 15625 Гц. Эти импульсы с обоих его выходов поступают в соответствующий из блоков 39.1-39.N формирования выходных сигналов, каждый из которых состоит из последовательно включенных усилителей, пассивного LC-фильтра (который настроен на частоту 15625 Гц) и выпрямителя. В результате на выходе одного из блоков 39.1-39.N формирования выходных сигналов появляется единичный сигнал, который определяет значение допустимой скорости.

Дешифраторы 33, 34 сигналов могут с помощью простых переключателей перестраиваться на любые системы кодирования сигналов (например: 1 из 5, 3 из 6 и т.д.), принятые на метрополитенах.

Схема 9 начальной установки на фиг. 3а, запускается единичным сигналом с инверсного выхода установочного триггера. Если в течение времени, определенного параметрами P и C (0,5 с), установочный триггер продолжает оставаться в нулевом состоянии, то на выходе схемы начальной установки формируется единичный сигнал, который, поступая на S-вход установочного триггера, переводит его в единичное состояние.

В качестве схемы 14 выдержки времени используется несколько последовательно включенных инверторов.

Использование микросхемы К573РФ2 в качестве дешифратора сигналов может быть пояснено с помощью фиг. 3б. Пусть на линии метрополитена действует система АЛС 1 из 5, т.е. на один из пяти входов (A2...A6) может поступить нулевой потенциал, соответствующий значению Vдоп (80, 70, 60, 40, 0 км/ч). При этом на одном из выбранных выходов (например, 0, 1, 2, 3) должен появиться нулевой потенциал, соответствующий Vдоп (80, 70, 60, 40 км/ч). На выходе 4, соответствующем Vдоп=0 км/ч, может всегда быть "1", т.к. при такой скорости однозначно требуется торможение. В соответствии с этим, а также включением микросхемы, показанным на фиг. 3б, составляется следующая таблица состояний.

Поскольку другие входные варианты здесь не являются нормой, то фактически только по четырем адресам прожигается четыре значения кода.

Чтобы перестроить дешифратор на другой код (например 2 из 6), можно установить перемычку между 1 и 2 на фиг. 3б и соответствующие адреса закодировать на этот вариант (первая цифра адреса будет уже не 7, а 6).

Формула изобретения

1. Поездное устройство автоматической локомотивной сигнализации с регулированием скорости, содержащее блок задания скорости, блок заграждающих фильтров, первый блок полосовых фильтров, блок управления, включающий в себя реле торможения, блок приема сигналов, выход которого подключен через блок заграждающих фильтров к входу первого блока полосовых фильтров, отличающееся тем, что оно снабжено вторым блоком полосовых фильтров, установочным D-триггером, мультиплексором, счетчиком фактической скорости, преобразователем динамических сигналов, первым и вторым генератором импульсов, схемой начальной установки, первым, вторым, третьим и четвертым делителями частоты, элементом ИЛИ, схемой выдержки времени, N JK- и буферными D-триггерами, N счетчиками-дешифраторами, N схемами совпадения с гальванической развязкой, дешифратором сигнальных показаний системы автоматического регулирования скорости (АРС), дополнительными счетчиком-дешифратором, N дополнительными схемами совпадения с гальванической развязкой, трансформаторным блоком, блоком формирования сигналов управления, причем выход блока задания скорости подключен к первому входу мультиплексора, к третьему и четвертому входам которого подключены, соответственно, прямой и инверсный выходы установочного триггера, выход мультиплексора соединен с входом счетчика фактической скорости и через преобразователь динамических сигналов подключен к шине питания первого генератора импульсов, выход которого соединен с вторым входом мультиплексора и входами первого, второго и третьего делителей частоты, шина сброса первого делителя частоты подключена к прямому, а шина сброса второго делителя частоты и вход схемы начальной установки подключены к инверсному выходу установочного D-триггера, S-вход которого соединен с выходом схемы начальной установки, выходы счетчика фактической скорости соединены с соответствующими J- и синхровходами NJK-триггеров, инверсный выход каждого JK-триггера соединен с D-входом соответствующего из буферных D-тригеров, синхровходы которых объединены между собой и подключены к выходу элемента ИЛИ, первый вход которого соединен с выходом первого делителя частоты и входом R установочного D-триггера, а второй вход соединен с выходом второго делителя частоты, синхровходом установочного D-триггера и входом схемы выдержки времени, выход которой соединен с объединенными между собой шинами сброса NJK-триггеров и счетчика фактической скорости, прямой выход каждого буферного D-триггера подключен к шине сброса соответствующего из счетчиков-дешифраторов, счетные входы которых объединены между собой и соединены с выходом третьего делителя частоты и счетным входом дополнительного счетчика-дешифратора, выход старшего разряда каждого из счетчиков дешифраторов соединен с его установочным входом, соответствующий выход каждого счетчика-дешифратора подключен к первому входу соответствующей схемы совпадения с гальванической развязкой, второй вход каждой из которых соединен с соответствующим входом дешифратора сигнальных показаний АРС, выходы всех схем совпадения с гальванической развязкой объединены между собой и подключены к шине сброса четвертого делителя частоты, вход которого подключен к выходу второго генератора импульсов, а выход соединен с первым входом трансформаторного блока, второй вход которого соединен с объединенными выходами дополнительных схем совпадения с гальванической развязкой, вторые входы которых соединены с соответствующими выходами дешифратора сигнальных показаний, а первые входы соединены с соответствующими выходами дополнительного счетчика-дешифратора, выход старшего разряда которого подключен к его установочному входу, а шина сброса соединена с инверсным выходом установочного D-триггера, выход блока заграждающих фильтров подключен к входу второго блока полосовых фильтров, выходы первого и второго блоков полосовых фильтров подключены к соответствующим входам дешифратора сигнальных показаний АРС, а выход трансформаторного блока через блок формирования сигналов управления соединен с входом блока управления.

2. Устройство по п. 1, отличающееся тем, что дешифратор сигнальных показаний АРС содержит первый и второй преобразователи динамических сигналов, блоки оптронной развязки и дешифраторы сигналов, буферный регистр, генератор импульсов, формирователь последовательности импульсов, ND-триггеров, N блоков формирования выходных сигналов, выходы первого и второго преобразователя динамических сигналов через соответствующие узлы оптронной развязки подключены к входам соответствующего дешифратора сигналов, причем N выходов второго дешифратора сигналов соединены с D-входами соответствующих ND-триггеров, а N выходов первого дешифратора сигналов через буферный регистр подключены к S-входам D-триггеров, синхровходы D-триггеров и буферного регистра подключены к выходу генератора импульсов и к входу формирователя последовательности импульсов, первый и второй выходы которого соединены с разрешающим входом соответствующего блока оптронной развязки, R-входы D-триггеров соединены с их единичными выходами, первый и второй выходы каждого из ND-триггеров подключены к соответствующим входам соответствующего блока формирования выходных сигналов, выходами которых образованы выходы, а входами первого и второго преобразователей динамических сигналов - входы дешифратора сигнальных показаний.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5



 

Похожие патенты:

Изобретение относится к железнодорожной автоматике, а именно, к устройствам контроля параметров сигналов автоматической локомотивной сигнализации числового кода

Изобретение относится к области железнодорожной автоматики и может быть использовано для передачи информации с локомотива о его номере и номере поезда

Изобретение относится к измерительной технике на транспорте, в частности к способам автоматического контроля параметров движения, и может быть использовано в системах автоматического контроля и управления движением транспортных средств

Изобретение относится к устройствам контроля железнодорожной автоматики, а именно к устройствам контроля локомотивной аппаратуры автоматической локомотивной сигнализации (АЛС)
Изобретение относится к области обеспечения безопасности движения поездов на железнодорожном транспорте
Изобретение относится к обеспечению безопасности движения поездов на железнодорожном транспорте
Изобретение относится к области обеспечения безопасности движения поездов на железнодорожном транспорте

Изобретение относится к железнодорожной автоматике, в частности к способам обеспечения безопасности движения поездов

Изобретение относится к железнодорожной автоматике, а именно к устройствам для измерения параметров сигналов автоматической локомотивной сигнализации АЛСН и АЛС-ЕН

Изобретение относится к области железнодорожной автоматики и телемеханики и может быть использовано в системах автоматической локомотивной сигнализации непрерывного действия

Изобретение относится к области железнодорожной автоматики и телемеханики и может быть использовано в устройствах автоматической локомотивной сигнализации

Изобретение относится к железнодорожной технике и предназначено для идентификации радиочастотных меток
Наверх