Управляемый генератор с предустановкой частоты

 

Изобретение относится к области радиоэлектроники и может использоваться в устройствах различного назначения, например, в качестве управляемых гетеродинов или датчиков дискретного множества частот. Задача, решаемая предлагаемым устройством, состоит в повышении его быстродействия за счет использования делителя с переменным коэффициентом деления (ДПКД), который вычисляет абсолютную величину расстройки относительно номинала и определяет ее знак. Управляемый генератор с предустановкой частоты содержит автогенератор G электрических колебании, формирователь импульсов, делитель частоты с переменным коэффициентом деления, m-входовый преобразователь кода Грея в позиционный двоичный код (ПДК), элемент 2х2И-ИЛИ-НЕ, сумматор ПДК, регистр ПДК, функциональный преобразователь, буферный регистр ПДК, преобразователь кодов ПДК в код Грея, схему вычитания, детектор фронта запускающего импульса, четыре элемента задержки делитель частоты с фиксированным коэффициентом деления, инвертор, первый RS-триггер, второй RS-триггер и элемент 2ИЛИ-НЕ инверсной логики. 4 ил., 1 табл.

Изобретение относится к радиоэлектронике, представляет автогенератор электрических колебаний, номинальные значения частоты генерации которых определяются числовым эквивалентом внешнего управляющего кода, и может использоваться в устройствах различного назначения, например, в качестве управляемых гетеродинов или датчиков дискретного множества частот.

Аналогом предлагаемого устройства может служить синтезатор с предварительной установкой УГ [1] , содержащий входную шину f_ог частоты опорного генератора, выходную шину частоты управляемого генератора, делитель с фиксированным коэффициентом деления (ДФКД) частоты f_ог, фазовый детектор Д, фильтр нижних частот (ФНЧ), аналоговый сумматор (СМ) напряжения e_упр1 и напряжения предустановки e_упр2, управляемый генератор (УГ), делитель с переменным коэффициентом деления (ДПКД) частоты f_уг, дешифратор (ДШ) кода N предустановки, цифроаналоговый преобразователь (ЦАП), формирующий e_упр2, и кодовую шину (Код для N).

Диапазон перестройки УГО разделен на ряд поддиапазонов, а предварительная установка f_уг производится подачей на второй вход См напряжения e_упр2 с выхода ЦАП. Точная установка f_уг осуществляется системой ИФАПЧ с помощью напряжения e_упр1, формируемого фазовым детектором Д и ФНЧ.

Наиболее близка по технической сути и наличию существенных признаков к предлагаемому устройству схема для цифровой установки частоты автогенератора фиг. 1 и 2 (Schaltung zur digitalen Frequenzeinstellung eines Oszillators, Fig1 und 2) [2] , содержащая 1 автогенератор (УГ), управляемый по 8 входу напряжением U_r, выходную 2 шину сигнала с частотой f_x, вентильную 3 схему, содержащую четыре 9, 10, 11, 12 JK-триггера, три 13, 14, 15 двухкодовых вентиля, двухвходовый 16 элемент ИЛИ и два 17, 18 инвертора, первый 4 счетчик счетного времени колебаний с частотой f_x, второй реверсивный 6 счетчик с 6a параллельными выходами, соединенными со входами 6b регистра 7 преобразователя код-напряжение (ПКН), формирующего напряжение U_r, управляющее частотой f_x, например, с помощью варикапа (Kapazitatdiode).

У выбранного прототипа кольцо автоподстройки частоты до номинального значения функционирует по принципу электронно-счетного частотомера (ЭСЧ), когда число колебаний с периодом 1/f_x подсчитывается первым счетчиком за время T₀, равное длительности номинального мерного интервала (Soll-Zeitintervall), одновременно сравниваясь с соответствующим этому интервалу номинальным числом колебаний (Soll-Schwingungzahl). При этом число колебаний, отличное от номинального, с учетом знака расстройки, поступает на V- или R-вход реверсивного 6 счетчика, а результат управляемого счета преобразуется в регулирующее напряжение U_r, воздействующее на параметрический элемент резонатора УГ.

Быстродействие таких устройств оценивается длительностью переходного процесса с момента включения мерного интервала (или изменения коэффициента деления первого 4 счетчика), по истечении которого значение частоты f_x приближается к номинальному с заданной точностью.

Дискрет перестройки частоты Δf на единицу счета ЭСЧ-предельная аппаратурная точность - определяется заданной длительностью T₀ мерного интервала и не зависит от номинала измеряемой частоты Δf = 1/T_o (Гц), где T₀ в (с), который определяет информационную емкость N счетной структуры, задающую число n ее двоичных разрядов n≥log₂N, где N=T₀·f_xмакс.

К технической сложности названного прототипа, влияющей на длительность переходного процесса при определении величины частотной расстройки относительно номинала, можно отнести использование двухступенчатой счетной схемы с реверсивным 6 счетчиком конечного результата и коммутацией направления счета комбинационной вентильной 3 схемой.

Кроме вышесказанного, прототипу, использующему счетчики позиционного двоичного кода (ПДК), свойственны ограничения по предельному значению частоты счета из-за возможных сбоев в многоразрядной схеме с промежуточной коммутацией направления счета.

Задача, решаемая предлагаемым устройством, состоит в повышении его быстродействия во время установления заданного значения частоты колебаний f_xi при ограниченном мерном интервале, за счет использования специализированного ДПКД, вычисляющего абсолютную величину ее расстройки относительно номинала и определяющего знак ошибки при подсчете заданного числа периодов колебаний диапазонного автогенератора.

Для ее решения использованы следующие технические средства: - предлагаемый ДПКД построен на основе многоразрядного синхронного счетчика импульсов в коде Грея с параллельной предустановкой исходных данных, конечное состояние которого, после подсчета текущего числа колебаний, преобразуется в управляющее воздействие на частотозависимые элементы резонатора при автоподстройке частоты генератора до номинала; - для задания длительности T₀ мерного интервала в состав устройства введен собственный ДФКД, тактируемый импульсами внешнего генератора эталонной частоты с дискретами 1/f₀, а для точного заполнения мерного интервала дискретами 1/f_x анализируемой частоты f_x применен управляющий RS-триггер, одновременно открывающий входы ДФКД и ДПКД выходными импульсами с длительностью T₀; - для ускорения вхождения генератора в синхронизм после записи управляющего кода, частота генерации f_x перед включением ее измерения, предварительно с допустимой точностью, устанавливается в окрестности нужного номинала f_xн за счет выбора емкости фиксированной величины из набора элементов в составе резонатора.

При постоянной длительности T₀ мерного интервала число N_x периодов колебаний, подсчитываемое за время измерения, пропорционально частоте генерации f_x: N_x=T₀·f_x; N_xмакс=T₀·f_макс; N_xмин=T₀·f_xмин; ΔN_x= N_макс-N_мин. Диапазону перестройки частоты ΔF = f_макс-f_мин с запасом на краях и учетом естественной нестабильности соответствует разность ΔN = N_макс-N_мин..

После подсчета за время измерения реального числа колебаний с периодом 1/f_xi порядка (n-1)-(m-l) JK-триггеров старших разрядов ДПКД переходят в состояния логического нуля, n-й JK-триггер - в состояние логической единицы, а JK-триггеры младших разрядов с первого по (m-l)-й регистрируют остаточный код Грея, числовое значение которого, соответствующее естественной нестабильности частоты генератора, служит для преобразования в управляющие воздействия на параметры резонатора автогенератора.

Абсолютная величина информационной емкости m-l названных JK-триггеров счетчика импульсов в 2^m-l-1 единиц счета соответствует десятичному эквиваленту кода наибольшей величины естественной расстройки частоты автогенератора относительно номинального значения.

На фиг. 1 приведена электрическая функциональная схема управляемого генератора с предустановкой частоты; на фиг. 2 развернутая функциональная схема ДФКД (элемент 19 фиг. 1); на фиг. 3 развернутая функциональная схема ДПКД (элемент 4 фиг. 1); на фиг. 4 временные соотношения, поясняющие процесс управления подстройкойи частоты автогенератора G (элемент 1 фиг. 1), а на фиг. 1a - фрагмент временных соотношений, поясняющий формирование импульса на выходе ДПКД в момент "отражения" счета в его счетчике импульсов, когда текущее значение f_xi частоты колебаний превышает номинальное f_xн.

Устройство (фиг. 1) содержит, соединенные в кольцо 1 автогенератор G электрических колебаний с p-входовой 1.1 шиной дискретных команд и с аналоговым 1.2 входом, сигнальную 2 шину выхода f_x частоты колебаний, подключенную к входу 3 формирователя импульсов с периодом 1/f_x, выход которого соединен с C-входом синхронизации делителя 4 с переменным коэффициентом деления (ДПКД), элемент 2х2И-ИЛИ-НЕ 6 с m-входовым 5 преобразователем кода Грея в позиционный двоичный код (ПДК), у которого m выходов поразрядно подключены к m входам B_j-группы входов m-разрядного 7 сумматора ПДК, m выходов которого поразрядно подключены к m входам m-разрядного 8 регистра ПДК, у которого l выходов старших разрядов поразрядно подключены к l входам 9.1 потенциального дешифратора, который является первым элементом функционального 9 преобразователя, а m-l выходов младших разрядов m-разрядного регистра ПДК поразрядно подключены к m-l входам 9.2 преобразователя ПДК-напряжение, который является вторым элементом функционального 9 преобразователя, p выходов которого поэлементно подключены ко входам p-входовой 1.1 шины дискретных команд 1 автогенератора G электрических колебаний, аналоговый 1.2 вход которого соединен с выходом 9.2 преобразователя ПДК-напряжение, и n D_i-входов предустановки ДПКД поразрядно соединены с n выходами 12 преобразователя ПДК в код Грея, n входов которого поразрядно соединены с n выходами буферного 11 регистра и с n входами А_i-группы входов 13 схемы вычитания, у которой m выходов кода разности A_i минус B_i поразрядно подключены к m входам A_j-группы входов m-разрядного 7 сумматора ПДК, и n входов B_i-группы входов схемы вычитания поразрядно подключены к соответствующим выходам n-разрядной 14 шины обратного ПДК граничной f_мин частоты колебаний, а C0-вход переноса схемы вычитания подключен к шине логической единицы, и выходы n-разрядной 10 шины управляющего ПДК поразрядно подключены к соответствующим n входам буферного регистра, у которого выход первого разряда ПДК, подключенный к входу первого разряда преобразователя ПДК в код Грея, дополнительно подключен к D0-входу предустановки ДПКД, и C-вход синхронизации буферного регистра подключен к выходу детектора 16 фронта запускающего импульса, вход которого подключен к шине 15 "Запуск", выход детектора фронта запускающего импульса также соединен со входом первого 17 элемента задержки, выход которого соединен с PE-входом записиДПКД и со входом второго 18 элемента задержки, выход которого соединен с R-входом сброса 19 делителя с фиксированным коэффициентом деления (ДФКД) и с входом третьего 22 элемента задержки, выход которого соединен с входом установки первого 23 RS-триггера, с входом установки второго 24 RS-триггера и с первым входом 26 элемента 2ИЛИ-НЕ инверсной логики, выход которого соединен с C-входом синхронизации m-разрядного регистра ПДК, а второй вход соединен с выходом четвертого 25 элемента задержки, вход которого подключен к входу сброса ДФКД и к выходу сброса первого 23 RS-триггера, и C-вход синхронизации ДФКД подключен к выходу инвертора 20, вход которого подключен к сигнальной шине 21 импульсов f₀ эталонной частоты, при этом, согласно изобретению, ДФКД (фиг. 2) выполнен в виде r-разрядного синхронного счетчика импульсов в коде Грея, у которого JK-вход разрешения счета ДФКД подключен к J- и K-входам нулевого 2.3.0 JK-триггера, прямой выход которого подключен ко второму входу первого 2.5.1 элемента 2И-НЕ инверсной логики межразрядной связи, первый вход которого соединен с входом управления счетом ДФКД, а выход соединен с J- и K-входами первого 2.3.1 JK-триггера, прямой выход которого соединен с j- и k-входами второго 2.3.2 JK-триггера и с первыми входами второго 2.5.2 элемента 2И-НЕ инверсной логики межразрядной связи и первого 2.4.1 элемента 2И-НЕ инверсной логики сквозного переноса, второй вход которого соединен с прямым выходом второго 2.3.2 JK-триггера, а выход - с первым входом третьего 2.5.3 элемента 2И межразрядной связи, выход которого соединен с J- и K-входами четвертого 2.3.4 JK-триггера, а второй вход - с прямым выходом третьего 2.3.3 JK-триггера, J- и K-входы которого соединены с выходом второго 2.5.2 элемента 2И-НЕ инверсной логики межразрядной связи, второй вход которого подключен к инверсному выходу второго 2.3.2 JK-триггера, и прямой выход четвертого 2.3.4 JK-триггера подключен к J- и K-входам пятого 2.3.5 JK-триггера, а инверсный выход соединен с первыми входами второго 2.4.2 элемента 2И сквозного переноса и четвертого 2.5.4 элемента 2И межразрядной связи, выход которого соединен с J- и K-входами шестого 2.3.6 JK-триггера, а второй вход соединен с прямым выходом пятого 2.3.5 JK-триггера, инверсный выход которого подключен к второму входу второго 2.4.2 элемента 2И сквозного переноса, выход которого соединен с первыми входами пятого 2.5.5 элемента 2И межразрядной связи и третьего 2.4.3 элемента 2И сквозного переноса, выход которого соединен с первыми входами шестого элемента 2И межразрядной связи и четвертого элемента 2И сквозного переноса,..., и выход (r-5)-го 2.4. r-5 элемента 2И сквозного переноса соединен с первым входом (r-2)-го 2.5.r-2 элемента 2И межразрядной связи, второй вход которого соединен с прямым выходом (r-1)-го 2.3.r-1 JK-триггера, а выход соединен с J- и K-входами r-го 2.3.r JK-триггера, C-входы синхронизации нулевого 2.3.0 JK-триггера и первого 2.3.1 JK-триггера соединены с выходом логического 2.1 инвертора, вход которого соединен C-входом синхронизации ДФКД, с первым входом первого 2.2.1 элемента 2И-НЕ инверсной логики и с первым входом второго 2.2.2 элемента 2И-НЕ инверсной логики, выход которого соединен с C-входами синхронизации r-4 JK-триггеров с пятого 2.3.5 JK-триггера по r-й JK-триггер, а второй вход соединен с выходом 2.6 элемента 4И-НЕ, первый вход которого подключен к прямому выходу нулевого 2.3.0 JK-триггера, а второй, третий и четвертый входы соответственно подключены к инверсным выходам первого 2.3.1, второго 2.3.2 и третьего 2.3.3 JK-триггеров, второй вход первого элемента 2И-НЕ инверсной логики соединен с инверсным логики соединен с инверсным выходом нулевого 2.2.0 JK-триггера, а выход - с C-входами синхронизации второго 2.3.2, третьего 2.3.3 и четвертого 2.3.4 JK-триггеров, и выход (r-1)-входового 2.7 дешифратора соединен с первым входом 2.9 элемента 2И-НЕ и с первым входом первой группы входов 2И 2.10 элемента 2х2И-ИЛИ-НЕ, второй вход которой и второй вход элемента 2И-НЕ, в зависимости от числового эквивалента K_дj коэффициента деления, подключены к прямому выходу i-го JK-триггера при значениях K_дj= 2^i-1·(1+4j), где j=1,2,..., или - к инверсному выходу i-го JK-триггера при значениях K_дj=2^i-1·(3+4j), где j=0,1,2,..., а входы (r-1)-входового дешифратора подключены к прямым или инверсным выходам остальных r-1 JK-триггеров в соответствии с поразрядно записанным кодом Грея, числовой эквивалент которого равен целочисленному эквиваленту K_дj коэффициента деления, и первый вход второй группы входов 2И элемента 2х2И-ИЛИ-НЕ подключен к R-входу сброса ДФКД, а выход элемента 2х2И-ИЛИ-НЕ соединен с входами сброса r+1 JK-триггеров с нулевого 2.3.0 JK-триггера по r-й 2.3.r JK-триггер, и выход 2.9 элемента 2И-НЕ подключен к выходу сброса ДФКД, у которого JK-вход разрешения счета ДФКД соединен с JK-входом разрешения счета ДПКД (фиг. 3) и подключен к прямому выходу первого 23 RS-триггера, инверсный выход которого соединен с входом управления счетом ДФКД и с входом управления счетом ДПКД, который выполнен в виде n-разрядного синхронного счетчика импульсов в коде Грея, у которого JK-вход разрешения счета ДПКД подключен к J- и K-входам нулевого 3.3.0 JK-триггера, прямой выход которого подключен к второму входу первого 3.5.1 элемента 2И-НЕ инверсной логики межразрядной связи, первый вход которого подключен к входу управления счетом ДПКД, а выход соединен с J- и K-входами первого 3.3.1 JK-триггера, прямой выход которого подключен к J- и K-входам второго 3.3.2 JK-триггера, к первым входам второго 3.5.2 элемента 2И-НЕ инверсной логики межразрядной связи и первого 3.4.1 элемента 2И-НЕ инверсной логики сквозного переноса, второй вход которого соединен с прямым выходом второго 3.3.2 JK-триггера, а выход - с первым входом третьего 3.5.3 элемента 2И межразрядной связи, выход которого соединен с J- и K-входами четвертого 3.3.4 JK-триггера, а второй вход - с прямым выходом третьего 3.3.3 JK-триггера, J- и K-входы которого соединены с выходом второго 3.5.2 элемента 2И-НЕ инверсной логики межразрядной связи, второй вход которого подключен к инверсному выходу второго 3.3.2 JK-триггера, и прямой выход четвертого JK-триггера подключен к J- и K-входам пятого 3.3.5 JK-триггера, а инверсный выход соединен с первыми входами второго 3.4.2 элемента 2И сквозного переноса и четвертого 3.5.4 элемента 2И межразрядной связи, выход которого соединен с J- и K-входами шестого 3.3.6 JK-триггера, а второй вход соединен с прямым выходом пятого 3.3.5 JK-триггера, инверсный выход которого подключен к второму входу второго 3.4.2 элемента 2И сквозного переноса, выход которого соединен с первыми входами пятого 3.5.5 элемента 2И межразрядной связи и третьего 3.4.3 элемента 2И сквозного переноса, выход которого соединен с первыми входами шестого элемента 2И межразрядной связи и четвертого элемента 2И сквозного переноса,. . ., а выход (n-5)-го 3.4.n-5 элемента 2И сквозного переноса соединен с первым входом (n-2)-го 3.5.n-2 элемента 2И межразрядной связи, второй вход которого соединен с прямым выходом (n-1)-го 3.3.n-1 JK-триггера, а выход соединен с J- и K-входами n-го 3.3.n JK-триггера, C-входы синхронизации нулевого 3.3.0 JK-триггера и первого 2.3.1 JK-триггера соединены с выходом логического 3.1 инвертора, вход которого соединен с C-входом синхронизации ДПКД, с первым входом первого 3.2.1 элемента 2И-НЕ инверсной логики и с первым входом второго 3.2.2 элемента 2И-НЕ инверсной логики, выход которого соединен с C-входами синхронизации n-4 JK-триггеров с пятого 3.3.5 JK-триггера по n-й 3.3. n JK-триггер, а второй вход соединен с выходом второго 3.6.2 элемента 4И-НЕ, первый вход которого подключен к прямому выходу нулевого 3.3.0 JK-триггера, второй вход соединен с инверсным выходом первого 3.3.1 JK-триггера, третий вход подключен к инверсному выходу второго 3.3.2 JK-триггера, четвертый вход соединен с инверсным выходом третьего 3.3.3 JK-триггера и с третьим входом первого 3.6.1 элемента 4И-НЕ, выход которого подключен к выходу переключения счета ДПКД, а первый вход соединен с вторым входом второго элемента 2И-НЕ инверсной логики и с инверсным выходом нулевого 3.3.0 JK-триггера, второй вход первого элемента 4И-НЕ подключен к выходу первого 3.4.1 элемента 2И-НЕ инверсной логики сквозного переноса, а четвертый выход соединен с выходом третьего 3.2.3 элемента 2И-НЕ инверсной логики, первый вход которого соединен с выходом третьего 3.8 элемента 4И-НЕ, второй вход - с выходом (n-7)-входового 3.9 элемента И-НЕ, у которых n-3 входов поразрядно подключены к инверсным выходам n-4 JK-триггеров с четвертого 3.3.4 JK-триггера по (n-1)-й 3.3n-1 JK-триггер и к прямому выходу n-го 3.3.n JK-триггера ДПКД, и PE-вход записи ДПКД подключен к первым входам элементов 2И-НЕ n+1 3.7.0,...,3.7.n логических пар элементов 2И-НЕ, у которых n прямых сигнальных выходов поразрядно подключены к входам установкам n JK-триггеров с нулевого 3.3.0 JK-триггера по (n-1)-й 3.3.n-1 JK-триггер, а n инверсных сигнальных выходов поразрядно соединены с их входами сброса в названной последовательности, и прямой сигнальный выход n-ой 3.7.n логической пары элементов 2И-НЕ подключен к входу сброса n-го 3.3.n JK-триггера, а инверсный сигнальный выход соединен с его -входом установки, и сигнальный вход первого элемента 2И-НЕ нулевой 3.7.0 логической пары элементов 2И-НЕ соединен с D0-входом предустановки ДПКД, а сигнальные входы первых элементов 2И-НЕ n 3.7.1,...,3.7.n логических пар элементов 2И-НЕ поразрядно соединены с соответствующими D_i-входами предустановки ДПКД с первого по n-й, и выход первого элемента 2И-НЕ инверсной логики соединен с C-выходами синхронизации второго 3.3.2, третьего 3.3.3 и четвертого 3.3.4 JK-триггеров, выход переключения счета ДПКД соединен с входом сброса второго 24 RS-триггера, инверсный выход которого соединен с C0-входом переноса m-разрядного 7 сумматора ПДК и с первым входом первой 2И группы входов 6 элемента 2х2И-ИЛИ-НЕ, второй вход которой соединен с прямым выходом m-го JK-триггера ДПКД, а первый вход второй 2И группы входов элемента 2х2И-ИЛИ-НЕ соединен с прямым выходом второго 24 RS-триггера, второй вход которой соединен с инверсным выходом m-го JK-триггера ДПКД, и выход элемента 2х2И-ИЛИ-НЕ соединен с входом старшего m-го разряда 5 преобразователя кода Грея в ПДК, m-1 входов которого поразрядно подключены к соответствующим входам выходной сигнальной 3.10 шины ДПКД (фиг. 3), Q₁-выход которой подключен к прямому выходу первого 3.3.1 JK-триггера, Q₂-выход - к прямому выходу второго 3.3.2 JK-триггера,..., Q_i-выход - к прямому выходу i-го JK-триггера,..., Q_m-1-выход - к прямому выходу (m-1)-го JK-триггера, и Q_m-выход - к прямому выходу m-го JK-триггера, а выход к его инверсному выходу. Элементы 1, 3, 4, 5, 6, 7, 8 и 9, соединенные в кольцо, обеспечивают автоподстройку до номинального значения частоты колебаний из диапазона перестройки в соответствии с числовым эквивалентом управляющего ПДК на сигнальной 10 шине управления.

Работа кольца автоподстройки обеспечивается с помощью вспомогательных 11, 12, 13, 16, 17, 18, 19, 22, 23, 24, 25 и 26 элементов, а 2, 10, 14, 15, 20 и 21 элементы необходимы для связей устройства с потребителем и с внешними устройствами синхронизации и управления.

Функции временного дискриминатора выполняет n-разрядный ДПКД, подсчитывающий за время T₀ число ΔN_x= T_o·(f_н-f_x) периодов 1/f_x колебаний, отличных от номинала N_н= T₀·f_н, и определяющий в соединении с элементами 24, 6 и 5 знак ошибки.

При описании работы УСТРОЙСТВА (фиг. 1, 1a и 4) рассматриваются оба случая компенсации расстройки: f_xi<f, когда к исходному числовому эквиваленту N_н прибавляется поправка ΔN_x, и f_xi>f_xн, когда она из него вычитается.

Работа устройства (фиг. 1, 1a, 2, 3 и 4) описывается на примере функциональной схемы (фиг. 1) с 15-разрядным r=15 ДФКД 19 и с 15 разрядным n=15 ДПКД 4, в m-1, при m=13, элементах которого после окончания текущего цикла счета и до начала следующего сохраняется остаточный код числа колебаний отличного от номинального значения, числовой эквивалент которого не превышает 2^m-l-1 единиц счета.

Для этого на шину 21 непрерывно поступают импульсы эталонной частоты с периодом 1/f₀, на шину 10 перед каждым запуском поступает n-разрядный ПДК номинального f_xн значения частоты колебаний из диапазона f_xмакс-f_xмин перестройки, а на шину 14 постоянно подан n-разрядный обратный ПДК минимальной частоты колебаний f_мин, числовое значение которого N_мин меньше N_xмин на 2^m-l-1 единиц счета.

До поступления первого импульса запуска Вх.16 (фиг. 4.1) на шине выхода 2 присутствуют непрерывные периодические колебания с частотой f_xi, естественная нестабильность которой соответствует числовому значению остаточного кода в m-l младших разрядах m-разрядного регистра 8 (фиг. 1), из которых число l старших разрядов, в зависимости от информационной емкости 2ⁿ-1 ДПКД и дискрета перестройки Δf, составляет от 2 до 8 единиц.

При этом n выходов элементов 11 и 12, m выходов элементов 13 и 7, m выходов элементов 4, 5, 7 и 8, выходы элементов 9.1, 23 и 24, r счетных элементов ДФКД 19 находятся в неопределенных состояниях (логический нуль или единица), C-входы синхронизации элементов 4 и 19, выходы элементов 22 и 25 находятся в состоянии логической единицы, а выход элемента 26 в состоянии логического нуля.

Положительный импульс Вых.16 (фиг. 4.2), соответствующий фронту первого и далее последующих импульсов запуска Вх.16 (фиг. 4.1), поступая на C-вход синхронизации буферного регистра 11, производит поразрядную запись n-разрядного кода частоты колебаний f_xн, который с его n Q_i-выходов поразрядно поступает на n входов A_i-группы входов схемы вычитания 13, на D0-вход предустановки ДПКД по цепи 1рВК и на n греевских D_i-входов предустановки ПДКД с выходов n-разрядного преобразователя 12 ПДК в код Грея B/G. Положительный импульс Вых.16, задержанный на время t₁ (Вых. 17, фиг. 4.4), с выхода элемента 17, поступая на PE-вход записи ДПКД, производит параллельную запись исходных данных в n+1 элементов счета ДПКД, а задержанный на время t₂ (Вых. 18, фиг. 4.6) элементом 18, производит первоначальное обнуление счетчика импульсов в составе ДФКД 19, подготавливая его к точному подсчету длительности T₀ мерного интервала с нуля отсчета. Положительный импульс с выхода элемента 18 (Вых. 22, фиг. 4.8), задержанный на время t₃, поступая с выхода элемента 22 на вход установки первого 23 RS-триггера, устанавливает его в состояние "единица", разрешая подсчет импульсов с периодом 1/f₀ элементами ДФКД и с периодом 1/f_x элементами ДПКД, когда на их JK-входы с прямого выхода первого RS-триггера 23 поступил положительный импульс T₀ мерного интервала, а на входы управления счетом отрицательная фаза T₀ с его инверсного выхода, длительность которых ограничивается фронтом отрицательного импульса вых. 19 фиг. 4.12, поступившим на вход сброса RS-триггера 23 с выхода сброса ДФКД 19 в момент окончания подсчета импульсов эталонной частоты (фиг. 4.9-4.12).

Импульс Вых. 22, поступивший также на вход установки RS-триггера 24, первоначально устанавливает его в состояние "единица" в предположении, что текущее число импульсов с периодом 1/f_xi за время измерения f_xi будет меньше номинального с периодом 1/f_xн при f_xi<f. При этом положительный перепад L/H с прямого выхода второго RS-триггера, 24, поступивший на первый вход элемента 6, а отрицательный H/L с инверсного выхода, поступивший на C0-вход переноса элемента 7 и на третий вход элемента 6, после прекращения счета импульсом вых.19 фиг. 4.12, обеспечивают суммирование m-разрядного ПДК на входах A_j-группы входов элемента 7 с прямым ПДК на входах B_j-группы входов, полученным в результате подразрядного преобразования остаточного кода Грея в позиционный код, при подключении высокого уровня с выхода ДПКД 4 к входу старшего разряда элемента 5 через второй вход группы 2И элемента 6 с инверсией на выходе.

Если текущее число импульсов с периодом 1/f_xi окажется больше номинального, соответствующего полному заполнению счетных ячеек ДПКД, то в момент перехода от прямого счета к отраженному (фиг. 4.13, 4.14) на его выходе переключения счета формируется отрицательный импульс (фиг. 4.15) с длительностью 1/f_xi, фронт которого переключает второй 24 RS-триггер в инверсное ("нулевое") состояние по входу сброса, перестраивая сумматор кодов 7 на вычитание из m-разрядного ПДК на входах A_j-группы входов m-разрядного обратного ПДК на m входах B_j-группы входов, полученного после поразрядного преобразования остаточного кода Грея в позиционный код с подключениями высокого уровня с инверсного выхода RS-триггера 24 к C0-входу сумматора кодов и к третьему входу элемента 6, а также низкого уровня с Q_m-выхода ДПКД через четвертый вход элемента 6, с последующей инверсией, ко входу старшего разряда элемента 5.

Параметрическое управление частотой автогенератора G1 происходит вследствие изменения величины эквивалентной емкости его резонатора.

Значению f_мин соответствуют C_{экв.макс} при практически неизменных значениях L_экв. и R_экв. в диапазоне перестройки.

Каждому номиналу частоты f_xi генерации соответствует эквивалентная емкость резонатора C_экв.i=C_м+C_нi+C_дi, состоящая из: C_м - распределенной емкости монтажа, C_нi - сосредоточенной емкости переключаемых элементов, C_дi - параметрической емкости управляемого элемента.

Для получения необходимого значения C_экв.i кодовая комбинация старших разрядов регистра ПДК 8, поступая на l входов потенциального дешифратора 9.1, выбирает соответствующую команду из p набора на его выходе, которая включает в резонаторе необходимый номинал сосредоточенной емкости C_нi, величина которой обеспечивает начальную отстройку частоты f_xi от f_мин. Окончательно расстройка δf_xi, вызванная естественной нестабильностью элементов автогенератора G1, числовой эквивалент которой не превышает емкости m-l младших разрядов регистра ПДК, поразрядно соединенных с входами функционального преобразователя B/U 9.2, компенсируется при автоподстройке, в результате чего напряжение смещения с выхода элемента 9.2 подстраивает емкость перехода до необходимого значения C_дi.

При известных дискрете перестройки Δf_x и граничных частотах диапазона, легко получить простые расчетные соотношения величин C_экв.i для каждого из номиналов f_xi частоты генерации: N_xi=f_xi·T₀;
n≥log₂·N_макс;
2^n-1<N<2-1;
N_мин=N_макс-(2^m-1);
m≥log₂(N_макс-N_мин+1);
f_xi= f_мин+Δf_i;


Собственно числовое значение сигнала ошибки, соответствующее m-разрядному коду Грея на Q₁,...,Q_m-1, и Q_m-выходах ячеек счетчика импульсов ДПКД 4 фиг. 1, вычисляется после записи исходных данных, поступивших на его D_i-входы, и подсчета реального количества периодов колебаний автогенератора G1 фиг. 1 до появления фронта импульса вых.19 фиг. 4.12, останавливающего счет в рассматриваемом цикле при переключении RS-триггера 23 в нулевое состояние. С приходом импульса Вых.17 фиг. 4.4 на PE-вход ДПКД 4 фиг. 1, в нулевой 3.3.0 JK-триггер счетчика импульсов записывается состояние первого разряда ПДК f_xi с 1pBK-выхода буферного регистра 11, а в n 3.3.1...3.3.n JK-триггеров, начиная с первого 3.3.1, по D_i-входам поразрядно записывается дополнение до (2ⁿ-1) числового значения n-разрядного кода Грея текущего значения частоты f_xi, которое отличается от исходного значения, поступающего с n выходов преобразователя B/G 12 только инверсным состоянием старшего n-го разряда кода.

Упрощение записи достигается перекрестным вводом логических "нуля" или "единицы" по или входам n-го 3.3.n JK-триггера счетчика импульсов ДПКД фиг. 3.

При досчитыании до (2ⁿ-1) необходимого числа периодов колебаний 1/f_xi происходит частичное, при f_xi<f заполнение ячеек счетчика импульсов ДПКД 4 или избыточное, при f_xi>f_xн (см. таблица).

Числовое значение (m-l) младших разрядов XXX...X остаточного кода Грея соответствует абсолютной величине сигнала ошибки, преобразуемой в управляющее воздействие на параметры резонатора автогенератора.

В описанном генераторе (фиг. 1) за счет предложенного построения ДПКД 4 в соединении с ДФКД 19 и элементами 23, 24, 6, 5 обеспечено совмещение измерения текущего значения частоты f_xi автогенератора G1, с одновременным вычислением абсолютной величины сигнала ошибки, и определение знака расстройки, что при ограниченном мерном интервале T₀ позволяет улучшить быстродействие устройства за счет исключения дополнительных вычислительных операций.

Список Литературы
1. Левин А.А. и др. Синтезаторы частот с системой ИФАП. - М.: Рис. 1989. с. 14, рис. 1.3, УДК 621.396.662.

2. BRD, Int. Cl², H 03 B 3/04, (11) 2163971, (73) Siemens AG 1000 Berlin und 8000 Munchen, (54) Schaltung zur digitalen Frequenzeinstellung..., (72) Schlosser Karl, (Перевод. кассета ГКР 2/К 108).

Формула изобретения

Управляемый генератор с предустановкой частоты, содержащий соединенные в кольцо автогенератор G электрических колебаний с p-входовой шиной дискретных команд и с аналоговым входом, сигнальную шину выхода f_x частоты колебаний, подключенную к входу формирователя импульсов с периодом 1/f_x, выход которого соединен с C-входом синхронизации делителя частоты с переменным коэффициентом деления (ДПКД), элемент 2 х 2И-ИЛИ-НЕ с m-входовым преобразователем кода Грея в позиционный двоичный код (ПДК), у которого m выходов поразрядно подключены к m входам B_j группы входов m-разрядного сумматора ПДК, m выходов которого поразрядно подключены к входам m-разрядного регистра ПДК, у которого l выходов старших разрядов поразрядно подключены к l входам потенциального дешифратора, который является первым элементом функционального преобразователя, а m - l выходов младших разрядов m-разрядного регистра ПДК поразрядно подключены к m - l входам преобразователя ПДК - напряжение, который является вторым элементом функционального преобразователя, p выходов которого поэлементно подключены к входам p-входовой шины дискретных команд автогенератора G электрических колебаний, аналоговый вход которого соединен с выходом преобразователя ПДК - напряжение, и n D_i-входов предустановки ДПКД поразрядно соединены с выходами преобразователя ПДК в код Грея, n входов которого поразрядно соединены с n выходами буферного регистра и с n входами A_i группы входов схемы вычитания, у которой m выходов кода разности A_i минус B_i поразрядно подключены к m входам A_j группы входов m-разрядного сумматора ПДК, и n входов B_i группы входов схемы вычитания поразрядно подключены к соответствующим выходам n-разрядной шины обратного ПДК граничной f_мин частоты колебаний, а CO-вход переноса схемы вычитания подключен к шине логической единицы, и выходы n-разрядной шины управляющего ПДК разрядно подключены к соответствующим n входам буферного регистра, у которого выход первого младшего разряда ПДК, подключенный к входу первого разряда преобразователя ПДК в код Грея, дополнительно подключен к DO-входу предустановки ДПКД, и C-вход синхронизации буферного регистра подключен к выходу детектора фронта запускающего импульса, вход которого подключен к шине "Запуск", выход детектора фронта запускающего импульса также соединен с входом первого элемента задержки, выход которого соединен с PE-входом записи ДПКД и с входом второго элемента задержки, выход которого соединен с R-входом сброса делителя с фиксированным коэффициентом деления (ДФКД) и с входом третьего элемента задержки, выход которого соединен с входом установки первого RS-триггера, с входом установки второго RS-триггера и с первым входом элемента 2ИЛИ-НЕ инверсной логики, выход которого соединен с C-входом синхронизации m-разрядного регистра ПДК, а второй вход соединен с выходом четвертого элемента задержки, вход которого подключен к выходу сброса ДФКД и к входу сброса первого RS-триггера, и C-вход синхронизации ДФКД подключен к выходу инвертора, вход которого подключен к сигнальной шине импульсов f₀ эталонной частоты, отличающийся тем, что ДФКД выполнен в виде r-разрядного синхронного счетчика импульсов в коде Грея, у которого JR-вход разрешения счета ДФКД подключен к J- и K-входам нулевого JK-триггера, прямой выход которого подключен к второму входу первого элемента 2И-НЕ инверсной логики межразрядной связи, первый вход которого соединен с входом управления счетом ДФКД, а выход соединен с J- и K-входами первого JK-триггера, прямой выход которого соединен с J- и K-входами второго JK-триггера и с первыми входами второго элемента 2И-НЕ инверсной логики межразрядной связи и первого элемента 2И-НЕ инверсной логики сквозного переноса, второй вход которого соединен с прямым входом второго JK-триггера, а выход - с первым входом третьего элемента 2И межразрядной связи, выход которого соединен с J- и K-входами четвертого JK-триггера, а второй вход - с прямым выходом третьего JK-триггера, J- и K-входы которого соединены с выходом второго элемента 2И-НЕ инверсной логики межразрядной связи, второй вход которого подключен к инверсному выходу второго JK-триггера, и прямой выход четвертого JK-триггера подключен к J- и K-входам пятого JK-триггера, а инверсный выход соединен с первыми входами второго элемента 2И сквозного переноса и четвертого элемента 2И межразрядной связи, выход которого соединен с J- и K-входами шестого JK-триггера, а второй вход соединен с прямым выходом пятого JK-триггера, инверсный выход которого подключен к второму входу второго элемента 2И сквозного переноса, выход которого соединен с первыми входами пятого элемента 2И межразрядной связи и третьего элемента 2И
сквозного переноса, выход которого соединен с первыми входами шестого элемента 2И межразрядной связи и четвертого элемента 2И сквозного переноса, . . . , и выход (r - 5)-го элемента 2И сквозного переноса соединен с первым входом (r - 2)-го элемента 2И межразрядной связи, второй вход которого соединен с прямым выходом (r - 1)-го JK-триггера, а выход соединен с J- и K-входами r-го JK-триггера, C-входы синхронизации нулевого JK-триггера и первого JK-триггера соединены с выходом логического инвертора, вход которого соединен с C-входом синхронизации ДФКД, с первым входом первого элемента 2И-НЕ инверсной логики и с первым входом второго элемента 2И-НЕ инверсной логики, выход которого соединен с C-входами синхронизации r - 4 JK-триггеров с пятого JK-триггер по r-й JK-триггер, а второй вход соединен с выходом элемента 4И-НЕ, первый вход которого подключен к прямому выходу нулевого JK-триггера, а второй, третий и четвертый входы соответственно подключены к инверсным выходам первого, второго и третьего JK-триггеров, второй выход первого элемента 2И-НЕ инверсной логики соединен с инверсным выходом нулевого JK-триггера, а выход - с C-входами синхронизации второго, третьего и четвертого JK-триггеров, и выход (r - 1)-входового дешифратора соединен с первым входом элемента 2И-НЕ и с первым входом первой группы входов 2И элемента 2 х 2И-ИЛИ-НЕ, второй вход которой и второй вход элемента 2И-НЕ в зависимости от числового эквивалента K_дj коэффициента деления подключены к прямому выходу i-го JK-триггера при значениях K_дj = 2^i-1 · (1 + 4j),
где j = 1, 2 ..., или к инверсному выходу i-го JK-триггера при значениях K_дj = 2^i-1 · (3 + 4j), где j = 0, 1, 2 ..., а входы (r - 1)-входового дешифратора подключены к прямым или инверсным выходам остальных r - 1 JK-триггеров в соответствии с поразрядно записанным кодом Грея, числовой эквивалент которого равен целочисленному эквиваленту K_дj коэффициента деления, первый вход второй группы входов элемента 2 х 2И-ИЛИ-НЕ подключен к R-входу сброса ДФКД, а выход элемента 2 х 2И-ИЛИ-НЕ соединен с входами сброса r + 1 JK-триггеров с нулевого JK-триггера по r-й JK-триггер, выход элемента 2И-НЕ подключен к выходу сброса ДФКД, у которого JK-вход разрешения счета ДФКД соединен с JK-входом разрешения счета ДПКД и подключен к прямому выходу первого RS-триггера, инверсный выход которого соединен с входом управления счетом ДФКД и с входом управления счетом ДПКД, который выполнен в виде n-разрядного синхронного счетчика импульсов в коде Грея, у которого JK-вход разрешения счета ДПКД подключен к J- и K-входам нулевого JK-триггера, прямой выход которого подключен к второму входу первого элемента 2И-НЕ инверсной логики межразрядной связи, первый вход которого подключен в входу управления счетом ДПКД, а выход соединен с J- и K-входами первого JK-триггера, прямой выход которого подключен к J- и K-входам второго JK-триггера, к первым входам второго элемента 2И-НЕ инверсной логики межразрядной связи и первого элемента 2И-НЕ инверсной логики сквозного переноса, второй вход которого соединен с прямым выходом второго JK-триггера, а выход - с первым входом третьего элемента 2И межразрядной связи, выход которого
соединен с J- и K-входами четвертого JK-триггера, а второй вход - с прямым выходом третьего JK-триггера, J- и K-входы которого соединены с выходом второго элемента 2И-НЕ инверсной логики межразрядной связи, второй вход которого подключен к инверсному выходу второго JK-триггера, прямой выход четвертого JK-триггера подключен к J- и R-входом пятого JK-триггера, а инверсный выход соединен с первыми входами второго элемента 2И сквозного переноса и четвертого элемента 2И межразрядной связи, выход которого соединен с J- и K-входами шестого JK-триггера, а второй вход соединен с прямым выходом пятого JK-триггера, инверсный выход которого подключен к второму входу второго элемента 2И сквозного переноса, выход которого соединен с первыми входами пятого элемента 2И межразрядной связи и третьего элемента 2И сквозного переноса, выход которого соединен с первыми входами шестого элемента 2И межразрядной связи и четвертого элемента 2И сквозного переноса, ..., а выход (n - 5)-го элемента 2И сквозного переноса соединен с первым входом (n - 2)-го элемента 2И межразрядной связи, второй вход которого соединен с прямым выходом (n - 1)-го JK-триггера, а выход соединен с J- и K-входами n-го JK-триггера, C-входы синхронизации нулевого JK-триггера и первого JK-триггера соединены с выходом логического инвертора, вход которого соединен с C-входом синхронизации ДПКД, с первым входом первого элемента 2И-НЕ инверсной логики и с первым входом второго элемента 2И-НЕ инверсной логики, выход которого соединен с C-входами синхронизации n - 4 JK-триггеров с пятого JK-триггера по n-й JK-триггер, а второй вход соединен с выходом второго элемента 4И-НЕ, первый вход которого подключен к
прямому выходу нулевого JK-триггера, второй вход соединен с инверсным выходом первого JK-триггера, третий вход подключен к инверсному выходу второго JK-триггера, четвертый вход соединен с инверсным выходом третьего JK-триггера и с третьим выходом первого элемента 4И-НЕ, выход которого подключен к выходу переключения счета ДПКД, а первый вход соединен с вторым входом второго элемента 2И-НЕ инверсной логики и с инверсным выходом нулевого JK-триггера, второй вход первого элемента 4И-НЕ подключен к выходу первого элемента 2И-НЕ инверсной логики сквозного переноса, а четвертый вход соединен с выходом третьего элемента 2И-НЕ инверсной логики, первый вход которого соединен с выходом третьего элемента 4И-НЕ, второй вход - с выходом (n - 7)-входового элемента И-НЕ, у которых n - 3 входов поразрядно подключены к инверсным выходам n - 4 JK-триггеров с четвертого JK-триггера по (n - 1)-й JK-триггер и к прямому выходу n-го JK-триггера ДПКД, PE-вход записи ДПКД подключен к объединенным первым входам n + 1 логических пар элементов 2И-НЕ, у которых n прямых сигнальных выходов поразрядно подключены к входам установки n JK-триггеров с нулевого JK-триггера по (n - 1)-й JK-триггер, а n инверсных сигнальных выходов поразрядно соединены с их входами сброса в названной последовательности, прямой сигнальный выход n-й логической пары элементов 2И-НЕ подключен к входу сброса n-го JK-триггера, а инверсный сигнальный выход соединен с его входом установки, сигнальный вход первого элемента 2И-НЕ нулевой логической пары элементов 2И-НЕ соединен с DO-входом предустановки ДПКД, а сигнальные входы первых элементов 2И-НЕ n логических пар элементов 2И-НЕ поразрядно соединены с соответствующими D_i-входами предустановки ДПКД с первого по n-й, выход первого элемента 2И-НЕ инверсной логики соединен с C-входами синхронизации второго, третьего и четвертого JK-триггеров, выход переключения счета ДПКД соединен с входом сброса второго RS-триггера, инверсный выход которого соединен с CO-входом переноса m-разрядного сумматора ПДК и с первым входом первой 2И группы входов элемента 2 х 2И-ИЛИ-НЕ, второй вход которой соединен с прямым выходом m-го JK-триггера ДПКД, а первый вход второй 2И группы входов элемента 2 х 2И-ИЛИ-НЕ соединен с прямым выходом второго RS-триггера, второй вход которой соединен с инверсным выходом m-го JK-триггера ДПКД, выход элемента 2 х 2И-ИЛИ-НЕ соединен с входом старшего m-го разряда преобразователя кода Грея в ПКД, остальные m - 1 входов которого поразрядно подключены к соответствующим m - 1 входам выходной сигнальной шины ДПКД, Q₁-выход которой подключен к прямому выходу первого JK-триггера, Q₂-выход - к прямому выходу второго JK-триггера, . . ., Q_i-выход - к прямому выходу i-го JK-триггера, Q_m-1-выход - к прямому выходу (m-1)-го JK-триггера, -выход - к прямому выходу m-го JK-триггера, а -выход - к его инверсному выходу.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5