Устройство синхронизации

 

Изобретение служит для генерирования синхросигналов при обработке сигналов цифровой информации. Устройство содержит многофазный опорный генератор импульсов в виде инвертора 1, охваченного обратной связью через многоотводную линию задержки 2, и первый мультиплексор (МХ) 3. Адрес МХ 1, а вместе с ним число опорных фаз и опорную частоту устанавливает первый реверсивный счетчик импульсов (СЧ)9. Синхросигнал формирует второй МХ 4 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 под управлением второго СЧ 8 с переменной емкостью, значение которой зависит от состояния первого СЧ 9. Фазочастотный компаратор (ФК) 7 по результату сравнения фаз входного и выходного сигналов задает направление счета СЧ 9 и 8. Тактовыми импульсами первого СЧ 9 служат имульсы переноса/заема второго СЧ 8. Технический результат - расширение частотной полосы синхронизации. 2 з.п. ф-лы, З ил.

Настоящее изобретение относится к технике генерирования импульсов с автоматической подстройкой их фазы.

Для фазовой синхронизанщи при приеме дискретной информации широко применяются устройства с цифровым управлением фазой генерируемых импульсов, в частности устройства синхронизации на основе многоотводной линии задержки основного опорного сигнала, которые благодаря дополнительному разделению опорного периода на множество равных отрезков способны работать с пониженной опорной частотой.

К таким устройствам относится схема восстановления синхронизации по патенту США N 4819251, кл. H 03 L 7/00, в которой местные цифровые управляемый генератор импульсов и фазовый детектор соединены с отводами линии задержки основного опорного сигнала. Выход управляемого генератора соединен с одним входом фазового детектора, другой вход которого служит входом устройства. Фаза синхросигналов, вырабатываемых управляемым генератором, корректируется в известном устройстве на основании их фазового сравнения с входным сигналом. Недостатком известного устройства является ограниченный частотный диапазон синхронизации, поскольку частота опорных сигналов в нем в процессе регулирования остается неизменной.

Известна также цифровая петля фазовой автоподстройки по патенту ЕПВ N 0185779, кл. H 03 L 7/00, содержащая опорный кварцевый генератор и цепь задержки с отводами, с которыми соединен регистр для записи значений сигналов на отводах. Выходной мультиплексор, также соединенный с отводами цепи задержки своими информационными входами, выбирает сигнал с одного из отводов под управлением цифрового контроллера на основании измеренной фазовой разности. Недостаток этого устройства состоит в невысокой точности синхронизации, так как не обеспечивается равномерность шагов квантования фазы в пределах опорного периода из-за возможного отличия полного времени задержки цепи задержки от длительности опорного периода. Кроме того, диапазон синхронизации в устройстве также недостаточен ввиду невозможности изменения частоты кварцевого генератора.

Принцип селекции опорной фазы из множества смещенных по фазе копий основного опорного сигнала использует также устройство фазовой синхронизации по патенту РФ N 2119717, кл H 03 L 7/00, которое состоит из многофазного опорного генератора с выходным мультиплексором и блоков - регистра, шифратора, вычитателя и накапливающего сумматора, образующих цифровые отсчеты текущей фазовой разности и цифровой сигнал управления мультиплексором. В устройстве достигается повышенная точность синхронизации, однако частотный диапазон синхронизации также недостаточно широкий, поскольку в нем осуществляется направленный перебор опорных фаз без воздействия на опорную частоту.

Из известных аналогов наиболее близким по технической сущности к настоящему изобретению является устройство для синхронизации канала воспроизведения данных по авторскому свидетельству СССР N 1674245, кл. G 1 B 27/00, H 03 L 7/00. Устройство-прототип содержит два aналогичныx блока фазовой автоподстройки, каждый из которых содержит опорный генератор в виде инвертора, нагруженного на многоотводную линию задержки, отводы которой присоединены к соответствующим информационным входам мультиплексора, и реверсивный счетчик импульсов, выходами подключенный к соответствующим адресным входам мультиплексора. Кроме того, в этом устройстве имеются элементы ИЛИ и элементы И, обеспечивающие управление реверсивным счетчиком с помощью входящего в блок триггера, выполняющего роль фазового детектора. В опорном генераторе выход линии задержки для обеспечения режима автогенерации подключен к входу инвертора.

В устройстве-прототипе благодаря дополнительному блоку фазовой автоподстройки в условиях нерегулярных кодовых входных сигналов, на которые настраивается основной блок фазовой автоподстройки, по сравнению с другими аналогами достигается расширенная частотная полоса синхронизации. Однако и в этом устройстве полоса синхронизации не может превышать единиц процентов от опорной частоты, так как автоподстройка фазы осуществляется без изменения опорной частоты.

Сущность изобретения Целью настоящего изобретения является расширение частотной полосы синхронизации.

Указанная цель достигается путем изменения опорной частоты цифровым способом в случае, когда она отличается от входной. Знак разности опорной и входной частот устанавливается в соответствии с направлением продолжительной коррекции фазы выходного синхросигнала.

С этой целью в устройство синхронизации, содержащее инвертор, нагруженный на многоотводную линию задержки, отводы которой присоединены к соответствующим ииформационным входам первого мультиплексора, и первый реверсивный счетчик импульсов, выходами подключенный к соответствующим адресным входам первого мультиплексора, дополнительно введены второй мультиплексор, второй реверсивный счетчик импульсов с переменной емкостью, фазочастотный компаратор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, служащий выходом устройства синхронизации, подключен к одному входу фазочастотного компаратора, у которого другой вход одновременно с тактовым входом второго реверсивного счетчика импульсов с переменной емкостью соединен с входным зажимом устройства синхронизации. Второй реверсивный счетчик импульсов с переменной емкостью своими входами задания емкости подключен к соответствующим выходам первого реверсивного счетчика импульсов, старшим выходом - к одному входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, другой вход которого соединен с выходом второго мультиплексора, а остальными выходами - к соответствующим адресным входам второго мультиплексора. Входы управления реверсом обоих реверсивных счетчиков импульсов присоединены к выходу фазочастотного компаратора, а выход переноса второго реверсивного счетчика импульсов с переменной емкостью присоединен к тактовому входу первого реверсивного счетчика импульсов. Соответствующие информационные входы обоих мультиплексоров объединены, а выход первого мультиплексора подключен к входу инвертора.

В предпочтительном варианте исполнения второй реверсивный счетчик импульсов с переменной емкостью может быть выполнен на основе реверсивного двоичного счетчика импульсов, снабженного тактовым входом, входом реверса счета, информационными входами и входом параллельной записи информации. Дополнительно в такой счетчик импульсов введены компаратор и демультиплексор, информационные входы которого служат входами задания емкости, адресный вход присоединен к входу реверса счета реверсивного двоичного счетчика импульсов, а первая группа выходов соединена с соответствующими информационными входами реверсивного двоичного счетчика импульсов. Компаратор, у которого выход, служащий выходом переноса второго реверсивного счетчика импульсов с переменной емкостью, соединен с входом параллельной записи информации реверсивного двоичного счетчика импульсов. Первая группа входов компаратора при этом соединена с соответствующими выходами реверсивного двоичного счетчика импульсов, а вторая группа входов - с второй группой выходов демультиплексора.

Фазочастотный компаратор в устройстве синхронизации может быть выполнен на паре синхронных триггеров, тактовые входы которых служат входами фазочастотного компаратора, с общей цепью сброса через первый элемент И-НЕ, у которого входы присоединены с прямыми выходами соответствующих триггеров. Дополнительно фазочастотный компаратор содержит третий триггер и второй и третий элементы И-НЕ. При этом третий триггер, выход которого является выходом фазочастотного компаратора, входами подключен к выходам соответствующих второго и третьего элементов И-НЕ. Входы каждого из дополнительных элементов И-НЕ присоединены к разноименным выходам соответсвующих синхронных триггеров из названной пары основных синхронных триггеров.

Если оба входящих в устройство синхронизации мульгиплексора имеют по n адресных входов, то линия задержки должна иметь 2'' отводов, первый реверсивный счетчик импульсов должен состоять из по крайней мере n разрядов, а второй реверсивный счетчик импульсов должен иметь (n+1) разряд. Для придания устройству синхронизации большей инерционности в условиях флуктуирующей фазы входных сигналов первый реверсивный счетчик 9 импульсов может содержать более n разрядов, из которых используются n старших.

Многоотводная линия задержки может выполняться как в виде электромагнитной линии задержки, так и на других физических принципах, например в виде последовательной цепи из электронных элементов задержки на основе логических элементов.

На фиг. 1 представлена электрическая функциональная схема устройства синхронизации в соответствии с настоящим изобретением.

На фиг. 2 показан предпочтительный вариант исполнения входящего в устройство синхронизации второго реверсивного счетчика импульсов с переменной емкостью.

На фиг. 3 изображена электрическая функциональная схема возможного варианта осушествления входящего в состав устройства синхронизации фазочастотного компаратора.

Сведения, подтверждающие возможность осуществления изобретения Показанная на фиг. 1 схема предлагаемого устройства синхронизации содержит инвертор 1, нагруженный на многоотводную линию 2 задержки, которая в случае исполнения в виде электромагнитной линии задержки должна быть согласована по выходу (на чертеже не показано). Отводы многоотводной линии 2 задержки присоединены к соответствующим информационным входам первого мультиплексора 3, выходом соединенного с входом инвертора 1 и второго мультиплексора 4, выходом подключенного к одному входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5, у которого выход, подключенный к выходному зажиму устройства 6. соединен также с одним из двух входов фазочастотного компаратора 7, а другой вход - к старшему выходу второго реверсивного счетчика 8 импульсов с переменным модулем счета. Второй реверсивный счетчик 8 импульсов с переменной емкостью своими тремя младшими выходами присоединен к адресным входам второго мультиплексора 4, выходом переноса/заема - к тактовому входу первого реверсивного счетчика 9 импульсов, тактовым входом - к входному зажиму 10 устройства синхронизации и оставшемуся входу фазочастотного компаратора 7. Выход фазочастотного компаратора 7 соединен с входами управления реверсом обоих реверсивных счетчиков 8 и 9 импульсов. В описываемом варианте осуществления оба мультиплексора 3 и 4 имеют по три адресных и по восемь информационных входов, многоотводная линия 2 задержки имеет восемь отводов, первый реверсивный счетчик 9 импульсов состоит из трех разрядов, а второй реверсивный счетчик 8 импульсов с переменной емкостью - из четырех разрядов.

Схема входящего в состав изображенного на фиг. 1 устройства синхронизации реверсивного счетчика 8 импульсов с переменной емкостью показана на фиг. 2. Она состоит из реверсивного двоичного счетчика 11 импульсов, компаратора 12 и демультиплексора 13. Демультиплексор 13 имеет структуру 4х1--->2 и подключает группу из своих четырех входов 11, 15, 16, 17, по которым задается модуль счета, к одной из двух групп выходов в зависимости от сигнала на адресном входе, соединенном с зажимом 18 управления реверсом и входом управления реверсом реверсивного двоичного счетчика 11 импульсов. Одна группа выходов демультиплексора 13 подключена к соответствующим информационным входам реверсивною двоичного счетчика 11 импульсов, а вторая группа его выходов - к соответствующим входам одного сравниваемого числа компаратора 12, входы другого сравниваемого числа компаратора 12 присоединены к соответствующим выходам реверсивного двоичного счетчика 11 импульсов. При этом тактовый вход реверсивного двоичного счетчика 11 импульсов соединен с зажимом 19 тактового входа второго реверсивного счетчика 8 импульсов с переменной емкостью. Выход компаратора 12, подключенный к входу параллельной загрузки реверсивного двоичного счетчика 11 импульсов, служит выходом переноса/заема данного блока, сигнал на котором вырабатывается при равенстве сравниваемых чисел. Параллельная загрузка числа с информационных входов реверсивного двоичного счетчика 11 импульсов осуществляется при поступлении тактового сигнала при наличии уровня логической "1" на входе параллельной нагрузки 1.

Схема фазочастотного компаратора 7, показанная на фиг. 3, состоит из пары синхронных триггеров 20 и 21 D-типа, синхронизирующие входы 22 и 23 которых служат входами фазочастотного компаратора 7, трех элементов И-НЕ 24, 25, 26 и выходного триггера RS-типа 27. Информационные входы D обоих триггеров 20 и 21 подключены к шине логической "1", а их входы асинхронного сброса R - к выходу первого элемента 24, у которого входы присоединены к прямым выходам триггеров 20 и 21 соответственно. Выходы элементов И-НЕ 25 и 26 подключены к входам триггера 27, образующего выходной сигнал фазочастотного компаратора 7. Пара входов элемента И-НЕ 25 подключена соответственно к прямому выходу триггера 20 и инверсному выходу триггера 21, а пара входов элемента И-НЕ 26 присоединена соответственно с прямым выходом триггера 21 и инверсным выходом триггера 20.

Необходимо отметить, что структура фазочастотного компаратора 7 может быть и другой. Например, для работы с нерегулярными кодовыми входными сигналами в нем следует исключить эффект частотной дискриминации, для чего пригоден, в частности, частотнофазовый компаратор по авторскому свидетельству СССР N 983978, кл. H 03 D 13/00.

Для исключения возможного в момент изменения адреса второго мультиплексора 4 дребезга фронта выходного синхросигнала устройство синхронизации может быть снабжено дополнительным фазовым фильтром, как это предложено, например, в авторском свидетельстве СССР N 1674231, кл. G 01 В 5/09.

Прежде чем приступить к описанию работы устройства синхронизации, рассмотрим принципы действии входящих в него реверсивного счетчика 8 импульсов с переменной емкостью и фазочастотного компаратора 7.

Емкость (максимальное хранимое число) реверсивного счетчика 8 импульсов с переменной емкостью (фиг. 2) задается двоичным числом, поступающим на зажимы 14...17, a направление счета - логическим уровнем напряжения на зажиме 18. В режиме суммирования на зажим 18 подается уровень логического нуля, при этом в режим суммирования устанавливается реверсивный двоичный счетчик 11 импульсов, а демультиплексор 13 формирует на его информационных входах число 0000, одновременно передавая двоичное число с зажимов 14...17 на входы B компаратора 12. Поступающие на зажим 19 тактовые импульсы суммируются счетчиком 11 до достижения им состояния, равнозначного заданной емкости. Компаратор 12 после этого вырабатывает сигнал равенства, который поступает на вход L параллельной загрузки реверсивного двоичного счетчика 11 импульсов. При поступлении следующего тактового импульса на зажим 19 происходит загрузка в счетчик 11 числа с его информационных входов, каковым в режиме суммирования является число 0000. Таким образом, в режиме суммирования счетчик 11 циклически принимает состояния от 0000 до числа, равного заданному значению емкости на зажимах 14...17.

В режиме вычитания на зажим 18 поступает уровень логической единицы, что приводит к переходу счетчика 11 в режим вычитания. Одновременно ввиду изменения адреса демультиплексора 13 он начинает передавать число с зажимов 14... 17 на информационные входы счетчика 11, а на входы B компаратора 12 - число 0000. С каждым тактовым импульсом на зажиме 19 содержимое счетчика 11 уменьшается на единицу, пока не достигает нулевого состояния. Тогда компаратор 12 вырабатывает сигнал равенства в виде уровня логической единицы, который подается на вход L параллельной загрузки счетчика 11 импульсов. Поэтому в следующем такте работы в счетчик 11 импульсов записывается число с его информационных входов, т. е. счетчик 11 принимает состояние, равное значению заданной емкости. Таким образом, в режиме вычитания счетчик 11 импульсов циклически принимает состояния от числа, равного значению заданной емкости на зажимах 14...17 до числа 0000.

Фазочастотный компаратор 7 (фиг. 3) построен на основе общеизвестной схемы (см. , например, Титце У., Шенк К. Полупроводниковая схемотехника: Справочное руководство. - М. : Мир, 1982, с. 494, рис. 26.27), включающей пару синхронных триггеров 20 и 21 с общей цепью сброса через элемент И-НЕ 24. Дополнительные элементы И-НЕ 25 и 26 и RS-триггер 27 предназначены для устранения кратковременного импульса, возникающего на выходе второго из взводимых синхронных триггеров перед их общим сбросом, а также для получения потенциального сигнала управления направлением счета обоих реверсивных счетчиков 8 и 9 импульсов на схеме фиг. 1.

Фазочастотный компаратор 7 работает в следующем порядке. В исходном состоянии триггеры 20 и 21 сброшены, триггер 27 сохраняет достигнутое ранее состояние. Если первым приходит сигнал на синхронизирующий вход C триггера 20, то он взводится и через элемент И-НЕ 25, на втором входе которого остается уровень единицы с инверсного выхода триггера 21, устанавливает триггер 27 в единичное состояние. Когда после этого на синхронизирующий вход C триггера 21 приходит второй из сравниваемых сигналов, то и этот триггер взводится. Элемент И-НЕ 24, фиксируя совпадение единиц на своих входах, одновременно сбрасывает триггеры 20 и 21. Кратковременный импульс сброса с выхода триггера 21 на триггер 27 через элемент И-НЕ 26 не проходит, так как на его другом входе во время действия этого кратковременного импульса удерживается логический нуль с инверсного выхода триггера 20. В противоположном случае, когда первым взводится триггер 21, а вторым - триггер 20, устройство работает аналогично, с тем отличием, что RS-триггер 27 принимает противоположное нулевое состояние. Следовательно, выходной сигнал фазочастотного компаратора, формируемый триггером 27, представляет собой уровень напряжения, отражающий знак фазовой разности сравниваемых сигналов.

Устройство синхронизации (фиг. 1) работает следующим образом. В отсутствии на зажиме 10 входных сигналов реверсивные счетчики 8 и 9 сохраняют произвольные статические состояния. Двоичное содержимое первого реверсивного счетчика 9 задает емкость второго реверсивного счетчика 8 импульсов переменной емкости, а именно устанавливает ее в два раза больше указанного содержимого монтажным путем за счет подключения каждого i-го выхода счетчика 9 к (i+1)-му входу задания емкости счетчика 8 и соединения младшего входа задания емкости счетчика 8 с шиной логического нуля. В соответствии с адресом, который равен двоичному значению содержимого первого реверсивного счетчика 9 импульсов, первый мультипклексор 3 подключает ко входу инвертора 1 отвод многоотводной линии 2 задержки, порядковый номер которого равен адресу. В инверторе 1, охваченном обратной связью через многоотводную линию 2 задержки, генерируются импульсы с периодом T₀ = 2kt_з, где k - адрес мультиплесксора 3, t_з - время задержки одной секции линии 2 задержки.

Таким образом, объединенные описанными связями инвертор 1, многоотводная линия 2 задержки и мультиплексор 3 образуют многофазный опорный генератор, количество фаз которого и, следовательно, частота устанавливаются выходным числом первого реверсивного счетчика 9 импульсов. Выходами опорного генератора являются все 2'' отводов многоотводной линии 2 задержки, из которых при адресе, равном k, используются k отводов. На первом отводе линии 2 задержки образуется основной опорный сигнал, а на остальных - его сдвинутые по фазе на π/k /k копии.

Второй мультиплексор 4 под управлением второго реверсивного счетчика 8 импульсов с переменной емкостью выбирает одну из фаз опорного генератора и с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5, работающего как управляемый инвертор, формирует синхросигнал на выходном зажиме 6 либо в виде самого выбранного опорного сигнала, либо в виде его инверсии в зависимости oт состояния старшего n-го выхода счетчика 8. Заметим, что совокупность импульсов на k отводах многоотводной линии 2 задержки и их инверсий, образующихся на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 при поступлении уровня логической единицы с n-го выхода счетчика 8, составляет, как и в прототипе, ансамбль из 2k опорных фаз с равномерным сдвигом π/k, "сшитых" в пределах полного опорного периода.

Все 2'' выходов опорного генератора подключены к информационным входам второго мультиплексора 4, адрес на котором задается младшими n выходами (от 0-го до (n-1)-го) реверсивного счетчика 8 импульсов с переменной емкостью. Двоичное содержимое k реверсивного счетчика 9 импульсов устанавливает емкость счетчика 8 равной 2k, т.е. равной числу фаз многофазного опорного генератора. В отсутствии на зажиме 10 входных сигналов ввиду неизменности адреса второго мультиплексора 4 частота синхросигналов на зажиме 6 равна опорной частоте, а их фаза произвольна и неизменна по отношению к фазе опорных сигналов.

Если на зажим 10 поступают входные сигналы, то фазочастотный компаратор 7 определяет знак разности между их фазой и фазой синхросигналов на зажиме 6 и переводит в зависимости от знака оба реверсивных счетчика 8 и 9 либо в режим суммирования при положительном знаке (синхросигнал отстает), либо в режим вычитания при отрицательном знаке (синхросигнал опережает). По мере поступления входных сигналов на зажим 10 реверсивный счетчик 8 импульсов с переменной емкостью посредством ориентированных в сторону компенсации фазовой разности изменения адреса мультиплексора 4 и логического уровня на втором входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 осуществляет подстройку фазы синхросигналов на выходном зажиме 6. При появлению сигнала переноса/заема в реверсивном счетчике 8 импульсов с переменной емкостью, что происходит после неоднократной коррекции фазы cинхросигнала в одном направлении и свидетельствует о неравенстве опорной и входной частот, этот сигнал поступает на тактовый вход реверсивного счетчика 9 импульсов. В результате содержимое этого счетчика получает приращение на +1 или -1, что приводит к изменению числа фаз опорного генератора с изменением опорной частоты и к соответствующему изменению емкости реверсивного счетчика 8 импульсов с переменной емкостью.

Процесс установления синхронизма путем подстройки фазы синхросигналов посредством второго реверсивного счетчика 8 импульсов с переменной емкостью и подстройки опорной частоты, а вместе с ней и номинальной частоты синхросигналов, посредством первого реверсивного счетчика 9 импульсов продолжается до полного совпадения фаз входного сигнала на зажиме 10 и выходного синхросигнала на зажиме 6. В дальнейшем состояние синхронизма поддерживается с погрешностью ±1 счета второго реверсивного счетчика 8 импульсов с переменной емкостью, что в фазовом исчислении соответствует погрешности π/k. За счет дополнительной цепи коррекции опорной частоты в устройстве синхронизации достигается расширенная по сравнению с прототипом и другими аналогами частотная полоса синхронизации.

Формула изобретения

1. Устройство синхронизации, содержащее инвертор, нагруженный на многоотводную линию задержки, отводы которой присоединены к соответствующим информационным входам первого мультиплексора, и первый реверсивный счетчик импульсов, выходами подключенный к соответствующим адресным входам первого мультиплексора, отличающийся тем, что в него дополнительно введены второй мультиплексор, второй реверсивный счетчик импульсов с переменной емкостью, фазочастотный компаратор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого, служащий выходом устройства синхронизации, подключен к одному входу фазочастотного компаратора, у которого другой вход одновременно с тактовым входом второго реверсивного счетчика импульсов с переменной емкостью соединен с входным зажимом устройства синхронизации, при этом второй реверсивный счетчик импульсов с переменной емкостью своими входами задания емкости подключен к соответствующим выходам первого реверсивного счетчика импульсов, старшим выходом - к одному входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, другой вход которого соединен с выходом второго мультиплексора, а остальными выходами - к соответствующим адресным входам второго мультиплексора, входы управления реверсом обоих реверсивных счетчиков импульсов присоединены к выходу фазочастотного компаратора, выход переноса второго реверсивного счетчика импульсов с переменной емкостью присоединен к тактовому входу первого реверсивного счетчика импульсов, соответствующие информационные входы обоих мультиплексоров объединены, а выход первого мультиплексора подключен к входу инвертора.

2. Устройство синхронизации по п.1, отличающееся тем, что второй реверсивный счетчик импульсов с переменной емкостью выполнен на основе реверсивного двоичного счетчика импульсов, снабженного тактовым входом, входом реверса счета, информационными входами и входом параллельной записи информации, и содержит дополнительно компаратор и демультиплексор, информационные входы которого служат входами задания емкости, адресный вход присоединен к входу реверса счета реверсивного двоичного счетчика импульсов, а первая группа выходов соединена с соответствующими информационными входами реверсивного двоичного счетчика импульсов, причем компаратор, у которого выход, служащий выходом переноса второго реверсивного счетчика импульсов с переменной емкостью, соединен с входом параллельной записи информации реверсивного двоичного счетчика импульсов, первая группа входов - с соответствующими выходами реверсивного двоичного счетчика импульсов, а вторая группа входов - с второй группой выходов демультиплексора.

3. Устройство синхронизации по п.1, отличающееся тем, что фазочастотный компаратор в нем содержит пару синхронных триггеров, тактовые входы которых служат входами фазочастотного компаратора, с общей цепью сброса через первый элемент И-НЕ, своими входами соединенного с прямыми выходами соответствующих триггеров, дополнительные триггер и второй и третий элементы И-НЕ, при этом дополнительный триггер, выход которого является выходом фазочастотного компаратора, входами подключен к выходам соответствующих второго и третьего элементов И-НЕ, входы каждого из дополнительных элементов И-НЕ присоединены к разноименным выходам соответствующих синхронных триггеров из названной пары.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3