Устройство цикловой синхронизации

 

Изобретение относится к технике цифровой связи, а именно к устройствам цикловой синхронизации цифровых систем передачи с временным уплотнением. Технический результат - повышение помехоустойчивости синхронизации. Устройство цикловой синхронизации содержит регистр сдвига 1, дешифратор 2, делитель 5, первый анализатор 3, первый решающий узел 4, распределитель стробирующих подставок 6, второй и третий анализаторы 7 и 8, второй и третий решающие узлы 9 и 10, делитель на два 1, первый и второй, третий и четвертый блоки памяти 12, 13, 14, и 15, мультиплексор 16, устройство коррекции 17. Устройство цикловой синхронизации позволяет повысить помехоустойчивость цифровых систем передачи с временным уплотнением, так как при искажении команды управления выравниваем не происходит потеря циклового синхронизма в аппаратуре приема компонентных групповых сигналов. 1 ил.

Изобретение относится к технике цифровой связи, а именно к устройствам цикловой синхронизации цифровых систем передачи с временным уплотнением.

Известно устройство цикловой синхронизации [1], содержащее опознаватель циклового синхросигнала, вход устройства, блок выделения тактовой частоты, распределитель импульсов, выход устройства, триггер, первый, второй и третий элементы И, элемент ИЛИ, регистр.

Данное устройство сокращает время вхождения в цикловой синхронизм за счет дополнительного регистра. Но уменьшение времени вхождения в цикловой синхронизм недостаточно при длине цикла в несколько раз больше длины регистра и при высоком уровне помех.

Наиболее близким по технической сущности к заявленному изобретению является, выбранное в качестве прототипа устройство цикловой синхронизации [2] , содержащее опознаватель синхрогруппы, состоящий из регистра сдвига и дешифратора, анализатор, решающий узел, делитель частоты, соединенные определенным образом.

Недостатком данного устройства является невысокая помехоустойчивость.

Технической задачей изобретения является повышение помехоустойчивости синхронизации.

Указанная задача решается тем, что в устройство цикловой синхронизации, содержащее регистр сдвига, дешифратор, первый анализатор, первый решающий узел, делитель частоты, причем тактовый ТИ и информационный ГС входы устройства цикловой синхронизации соединены с соответствующими входами регистра сдвига, информационные выходы m0 - mn которого соединены с входами дешифратора, выход которого соединен с входом первого анализатора, выходы отклика U_от и ошибки U_ош которого соединены с соответствующими входами первого решающего узла, выход поиска СП которого соединен с соответствующим входом делителя частоты, другой тактовый ТИ вход которого соединен с соответствующим входом устройства цикловой синхронизации, введены распределитель стробирующих подставок, второй и третий анализаторы, второй и третий решающие узлы, делитель на два, первый, второй, третий и четвертый блоки памяти, мультиплексор, устройство коррекции, причем адресные выходы A0 - An делителя частоты соединены с соответствующими входами первого, второго, третьего и четвертого блоков памяти и входами распределителя стробирующих подставок, выход стробирующей подставки ПСК под позиции синхрокомбинации D2 которого соединен с другим входом первого анализатора и входом устройства коррекции, выход стробирующей подставки ПСК(-1) под позиции предшествующие синхрокомбинации на один тактовый интервал D1 соединен с входом второго анализатора и другим входом устройства коррекции, выход стробирующей подставки ПСК(+1) под позиции последующие после синхрокомбинации на один тактовый интервал D3 соединен с входом третьего анализатора и другим входом устройства коррекции, выход стробирующей подставки ПСТ под позиции стаффинга D4 соединен с соответствующим входом устройства коррекции, выход стробирующей подставки КЦ под позиции конца цикла D0 соединен с соответствующими входами устройства коррекции и делителя на два, выход которого соединен с входами записи-считывания З/С первого, второго, третьего и четвертого блоков памяти, другие входы данных I первого и второго блоков памяти соединены с информационным ГС входом устройства цикловой синхронизации, выходы данных D которых соединены соответственно со входами данных I третьего и четвертого блоков памяти, выходы данных D которых соединены соответственно с информационными входами D1 и D2 мультиплексора, другой адресный вход A которого соединен с выходом делителя на два.

Информационный выход Y мультиплексора соединен с информационным входом ГС устройства коррекции, тактовый ТИ вход которого соединен с соответствующим входом устройства цикловой синхронизации, выход СБРОС которого соединен с соответствующим входом делителя частоты, вход наличия синхронизации ФАЗА соединен с соответствующим выходом первого решающего узла, входы коррекции СКФ(-1) и СКФ(+1) соединены с соответствующими выходами второго и третьего решающих узлов, входы наличия синхронизации ФАЗА которых соединены с соответствующим выходом первого решающего узла, другие входы отклика U_от и ошибки U_ош соединены соответственно с выходами второго и третьего анализаторов, другие входы которых соединены с выходом дешифратора, тактовый ТИ информационный ГС выходы и выход импульса цикловой синхронизации ИЦС устройства коррекции являются выходами устройства цикловой синхронизации.

При рассмотрении процедуры группообразования высших порядков можно сделать вывод, что длительность цикла составляет определенное количество тактовых интервалов. Часть из них предназначаются для информации на каждый компонентный сигнал, для передачи циклового (сверхциклового) синхросигнала, для передачи команд управления согласованием скоростей и для организации тактовых интервалов X. Поскольку X может быть либо вставкой, либо информацией, то каждому компонентному сигналу соответствует N или N - 1 бит. При подобной процедуре группообразования видно, что если искажения могут вызвать восприятие вставки, как информационного бита (или наоборот), то цель операции выравнивания скоростей не достигается, кроме того, ошибочная интерпретация команды управления выравниванием приводит к потере приема компонентных групповых сигналов, что в свою очередь приводит к ухудшению помехоустойчивости устройств цикловой синхронизации.

В связи с вышеизложенным актуальной проблемой является создание устройства цикловой синхронизации с повышенной помехоустойчивостью, при искажении команды управления выравниванием. Известное устройство [2] в данной ситуации выйдет из состояния синхронизма. Предлагаемое устройство цикловой синхронизации удержит состояние синхронизма, осуществит коррекцию фазы и тактового интервала, предназначенного в цикле под бит вставки, в результате чего не произойдет потеря приема компонентных групповых сигналов нижестоящих уровней цифровой иерархии.

Новизна технического решения заключается в наличии в заявленном устройстве новых схемных элементов: распределителя стробирующих подставок, второго и третьего анализаторов, второго и третьего решающих узлов, делителя на два, блоков памяти, мультиплексора, устройства коррекции.

Таким образом, изобретение соответствует критерию "Новизна".

Анализ известных технических решений в исследуемой и смежной областях позволяет сделать вывод, что введенные функциональные узлы известны. Однако введение их в устройство цикловой синхронизации с указанными связями придает ему новые свойства. Введенные функциональные узлы взаимодействуют таким образом, что позволяют осуществить удержание синхронизма компонентных групповых сигналов при искажении команды управления выравниванием.

Таким образом, изобретение соответствует критерию "Изобретательский уровень", так как оно для специалиста явным образом не следует из уровня техники.

Изобретение может быть использовано в цифровых системах передачи высших порядков с асинхронным группообразованием цифровых сигналов.

Таким образом, изобретение соответствует критерию "Промышленная применимость".

На чертеже представлена структурная электрическая схема предлагаемого устройства.

Устройство цикловой синхронизации содержит регистр сдвига 1, дешифратор 2, первый анализатор 3, первый решающий узел 4, делитель частоты 5, распределитель стробирующих подставок 6, второй и третий анализаторы 7 и 8, второй и третий решающие узлы 9 и 10, делитель на два 11, первый, второй, третий и четвертый блоки памяти 12, 13, 14 и 15, мультиплексор 16, устройство коррекции 17, причем тактовый ТИ и информационный ГС входы устройства цикловой синхронизации соединены с соответствующими входами регистра сдвига 1, информационные выходы m0 - mn которого соединены с входами дешифратора 2, выход которого соединен с входом первого анализатора 3, выходы отклика U_от и ошибки U_ош которого соединены с соответствующими входами первого решающего узла 4, выход поиска СП которого соединен с соответствующим входом делителя частоты 5, другой тактовый ТИ вход которого соединен с соответствующим входом устройства цикловой синхронизации, адресные выходы A0 - An которого соединены с соответствующими входами первого, второго, третьего и четвертого блоков памяти 12, 13, 14 и 15 и входами распределителя стробирующих подставок 6, выход стробирующей подставки ПСК под позиции синхрокомбинации D2 которого соединен с другим входом первого анализатора 3 и входом устройства коррекции 17, выход стробирующей подставки ПСК(-1) под позиции, предшествующие синхрокомбинации на один тактовый интервал D1, соединен с входом второго анализатора 7 и другим входом устройства коррекции 17, выход стробирующей подставки ПСК(+1) под позиции последующие после синхрокомбинации на один тактовый интервал D3 соединен с входом третьего анализатора 8 и другим входом устройства коррекции 17, выход стробирующей подставки ПСТ под позиции стаффинга D4 соединен с соответствующим входом устройства коррекции 17.

Выход стробирующей подставки КЦ под позиции конца цикла D0 соединен с соответствующими входами устройства коррекции 17 и делителя на два 11, выход которого соединен с входами записи-считывания З/С первого, второго, третьего и четвертого блоков памяти 12, 13, 14 и 15, другие входы данных I первого и второго блоков памяти 12 и 13 соединены с информационным ГС входом устройства цикловой синхронизации, выходы данных D которых соединены соответственно со входами данных I третьего и четвертого блоков памяти 14 и 15, выходы данных D которых соединены соответственно с информационными входами D1 и D2 мультиплексора 16, другой адресный вход А которого соединен с выходом делителя на два 11, информационный выход Y мультиплексора 16 соединен с информационным входом ГС устройства коррекции 17, тактовый ТИ вход которого соединен с соответствующим входом устройства цикловой синхронизации, выход СБРОС которого соединен с соответствующим входом делителя частоты 5.

Вход наличия синхронизации ФАЗА соединен с соответствующим выходом первого решающего узла 4, входы коррекции СКФ(-1) и СКФ(+1) соединены с соответствующими выходами второго и третьего решающих узлов 9 и 10, входы наличия синхронизации ФАЗА которых соединены с соответствующим выходом первого решающего узла 4, другие входы отклика U_от и ошибки U_ош соединены соответственно с выходами второго и третьего анализаторов 7 и 8, другие входы которых соединены с выходом дешифратора 2, тактовый ТИ информационный ГС выходы и выход импульса цикловой синхронизации ИЦС устройства коррекции 17 являются выходами устройства цикловой синхронизации.

Устройство работает следующим образом.

Делитель 5 частоты делит последовательность тактовых импульсов, поступающих на тактовый ТИ вход устройства до частоты следования циклов. С его адресных выходов A0 - An сигналы счета поступают на соответствующие входы распределителя стробирующих подставок 6 и на адресные входы A0 - An первого, второго, третьего и четвертого блоков памяти 12, 13, 14 и 15.

Распределитель стробирующих подставок 6 формирует последовательности подставок под символы группового сигнала, его выходы определяется следующими позициями: - выход D0 - стробирующая подставка КЦ под позиции конца цикла; - выход D1 - стробирующая подставка (ПСК-1) под позиции, предшествующие синхрокомбинации на один тактовый интервал; - выход D2 - стробирующая подставка ПСК под позиции синхрокомбинации; - выход D3 - стробирующая подставка (ПСК+1) под позиции, последующие после синхрокомбинации на один тактовый интервал; - выход D4 - стробирующая подставка ПСТ под позиции стаффинга.

Групповой сигнал, поступающий на информационный ГС вход устройства цикловой синхронизации, поступает на входы данных I первого и второго блоков памяти 12 и 13. С выхода данных D первого блока памяти 12 групповой сигнал поступает на вход данных 1 третьего блока памяти 14, а с выхода данных D второго блока памяти 13 - на вход данных I четвертого блока памяти 15. Кроме того, с выхода D0 распределителя стробирующих подставок 6 на входы записи - считывания З/С первого, второго, третьего и четвертого блоков памяти 12, 13, 14 и 15 через делитель на два 11 поступает стробирующая подставка КЦ под позиции конца цикла. Первый, второй, третий и четвертый блоки памяти 12, 13, 14 и 15 имеют два режима работы.

В 1-ом режиме: - в первый и четвертый блоки памяти 12 и 15 производится запись данных, а из второго и третьего блоков памяти 13 и 14 их считывание.

Во 2-ом режиме: - из первого и четвертого блоков памяти 12 и 15 производится считывание данных, а во второй и третий блоки памяти 13 и 14 их запись.

С выходов данных D третьего и четвертого блоков памяти 14 и 15 групповой сигнал поступает на информационные входы D1 и D2 мультиплексора 16, который управляется сигналом с выхода делителя на два 11. На его информационный выход Y пропускается сначала информационный поток, поступивший на информационный вход D1 мультиплексора 16, а через период цикла поток, поступивший на информационный вход D2. Узел, состоящий из перечисленных устройств, осуществляет задержку группового сигнала на период, равный двум циклам, в случае необходимости при добавлении дополнительных блоков памяти задержку можно увеличить на время, необходимое для последующей обработки сигнала. С информационного выхода Y мультиплексора 16 групповой сигнал поступает на информационный вход ГС устройства коррекции 17.

Не задержанный групповой сигнал с информационного ГС входа устройства цикловой синхронизации поступает на соответствующий вход регистра сдвига 1, в котором осуществляется запись информации на позициях синхрокомбинации в цикле. Разрядность m регистра сдвига 1 определяется количеством символов в синхрокомбинации. С информационных выходов m0 - mn регистра сдвига 1 комбинации принимаемых элементов сообщения в параллельном коде поступают на соответствующий вход дешифратора 2. При поступлении в регистр сдвига 1 синхросигнала, на первый анализатор 3 с выхода дешифратора 2 поступает сигнал соответствия синхрокомбинации. Предложенный первый анализатор 3 и первый решающий узел 4 имеют два режима работы: 1 режим - поиск, фиксация и удержание синхронизма; 2 режим - коррекция фазы и тактового интервала вставки.

Первоначально устройство цикловой синхронизации находится в первом режиме. При несовпадении стробирущей подставки ПСК под позиции синхрокомбинации с выхода D2 распределителя стробирующих 6 подставок с сигналом соответствия синхрокомбинации из дешифратора 2, первый анализатор 3 формирует сигнал ошибки U_ош, первый решающий узел 4 формирует сигнал поиска СП, который фазирует делитель частоты 5 так, что следующая подставка ПСК формируется распределителем стробирующих подставок 6 ровно через цикл плюс один тактовый интервал. Тем самым производится анализ следующих позиций группового сигнала.

При совпадении подставки ПСК с выхода D2 распределителя стробирующих подставок 6 с сигналом соответствия синхрокомбинации из дешифратора 2, первый анализатор 3 формирует сигнал отклика U_от, первый решающий узел 4 принимает решение о повторном анализе данных позиций через период цикла. Обычно процесс поиска считается завершенным при первом обнаружении истинной синхрогруппы, однако в режим удержания устройство цикловой синхронизации переводится, как правило, после неоднократного обнаружения синхросигнала на одних и тех же позициях в соседних циклах принимаемого сигнала.

При переходе устройства цикловой синхронизации в режим удержания первый решающий узел 4 формирует сигнал наличия синхронизации ФАЗА, который запрещает работу второго и третьего решающих узлов 9 и 10, а также устройства коррекции 17. Устройство цикловой синхронизации переходит во второй режим работы только во время контроля за позициями синхросигнала.

В случае искажения команды управления выравниванием происходит удаление или добавление одного тактового интервала. В первом случае первый решающий узел 4 получает из первого анализатора 3 сигнал ошибки U_ош и перестает формировать сигнал наличия синхронизации ФАЗА. Происходит совпадение стробирующей подставки ПСК(-1) под позиции, предшествующие синхрокомбинации на один тактовый интервал с выхода D1 распределителя стробирующих подставок 6 с состоянием соответствия синхрокомбинации с выхода дешифратора 2, второй анализатор 7 формирует сигнал отклика _от, поступающий на соответствующий вход второго решающего узла 9.

Второй решающий узел 9 вырабатывает сигнал коррекции СКФ(-1), запускающий устройство коррекции 17. На информационный вход ГС устройства коррекции 17 поступает задержанный групповой сигнал, на тактовый ТИ вход - тактовые импульсы, стробирующая подставка ПСТ под позицию стаффинга и сигнал коррекции СКФ(-1). Устройство коррекции 17 на месте ложного выпадения формирует тактовый интервал, импульс цикловой синхронизации ИЦС и сигналом СБРОС фазирует делитель частоты 5. При анализе позиций группового сигнала следующего цикла сигнал отклика U_от с выхода первого анализатора 3 поступает на соответствующий вход первого решающего узла 4, который подтверждает нахождение устройства цикловой синхронизации в режиме синхронизма, формирует сигнал наличия синхронизации ФАЗА, запрещающий работу второго и третьего решающих узлов 9 и 10, а также устройства коррекции 17.

В случае обратной интерпретации команды управления выравниванием сигнал отклика U_от формируется третьим анализатором 8, а третий решающий узел 10 вырабатывает сигнал коррекции СКФ(+1). В этом случае устройство коррекции 17 на месте ложной вставки удаляет один тактовый интервал, формирует импульс цикловой синхронизации ИЦС и фазирует делитель частоты 5. При анализе позиций следующего цикла сигнал отклика U_от с выхода первого анализатора 3 поступает на соответствующий вход решающего узла 4, который подтверждает нахождение устройства цикловой синхронизации в режиме синхронизма, формирует сигнал наличия синхронизации ФАЗА, запрещающий работу второго и третьего решающих узлов 9 и 10, а также устройства коррекции 17.

В случае истинной потери синхронизма на выходах всех анализаторов формируются сигнал ошибки U_ош, второй и третий решающие узлы 9 и 10 не вырабатывают сигналы коррекции СКФ(+1), СКФ(-1), что запрещает работу устройства коррекции 17. Обнаружитель отсутствия синхронизма первого решающего узла 4 отработает заданный критерий выхода и переводит устройство цикловой синхронизации в режим поиска.

Предлагаемое изобретение позволяет повысить помехоустойчивость устройств цикловой синхронизации, так как при искажении команды управления выравниванием не происходит потеря циклового синхронизма в аппаратуре приема компонентных групповых сигналов.

Формула изобретения

Устройство цикловой синхронизации, содержащее регистр сдвига, дешифратор, первый анализатор, первый решающий узел, делитель частоты, причем тактовый ТИ и информационный ГС входы устройства цикловой синхронизации соединены с соответствующими входами регистра сдвига, информационные выходы mO - mn которого соединены со входами дешифратора, выход которого соединен со входом первого анализатора, выходы отклика U_от и ошибки U_ош которого соединены с соответствующими входами первого решающего узла, выход поиска СП которого соединен с соответствующим входом делителя частоты, другой тактовый ТИ вход которого соединен с соответствующим входом устройства цикловой синхронизации, отличающееся тем, что введены распределитель стробирующих подставок, второй и третий анализаторы, второй и третий решающие узлы, делитель на два, первый, второй, третий и четвертый блоки памяти, мультиплексор, устройство коррекции, причем адресные выходы АО-Аn делителя частоты соединены с соответствующими входами первого, второго, третьего и четвертого блоков памяти и входами распределителя стробирующих подставок, выход стробирующей подставки ПСК под позиции синхрокомбинации D2 которого соединен с другим входом первого анализатора и входом устройства коррекции, выход стробирующей подставки ПСК(-1) под позиции, предшествующие синхрокомбинации на один тактовый интервал D1, соединен со входом второго анализатора и другим входом устройства коррекции, выход стробирующей подставки ПСК(+1) под позиции, последующие после синхрокомбинации на один тактовый интервал D3, соединен со входом третьего анализатора и другим входом устройства коррекции, выход стробирующей подставки ПСТ под позиции стаффинга D4 соединен с соответствующим входом устройства коррекции, выход стробирующей подставки КЦ под позиции конца цикла D0 соединен с соответствующими входами устройства коррекции и делителя на два, выход которого соединен со входами записи-считывания 3/С первого, второго, третьего и четвертого блоков памяти, другие входы данных 1 первого и второго блоков памяти соединены с информационным ГС входом устройства цикловой синхронизации, выходы данных D которых соединены соответственно со входами данных 1 третьего и четвертого блоков памяти, выходы данных D которых соединены соответственно с информационными входами D1 и D2 мультиплексора, другой адресный вход А которого соединен с выходом делителя на два, информационный выход Y мультиплексора соединен с информационным входом ГС устройства коррекции, тактовый ТИ вход которого соединен с соответствующим входом устройства цикловой синхронизации, выход СБРОС которого соединен с соответствующим входом делителя частоты, вход наличия синхронизации ФАЗА соединен с соответствующим выходом первого решающего узла, входы коррекции СКФ(-1) и СКФ(+1) соединены с соответствующими выходами второго и третьего решающих узлов, входы наличия синхронизации ФАЗА которых соединены с соответствующим выходом первого решающего узла, другие входы отклика U_от ошибки U_ош соединены соответственно с выходами второго и третьего анализаторов, другие входы которых соединены с выходом дешифратора, тактовый ТИ, информационный ГС выходы и выход импульса цикловой синхронизации ИЦС устройства коррекции являются выходами устройства цикловой синхронизации.

РИСУНКИ

Рисунок 1