Способ и устройство сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов

 

Изобретение относится к области электросвязи, а именно к технике сжатия дискретных сообщений для их передачи и хранения, таких, как преобразованные к цифровому виду речевые, звуковые, телевизионные, факсимильные и т.п. сообщения. Техническим результатом является уменьшение времени передачи кодированной последовательности по каналу связи или уменьшение требуемого объема устройств хранения кодированной последовательности. Способ заключается в предварительной дискретизации кодируемой последовательности из символов бесконечного алфавита, формировании аппроксимирующих кодируемых последовательностей, их кодировании, определении и сравнении длины каждой аппроксимирующей кодированной последовательности с предварительно заданной предельно допустимой длиной, стирании указанных последовательностей, для которых длины превышают предельно допустимую длину, выборе из оставшихся последовательностей наиболее близкой к кодируемой последовательности и принятии ее в качестве кодированной последовательности двоичных символов. 2 с. и 9 з.п.ф-лы, 29 ил.

Предлагаемые технические решения объединены единым изобретательским замыслом и относятся к области электросвязи, а именно к технике сжатия дискретных сообщений для их передачи и хранения, таких как преобразованные к цифровому виду речевые, звуковые, телевизионные, факсимильные и т.п. сообщения.

Заявляемые изобретения могут быть использованы для уменьшения времени передачи кодированной последовательности двоичных символов по каналу связи или для уменьшения требуемого объема устройств хранения кодированной последовательности двоичных символов.

Известен способ сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов, описанный, например, в учебнике: А.Г. Зюко, Д.Д. Кловский, В.И. Коржик, М.В. Назаров "Теория электрической связи". - М.: Радио и связь, 1999, стр. 24-25. Он заключается в считывании очередного символа кодируемой последовательности, состоящей из k символов бесконечного алфавита, сравнении его с символами упорядоченного m-ичного алфавита и выборе из них наиболее близкого к очередному символу кодируемой последовательности, который преобразуют в двоичное представление и записывают в кодированную последовательность двоичных символов. Данный способ известен как способ импульсно-кодовой модуляции предварительно дискретизированных последовательностей непрерывных значений.

Известен также способ сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов, описанный, например, в книге: Банкет В.Л., Дорофеев В.М. "Цифровые методы в спутниковой связи". - М. : Радио и связь, 1982, стр. 98. Он заключается в считывании очередного символа кодируемой последовательности, состоящей из k символов бесконечного алфавита, сравнении его с прогнозируемым значением очередного символа кодируемой последовательности и записи в кодированную последовательность двоичных символов нулевого двоичного символа, если прогнозируемое значение оказалось больше или равным значения очередного символа кодируемой последовательности. Если прогнозируемое значение оказалось меньше значения очередного символа кодируемой последовательности, то в кодированную последовательность двоичных символов записывают единичный двоичный символ. Данный способ известен как способ дельта-модуляции предварительно дискретизированных последовательностей непрерывных значений.

Недостатком известных способов сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов является относительно большое время передачи кодированной последовательности двоичных символов по каналу связи или относительно большой требуемый объем устройств хранения кодированной последовательности. Это обусловлено тем, что известные способы не способны сжимать кодируемую последовательность, имеющую вероятность P ее появления, в кодированную последовательность двоичных символов длины L бит менее чем значение P logP, что описано, например, в книге: Р.Е. Кричевский "Сжатие и поиск информации" - М. : Радио и связь, 1988, стр. 6.

Известные устройства сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов описаны, например, в книге Макхоул Дж., Рукос С., Гиш Г. Векторное квантование при кодировании речи. - ТИИЭР, 1985, т.73, N 11, с. 19-61. Данные устройства включают блоки преобразования очередного символа кодируемой последовательности в ближайший символ упорядоченного m-ичного алфавита, блоки подсчета частости появления символов упорядоченного m-ичного алфавита в кодируемой последовательности и блоки кодирования символов упорядоченного m-ичного алфавита в двоичные символы. Входами устройств являются входы блоков преобразования очередного символа кодируемой последовательности в ближайший символ упорядоченного m-ичного алфавита, выходы которых соединены с информационными входами блоков кодирования символов упорядоченного m-ичного алфавита в двоичные символы и с информационными входами блоков подсчета частости появления символов упорядоченного m-ичного алфавита в кодируемой последовательности. Выходы блоков подсчета частости появления символов упорядоченного m-ичного алфавита в кодируемой последовательности соединены с управляющими входами блоков кодирования символов упорядоченного m-ичного алфавита в двоичные символы. Работа данных устройств заключаются в последовательном считывании очередного символа кодируемой последовательности, его преобразовании в ближайший символ упорядоченного m-ичного алфавита, отображении ближайшего символа упорядоченного m-ичного алфавита в кодированную последовательность двоичных символов по правилу, учитывающему вероятности появления символов упорядоченного m-ичного алфавита, подсчитываемыми блоками подсчета частости появления символов упорядоченного m-ичного алфавита в кодируемой последовательности.

Недостатком известных устройств сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов является относительно большое время передачи кодированной последовательности двоичных символов по каналу связи или относительно большой требуемый объем устройств хранения кодированной последовательности двоичных символов. Это обусловлено тем, что известные устройства не способны сжимать кодируемую последовательность, имеющую вероятность P ее появления, в кодированную последовательность двоичных символов длины L бит менее чем значение P logP, что описано, например, в книге: Р.Е. Кричевский "Сжатие и поиск информации ". - М.: Радио и связь, 1988, стр. 6.

Наиболее близким по своей технической сущности к заявленному способу является известный способ, описанный в патенте США N 4652856, МПК⁶ H 03 M 7/30 от 24.03.87. Способ - прототип заключается в том, что предварительно устанавливают двоичное значение нижней границы кодирования длиной 2w двоичных разрядов, где w ≥ 2, и двоичное значение кодового интервала длиной w двоичных разрядов. Двоичное значение нижней границы кодирования длиной 2w двоичных разрядов устанавливают равным двоичному числу, состоящему из w нулевых двоичных разрядов в целой его части и из w нулевых двоичных разрядов в дробной его части и двоичное значение кодового интервала длиной w двоичных разрядов устанавливают равным двоичному числу, состоящему из единичного значения в целой его части и w-1 нулевых двоичных разрядов в дробной его части.

Последовательно, начиная с первого и до последнего, считывают очередной символ кодируемой последовательности, состоящей из k символов, где k ≥ 2, упорядоченного m-ичного алфавита, где m ≥ 2, и идентифицируют его с i-м, где i = 1, 2, ..., m, символом упорядоченного m-ичного алфавита.

Затем вычисляют статистические параметры очередного символа кодируемой последовательности, для чего в части кодируемой последовательности, предшествующей очередному символу кодируемой последовательности, определяют двоичное число n_i его появлений, сумму Q_j двоичных чисел появлений символов кодируемой последовательности, предшествующих очередному символу кодируемой последовательности в упорядоченном m-ичном алфавите, сумму Q_m двоичных чисел появлений символов кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите, и двоичное число N появлений всех символов упорядоченного m-ичного алфавита.

После чего нормализуют вычисленные статистические параметры N, n_i, Q_i и Q_m очередного символа кодируемой последовательности выполнением следующей последовательности действий: устанавливают нормализованное значение очередного символа кодируемой последовательности равным значению последовательно сдвинутого в направлении старших разрядов двоичного числа N появлений всех символов упорядоченного m-ичного алфавита в части кодируемой последовательности, предшествующей очередному символу кодируемой последовательности, на такое число γ разрядов, при котором нормализованное значение будет находиться в предопределенном диапазоне значений. Затем устанавливают нормализованное значение очередного символа кодируемой последовательности равным значению последовательно сдвинутого в направлении старших разрядов на γ разрядов двоичного числа n_i появлений очередного символа кодируемой последовательности в части кодируемой последовательности, предшествующей очередному символу кодируемой последовательности. После чего устанавливают нормализованное значение суммы очередного символа кодируемой последовательности равным значению последовательно сдвинутой в направлении старших разрядов на γ разрядов суммы Q_i двоичных чисел появлений символов кодируемой последовательности, предшествующих очередному символу кодируемой последовательности в упорядоченном m-ичном алфавите, в части кодируемой последовательности, предшествующей очередному символу кодируемой последовательности. Далее устанавливают нормализованное значение суммы очередного символа кодируемой последовательности равным значению последовательно сдвинутой в направлении старших разрядов на γ разрядов суммы Q_j,m двоичных чисел появлений символов кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите, в части кодируемой последовательности, предшествующей очередному символу кодируемой последовательности.

Нижний предел предопределенного диапазона значений устанавливают равным двоичному числу 0.11, а верхний предел предопределенного диапазона значений устанавливают меньшим двоичного числа 1.1.

Затем по нормализованным значениям статистических параметров очередного символа кодируемой последовательности уточняют двоичные значения нижней границы кодирования и кодового интервала выполнением следующей последовательности действий.

Если нормализованное значение суммы очередного символа кодируемой последовательности меньше двоичного значения кодового интервала, то значение переменной β устанавливают в нулевое значение, иначе значение переменной β устанавливают в единичное значение. Далее, если очередной символ кодируемой последовательности не является последним символом упорядоченного m-ичного алфавита, то двоичное значение нижней границы кодирования заменяют суммой нормализованного значения суммы очередного символа кодируемой последовательности и двоичного значения нижней границы кодирования и двоичное значение кодового интервала заменяют нормализованным значением n_i очередного символа кодируемой последовательности. Иначе, если очередной символ кодируемой последовательности является последним символом упорядоченного m-ичного алфавита, то двоичное значение нижней границы кодирования заменяют суммой нормализованного значения суммы очередного символа кодируемой последовательности и двоичного значения нижней границы кодирования и двоичное значение кодового интервала заменяют разностью между двоичным значением кодового интервала и нормализованным значением суммы очередного символа кодируемой последовательности. Далее, если переменная β имеет единичное значение, то двоичные значения нижней границы кодирования и кодового интервала сдвигают в направлении их старших разрядов на один разряд.

Затем выделяют и считывают в кодированную последовательность неизменяемую часть двоичного значения нижней границы кодирования. Выделение неизменяемой части двоичного значения нижней границы кодирования выполняют определением числа старших разрядов двоичного значения нижней границы кодирования, при котором последовательно сдвинутое в направлении старших разрядов двоичное значение кодового интервала будет находиться в предопределенном диапазоне значений.

Далее стирают считанную часть двоичного значения нижней границы кодирования, сдвигают двоичное значение нижней границы кодирования в направлении старших разрядов на число разрядов его считанной части и дополняют таким же числом нулевых двоичных символов двоичное значение нижней границы кодирования со стороны младших разрядов. После уточнения двоичного значения нижней границы кодирования по нормализованным значениям статистических параметров последнего символа кодируемой последовательности, из позиций старших разрядов двоичного значения нижней границы кодирования последовательно считывают w двоичных символов в кодированную последовательность.

Благодаря перечисленной совокупности существенных признаков, способ-прототип по сравнению с известными аналогами способен сжать кодируемую последовательность из символов упорядоченного m-ичного алфавита, имеющую вероятность P ее появления, в кодированную последовательность двоичных символов длины L бит, сколь угодно близкой к значению P logP.

Однако способ-прототип имеет недостатки.

Способ-прототип имеет ограниченную область его применения. Это обусловлено тем, что способ-прототип способен сжимать кодируемые последовательности, состоящие только из символов упорядоченного m-ичного алфавита, где значение m конечно, в то время как на практике часто требуется сжимать кодируемые последовательности, состоящие из символов бесконечного алфавита.

Кроме того, способ-прототип имеет недостаток, заключающийся в относительно большом времени передачи кодированной последовательности двоичных символов по каналу связи или относительно большом требуемом объеме устройств хранения кодированной последовательности. Это обусловлено тем, что при выполнении предварительного преобразования кодируемой последовательности, состоящей из k символов бесконечного алфавита, в кодируемую последовательность, состоящую из k символов упорядоченного m-ичного алфавита, способ-прототип не способен сжимать кодируемую последовательность из символов упорядоченного m-ичного алфавита, имеющую вероятность P ее появления, в кодированную последовательность двоичных символов длины L бит менее чем значение P logP, что описано, например, в книге: Р.Е. Кричевский "Сжатие и поиск информации". - М.: Радио и связь, 1988, стр. 6.

Наиболее близким по своей технической сущности к заявленному устройству является известное устройство, описанное в патенте США N 4652856, МПК⁶ H 03 M 7/30 от 24.03.87. Известное устройство - прототип включает блок идентификации, вход которого является входом устройства. Выход блока идентификации подключен к информационному входу блока вычисления статистических параметров, выход двоичного числа N_j появлений всех символов упорядоченного m-ичного алфавита, в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, которого подключен к информационному входу первого блока нормализации, выход суммы Q_j,m двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, выход суммы Q_j,i появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, выход двоичного числа n_j,i появлений очередного символа j-й аппроксимирующей кодируемой последовательности в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности блока вычисления статистических параметров подключены к информационным входам, соответственно, первого, второго и третьего регистров нормализующего сдвига. Управляющие входы каждого из регистров нормализующего сдвига объединены и подключены к выходу первого блока нормализации. Выход идентификации очередного символа j-й аппроксимирующей кодируемой последовательности с последним символом упорядоченного m-ичного алфавита блока вычисления статистических параметров подключен к управляющему входу третьего блока коммутации. Выход первого регистра нормализующего сдвига подключен к первому информационному входу компаратора, выходы второго и третьего регистров нормализующего сдвига подключены к информационным входам, соответственно, первого и второго регистров правого сдвига и дополнительно к первым информационным входам, соответственно, первого и второго блоков коммутации. Вторые информационные входы первого и второго блоков коммутации подключены к выходам, соответственно, первого и второго регистров правого сдвига. Выход компаратора подключен к управляющим входам первого и второго блоков коммутации. Выход первого блока коммутации подключен к первым входам вычитателя и сумматора, второй вход вычитателя подключен ко второму информационному входу компаратора и выходу регистра кодового интервала. Выход второго блока коммутации подключен к первому информационному входу третьего блока коммутации, второй информационный вход которого подключен к выходу вычитателя. Выход третьего блока коммутации подключен к информационным входам второго блока нормализации и первого регистра левого сдвига. Выход второго блока нормализации подключен к управляющим входам первого и второго регистров левого сдвига. Информационный вход второго регистра левого сдвига подключен к выходу сумматора, второй вход которого подключен к выходу регистра нижней границы кодирования. Второй информационный вход регистра нижней границы кодирования подключен к выходу первого блока памяти параметров кодирования, выход первого регистра левого сдвига подключен к первому информационному входу регистра кодового интервала, второй информационный вход которого подключен к выходу второго блока памяти параметров кодирования. Выход записи второго регистра левого сдвига является выходом устройства, выход перезаписи второго регистра левого сдвига подключен к первому информационному входу регистра нижней границы кодирования. Блок вычисления статистических параметров, второй блок памяти параметров кодирования и первый блок памяти параметров кодирования снабжены дополнительным управляющим входом, первый блок нормализации, первый и второй регистры правого сдвига, второй блок нормализации, регистр кодового интервала и регистр нижней границы кодирования снабжены первыми и вторыми дополнительными управляющими входами, а первый, второй и третий регистры нормализующего сдвига, первый и второй регистры левого сдвига снабжены первыми, вторыми и третьими дополнительными управляющими входами.

Благодаря перечисленной совокупности существенных признаков, устройство-прототип по сравнению с известными аналогами способно сжимать кодируемую последовательность из символов упорядоченного m-ичного алфавита, имеющую вероятность P ее появления, в кодированную последовательность двоичных символов длины L бит, сколь угодно близкой к значению P logP.

Однако устройство-прототип имеет недостатки.

Устройство-прототип имеет ограниченную область его применения. Это обусловлено тем, что устройство-прототип способно сжимать кодируемые последовательности, состоящие только из символов упорядоченного m-ичного алфавита, где значение m конечно, в то время как на практике часто требуется сжимать кодируемые последовательности, состоящие из символов бесконечного алфавита.

Кроме того, устройство-прототип имеет недостаток, заключающийся в относительно большом времени передачи кодированной последовательности двоичных символов по каналу связи или относительно большом требуемом объеме устройств хранения кодированной последовательности. Это обусловлено тем, что при выполнении предварительного преобразования кодируемой последовательности, состоящей из k символов бесконечного алфавита, в кодируемую последовательность, состоящую из k символов упорядоченного m-ичного алфавита, устройство-прототип не способно сжимать кодируемую последовательность из символов упорядоченного m-ичного алфавита, имеющую вероятность P ее появления, в кодированную последовательность двоичных символов длины L бит менее чем значение P logP, что описано, например, в книге: Р.Е. Кричевский "Сжатие и поиск информации ". - M.: Радио и связь, 1988, стр. 6.

Целью заявляемых изобретений является разработка способа и устройства сжатия кодируемой последовательности, позволяющих расширить область их применения при сжатии не только кодируемой последовательности, состоящей из символов упорядоченного m-ичного алфавита, но и при сжатии кодируемой последовательности, состоящей из символов бесконечного алфавита в кодированную последовательность двоичных символов, обеспечивающих уменьшение времени передачи кодированной последовательности двоичных символов по каналу связи или уменьшения требуемого объема устройств хранения кодированной последовательности двоичных символов за счет дополнительного сжатия кодируемой последовательности, при котором в кодируемую последовательность вносится погрешность, допустимая для ее получателей. В частности, при сжатии кодируемой последовательности из символов бесконечного алфавита, по своей физической сути являющихся последовательностями элементов изображений, глаз человека не замечает погрешности значений яркости элементов изображений, если эта погрешность не превышает 5...7% от их значений яркости, как описано, например, в книге А.В. Дворкович, В.П. Дворкович, Ю.Б. Зубарев и др. "Цифровая обработка телевизионных и компьютерных изображений". - М.: Издание международного центра научной и технической информации, 1997, стр. 78.

В заявляемом способе поставленная цель достигается тем, что в известном способе, заключающемся в том, что предварительно устанавливают двоичное значение нижней границы кодирования длиной 2w двоичных разрядов, где w ≥ 2, и двоичное значение кодового интервала длиной w двоичных разрядов. Последовательно, начиная с первого и до последнего, считывают очередной символ кодируемой последовательности, состоящей из k символов алфавита, где k ≥ 2, последовательно, начиная с первого и до последнего, считывают очередной символ кодируемой последовательности, состоящей из k символов упорядоченного m-ичного алфавита, где m ≥ 2, и идентифицируют его с i-м, где i = 1, 2, ..., m, символом упорядоченного m-ичного алфавита. Вычисляют статистические параметры очередного символа кодируемой последовательности, для чего в части кодируемой последовательности, предшествующей очередному символу кодируемой последовательности, определяют двоичное число n_i его появлений, сумму Q_i двоичных чисел появлений символов кодируемой последовательности, предшествующих очередному символу кодируемой последовательности в упорядоченном m-ичном алфавите, сумму Q_m двоичных чисел появлений символов кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите, и двоичное число N появлений всех символов упорядоченного m-ичного алфавита. После чего нормализуют вычисленные статистические параметры N, n_i, Q_i и Q_m очередного символа кодируемой последовательности, а затем по нормализованным значениям статистических параметров очередного символа кодируемой последовательности уточняют двоичные значения нижней границы кодирования и кодового интервала. Выделяют и считывают в кодированную последовательность неизменяемую часть двоичного значения нижней границы кодирования, после чего стирают считанную часть двоичного значения нижней границы кодирования, сдвигают двоичное значение нижней границы кодирования в направлении старших разрядов на число разрядов его считанной части и дополняют таким же числом нулевых двоичных символов двоичное значение нижней границы кодирования со стороны младших разрядов. После уточнения двоичного значения нижней границы кодирования по нормализованным значениям статистических параметров последнего символа кодируемой последовательности, из позиций старших разрядов двоичного значения нижней границы кодирования последовательно считывают w двоичных символов в кодированную последовательность, отличающийся тем, что предварительно формируют T, где T ≤ m^k, аппроксимирующих кодируемых последовательностей, состоящих из k символов упорядоченного m-ичного алфавита, путем выбора k символов из упорядоченного m-ичного алфавита случайным образом. Для каждой из них устанавливают двоичное значение нижней границы кодирования длиной 2w двоичных разрядов равное двоичному числу, состоящему из w нулевых двоичных разрядов в целой его части и из w нулевых двоичных разрядов в дробной его части, и устанавливают двоичное значение кодового интервала длиной w двоичных разрядов равным двоичному числу, состоящему из единичного значения в целой его части и w-1 нулевых двоичных разрядов в дробной его части.

Последовательно, начиная с первого и до последнего, считывают очередной символ кодируемой последовательности, состоящей из k символов бесконечного алфавита, сравнивают его с символами упорядоченного q-ичного алфавита, где q ≥ m, и выбирают из них наиболее близкий к очередному символу кодируемой последовательности, который записывают в дискретную кодируемую последовательность. Для сравнения каждого очередного символа кодируемой последовательности, состоящей из k символов бесконечного алфавита, с символами упорядоченного q-ичного алфавита из значения очередного символа кодируемой последовательности вычитают значение каждого символа упорядоченного q-ичного алфавита, а наиболее близким к очередному символу кодируемой последовательности выбирают символ упорядоченного q-ичного алфавита с наименьшим положительным значением полученной разности.

Затем из каждой j-й, где j = 1, 2,..., T, аппроксимирующей кодируемой последовательности последовательно, начиная с ее первого символа и до последнего, считывают очередной символ j-й аппроксимирующей кодируемой последовательности и идентифицируют его с i-м символом упорядоченного m-ичного алфавита.

Далее вычисляют статистические параметры N_j, n_j,i, Q_j,i и Q_j,m очередного символа j-й аппроксимирующей кодируемой последовательности, для чего в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, определяют двоичное число n_j,i его появлений, сумму Q_j,i двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите, сумму Q_m двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите, и двоичное число _j появлений всех символов упорядоченного m-ичного алфавита.

Затем статистические параметры N_j, n_j,i, Q_j,i и Q_j,m очередного символа j-й аппроксимирующей кодируемой последовательности нормализуют выполнением следующей последовательности действий. Устанавливают нормализованное значение очередного символа j-й аппроксимирующей кодируемой последовательности равным значению последовательно сдвинутого в направлении старших разрядов двоичного числа N появлений всех символов упорядоченного m-ичного алфавита в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, на такое число γ разрядов, при котором нормализованное значение будет находиться в предопределенном диапазоне значений. Нижний предел предопределенного диапазона значений устанавливают равным двоичному числу 0.11, а верхний предел предопределенного диапазона значений устанавливают меньшим двоичного числа 1.1. Затем устанавливают нормализованное значение очередного символа j-й аппроксимирующей кодируемой последовательности равным значению последовательно сдвинутого в направлении старших разрядов на γ разрядов двоичного числа n_j,i появлений очередного символа j-й аппроксимирующей кодируемой последовательности в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности. После чего устанавливают нормализованное значение суммы очередного символа j-й аппроксимирующей кодируемой последовательности равным значению последовательно сдвинутой в направлении старших разрядов на γ разрядов суммы Q_j,i двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите, в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности. Далее устанавливают нормализованное значение суммы очередного символа j-й аппроксимирующей кодируемой последовательности равным значению последовательно сдвинутой в направлении старших разрядов на γ разрядов суммы Q_j,m двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите, в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности.

Затем по нормализованным значениям статистических параметров очередного символа j-й аппроксимирующей кодируемой последовательности j-е двоичные значения нижней границы кодирования и кодового интервала уточняют выполнением следующей последовательности действий. Если нормализованное значение суммы очередного символа j-й аппроксимирующей кодируемой последовательности меньше j-го двоичного значения кодового интервала, то значение переменной β устанавливают в нулевое значение, иначе значение переменной β устанавливают в единичное значение. Далее, если очередной символ j-й аппроксимирующей кодируемой последовательности не является последним символом упорядоченного m-ичного алфавита, то j-е двоичное значение нижней границы кодирования заменяют суммой нормализованного значения суммы очередного символа j-й аппроксимирующей кодируемой последовательности и j-го двоичного значения нижней границы кодирования и j-е двоичное значение кодового интервала заменяют нормализованным значением очередного символа j-й аппроксимирующей кодируемой последовательности. Иначе, если очередной символ j-й аппроксимирующей кодируемой последовательности является последним символом упорядоченного m-ичного алфавита, то j-е двоичное значение нижней границы кодирования заменяют суммой нормализованного значения суммы очередного символа j-й аппроксимирующей кодируемой последовательности и j-го двоичного значения нижней границы кодирования и j-е двоичное значение кодового интервала заменяют разностью между j-м двоичным значением кодового интервала и нормализованным значением суммы очередного символа j-й аппроксимирующей кодируемой последовательности. Далее, если переменная β имеет единичное значение, то j-е двоичные значения нижней границы кодирования и кодового интервала сдвигают в направлении их старших разрядов на один разряд.

Затем выделяют и считывают в j-ю аппроксимирующую кодированную последовательность неизменяемую часть j-го двоичного значения нижней границы кодирования. Выделение неизменяемой части j-го двоичного значения нижней границы кодирования выполняют определением числа старших разрядов j-го двоичного значения нижней границы кодирования, при котором последовательно сдвинутое в направлении старших разрядов j-е двоичное значение кодового интервала будет находиться в предопределенном диапазоне значений.

Далее стирают считанную часть j-го двоичного значения нижней границы кодирования, сдвигают j-е двоичное значение нижней границы кодирования в направлении старших разрядов на число разрядов его считанной части и дополняют таким же числом нулевых двоичных символов j-е двоичное значение нижней границы кодирования со стороны младших разрядов.

После уточнения j-го двоичного значения нижней границы кодирования по нормализованным значениям статистических параметров последнего символа j-й аппроксимирующей кодируемой последовательности, из позиций старших разрядов j-го двоичного значения нижней границы кодирования последовательно считывают w двоичных символов в j-ю аппроксимирующую кодированную последовательность.

Затем определяют и сравнивают длину L_j каждой j-й аппроксимирующей кодированной последовательности с предварительно заданной предельно допустимой длиной L_пр. Предварительно заданную предельно допустимую длину L_пр устанавливают не менее w+1 двоичных разрядов. Далее j-е аппроксимирующие кодируемые последовательности, для которых длины L_j соответствующих им аппроксимирующих кодированных последовательностей превышают предельно допустимую длину L_пр, стирают.

После чего оставшиеся аппроксимирующие кодируемые последовательности сравнивают с дискретной кодируемой последовательностью, выбирают из них наиболее близкую к дискретной кодируемой последовательности и принимают в качестве кодированной последовательности двоичных символов аппроксимирующую кодированную последовательность, соответствующую выбранной аппроксимирующей кодируемой последовательности. Для сравнения каждой оставшейся аппроксимирующей кодируемой последовательности с дискретной кодируемой последовательностью из значения каждого очередного символа оставшейся аппроксимирующей кодируемой последовательности вычитают значение очередного символа дискретной кодируемой последовательности, абсолютные значения полученных разностей суммируют, а наиболее близкой к дискретной кодируемой последовательности выбирают оставшуюся аппроксимирующую кодируемую последовательность с наименьшей суммой полученных разностей.

Благодаря новой совокупности существенных признаков за счет формирования аппроксимирующих кодируемых последовательностей, замены кодируемой последовательности, состоящей из символов бесконечного алфавита, на дискретную кодируемую последовательность, состоящей из символов q-ичного алфавита, и последующей замены дискретной кодируемой последовательности на такую аппроксимирующую кодируемую последовательность, которую сжимают в аппроксимирующую кодированную последовательность с длиною не более предельно допустимой длины L_пр и которая одновременно является наиболее близкой к дискретной кодируемой последовательности, что обеспечивает уменьшение времени передачи кодированной последовательности по каналу связи или уменьшение требуемого объема устройств хранения кодированной последовательности.

В заявленном устройстве поставленная цель достигается тем, что в известном устройстве, содержащем блок идентификации, выход которого подключен к информационному входу блока вычисления статистических параметров, выход двоичного числа _j появлений всех символов упорядоченного m-ичного алфавита в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, подключен к информационному входу первого блока нормализации. Выход суммы Q_j,m двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, выход суммы Q_j,i появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, и выход двоичного числа n_j,i появлений очередного символа j-й аппроксимирующей кодируемой последовательности в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности блока вычисления статистических параметров подключены к информационным входам, соответственно, первого, второго и третьего регистров нормализующего сдвига. Управляющие входы первого, второго и третьего регистров нормализующего сдвига объединены и подключены к выходу первого блока нормализации, выход идентификации очередного символа j-й аппроксимирующей кодируемой последовательности с последним символом упорядоченного m-ичного алфавита блока вычисления статистических параметров подключен к управляющему входу третьего блока коммутации. Выход первого регистра нормализующего сдвига подключен к первому информационному входу компаратора, выходы второго и третьего регистров нормализующего сдвига подключены к информационным входам, соответственно, первого и второго регистров правого сдвига и дополнительно к первым информационным входам, соответственно, первого и второго блоков коммутации, а вторые информационные входы первого и второго блоков коммутации подключены к выходам, соответственно, первого и второго регистров правого сдвига. Выход компаратора подключен к управляющим входам первого и второго блоков коммутации, выход первого блока коммутации подключен к первым входам вычитателя и сумматора. Второй вход вычитателя подключен ко второму информационному входу компаратора и выходу регистра кодового интервала, выход второго блока коммутации подключен к первому информационному входу третьего блока коммутации, второй информационный вход которого подключен к выходу вычитателя. Выход третьего блока коммутации подключен к информационным входам второго блока нормализации и первого регистра левого сдвига, выход второго блока нормализации подключен к управляющим входам первого и второго регистров левого сдвига. Информационный вход второго регистра левого сдвига подключен к выходу сумматора, второй вход которого подключен к выходу регистра нижней границы кодирования, первый информационный вход которого подключен к выходу перезаписи второго регистра левого сдвига. Второй информационный вход регистра нижней границы кодирования подключен к выходу первого блока памяти параметров кодирования. Выход первого регистра левого сдвига подключен к первому информационному входу регистра кодового интервала, второй информационный вход которого подключен к выходу второго блока памяти параметров кодирования. Блок вычисления статистических параметров, первый и второй блоки памяти параметров кодирования снабжены дополнительным управляющим входом, первый и второй блоки нормализации, первый и второй регистры правого сдвига, регистр кодового интервала и регистр нижней границы кодирования снабжены первыми и вторыми дополнительными управляющими входами, а первый, второй и третий регистры нормализующего сдвига, первый и второй регистры левого сдвига снабжены первыми, вторыми и третьими дополнительными управляющими входами, на которые поступают сигналы управления, формируемыми блоком управления, не входящим в состав заявленного устройства. Дополнительно введены блок дискретной кодируемой последовательности, информационный вход которого является входом устройства, а его выход подключен к первому информационному входу блока выбора, второй информационный вход которого подключен к первому выходу коммутатора, второй выход которого подключен к входу блока идентификации. Информационный вход коммутатора подключен к выходу блока памяти аппроксимирующих кодируемых последовательностей, вход выбора которого подключен к выходу блока сравнения. Выход блока выбора аппроксимирующей последовательности, ближайшей к кодируемой, подключен к управляющему входу блока памяти аппроксимирующих кодированных последовательностей, вход записи и счетный вход которого подключены к выходу записи и счетному выходу, соответственно, второго регистра левого сдвига. Выход считывания блока памяти аппроксимирующих кодированных последовательностей является информационным выходом устройства, выход сравнения блока памяти аппроксимирующих кодированных последовательностей подключен к первому информационному входу блока сравнения, второй информационный вход которого подключен к выходу блока памяти предельно допустимой длины, причем коммутатор, блок сравнения и блок памяти предельно допустимой длины снабжены дополнительным управляющим входом, а блок дискретной кодируемой последовательности, блок выбора, блок памяти аппроксимирующих кодируемых последовательностей и блок памяти аппроксимирующих кодированных последовательностей снабжены первыми и вторыми дополнительными управляющими входами, на которые поступают сигналы управления, формируемыми блоком управления, не входящим в состав заявленного устройства.

Благодаря новой совокупности существенных признаков за счет дополнительного введения блока дискретной кодируемой последовательности, блока памяти аппроксимирующих кодируемых последовательностей, коммутатора, блока выбора, блока памяти аппроксимирующих кодированных последовательностей, блока сравнения и блока памяти предельно допустимой длины, выполняющих действия замены кодируемой последовательности, состоящей из символов бесконечного алфавита, на дискретную кодируемую последовательность, состоящей из символов m-ичного алфавита, с последующей заменой последней на такую аппроксимирующую кодируемую последовательность, которая сжимается в аппроксимирующую кодированную последовательность с длиною не более предельно допустимой длины L_пр и которая одновременно является наиболее близкой к дискретной кодируемой последовательности, уменьшается время передачи кодированной последовательности по каналу связи или уменьшается требуемый объем устройств хранения кодированной последовательности.

Проведенный заявителем анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностями признаков, тождественными всем признакам заявляемых способа и устройства сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов, отсутствуют. Следовательно, каждое из заявленных изобретений соответствует условию патентоспособности "Новизна".

Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипов признаками каждого заявляемого изобретения, показали, что они не следуют явным образом из уровня техники. Из определенного заявителем уровня техники не выявлена известность влияния предусматриваемых существенными признаками каждого из заявляемых изобретений на достижение указанного технического результата. Следовательно, каждое из заявляемых изобретений соответствует условию патентоспособности "Изобретательский уровень".

Заявленные объекты изобретения поясняются чертежами, на которых: - на фиг. 1 - осциллограммы, поясняющие суть заявляемого способа сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов; - на фиг. 2 - алгоритм сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов согласно заявляемого способа; - на фиг. 3 - значения статистических параметров очередного символа кодируемой последовательности согласно способа-прототипа; - на фиг. 4 - значения параметров кодирования при сжатии кодируемой последовательности из символов упорядоченного m-ичного алфавита в кодированную последовательность двоичных символов согласно способа-прототипа; - на фиг. 5 - значения статистических параметров очередного символа кодируемой последовательности согласно заявляемого способа; - на фиг. 6 - значения параметров кодирования при сжатии кодируемой последовательности из символов упорядоченного m-ичного алфавита в кодированную последовательность двоичных символов согласно заявляемого способа; - на фиг. 7 - структурная схема устройства сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов; - на фиг. 8 - структурная схема блока дискретной кодируемой последовательности 1; - на фиг. 9 - структурная схема модуля опорного напряжения 1.2.1;
- на фиг. 10 - структурная схема блока памяти аппроксимирующих кодируемых последовательностей 2;
- на фиг. 11 - структурная схема коммутатора 3;
- на фиг. 12 - структурная схема управляемого переключателя 3.1;
- на фиг. 13 - структурная схема блока выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой;
- на фиг. 14 - структурная схема блока идентификации 5;
- на фиг. 15 - структурная схема блока вычисления статистических параметров 6;
- на фиг. 16 - структурная схема первого блока нормализации 7;
- на фиг. 17 - структурная схема первого регистра нормализующего сдвига 8;
- на фиг. 18 - структурная схема первого регистра правого сдвига 11;
- на фиг. 19 - структурная схема первого блока коммутации 15;
- на фиг. 20 - структурная схема второго блока нормализации 18;
- фиг. 21 - структурная схема регистра кодового интервала 22;
- на фиг. 22 - структурная схема первого регистра левого сдвига 23;
- на фиг. 23 - структурная схема второго регистра левого сдвига 24;
- на фиг. 24 - структурная схема блока памяти аппроксимирующих кодированных последовательностей 26;
- на фиг. 25 - структурная схема модуля коммутации 26.3;
- на фиг. 26 - структурная схема первого модуля мультиплексирования 26.7;
- на фиг. 27 - структурная схема второго модуля мультиплексирования 26.8;
- на фиг. 28 - структурная схема блока сравнения 27;
- на фиг. 29 - временные диаграммы, поясняющие суть работы устройства сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов.

Реализация заявляемого способа объясняется следующим образом.

Для своевременной передачи кодируемых последовательностей из символов бесконечного алфавита по каналам связи или для их хранения в устройствах хранения с ограниченным допустимым объемом устройств хранения их предварительно преобразуют в кодируемые последовательности, состоящие из символов упорядоченного m-ичного алфавита, которые затем сжимают в кодированные последовательности двоичных символов, что позволяет уменьшить время передачи кодированной последовательности по каналу связи или требуемый объем устройств хранения кодированной последовательности. Предварительное преобразование кодируемых последовательностей из символов бесконечного алфавита в кодируемые последовательности из символов упорядоченного m-ичного алфавита выполняется из-за невозможности обработки символов бесконечного алфавита известными способами цифровой обработки при использовании существующих вычислительных средств с ограниченной разрядностью.

В известных способах сжатия кодируемой последовательности из символов упорядоченного m-ичного алфавита в кодированную последовательность двоичных символов время передачи кодированной последовательности по каналу связи или требуемый объем устройств хранения кодированной последовательности не может быть сделано меньшим значения L/R, в котором L есть длина кодированной последовательности двоичных символов, равная значению P logP, где P является вероятностью появления кодируемой последовательности из символов упорядоченного m-ичного алфавита, а R есть скорость передачи кодированной последовательности по каналу связи или ее записи в устройство хранения, что описано, например, в книге: Р.Е. Кричевский "Сжатие и поиск информации". - М.: Радио и связь, 1988, стр. 6. Однако время передачи кодированной последовательности по каналу связи или требуемый объем устройств ее хранения может быть сделано меньшим значения L/R, если сжимать кодируемые последовательности из символов бесконечного алфавита с погрешностью, допустимой для получателя кодируемой последовательности, что описано, например, в книге К. Шеннон "Работы по теории информации и кибернетике". - М.: Иностранная литература, 1963, стр. 618. Допустимость указанной погрешности кодируемых последовательностей объясняется тем, что, например, глаз человека не замечает искажение изображения, если яркости составляющих их элементов, являющихся элементами кодируемых последовательностей, и отображаются в общем случае значениями бесконечной длины, искажаются не более чем на 5-7%, как описано в книге, например, А. В. Дворкович, В. П. Дворкович, Ю. Б. Зубарев и др. "Цифровая обработка телевизионных и компьютерных изображений". - М.: Издание международного центра научной и технической информации, 1997, стр. 78. Вид допускающих погрешность кодируемых последовательностей аналоговых речевых, звуковых, телевизионных, факсимильных и подобных им сообщений, дискретизированных с частотой дискретизации F = 1/T, показан на фиг. 1(а). Вид допускающих погрешность кодируемых последовательностей цифровых речевых, звуковых, телевизионных, факсимильных и подобных им сообщений, дискретизированных с частотой дискретизации F = 1/T и квантованных на 2^m уровней (2^m > 2), показан на фиг. 1(б). Вид допускающих погрешность кодируемых последовательностей цифровых речевых, звуковых, телевизионных, факсимильных и подобных им сообщений, дискретизированных с частотой дискретизации F = 1/T и квантованных на 2^q уровней (2^q > 2), где q > m, показан на фиг. 1(в). Вид кодированных последовательностей двоичных символов показан на фиг. 1(г).

На фиг. 1(г) показано, что длина кодированной последовательности двоичных символов может быть больше предельно допустимой длины L_пр, где значение предельно допустимой длины L_пр установлено меньше значения P logP, где P есть вероятность появления кодируемой последовательности из символов упорядоченного m-ичного алфавита. Дополнительное сжатие кодируемой последовательности с указанной допустимой погрешностью позволяет уменьшить время передачи кодированной последовательности по каналу связи или требуемый объем устройств хранения кодированной последовательности. Поэтому для передачи кодируемых последовательностей по каналам связи или для их хранения в устройствах хранения с ограниченным допустимым объемом устройств хранения существенные преимущества имеет использование сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов с потерей информации, несущественной для получателя, обеспечивающее уменьшение времени их передачи или объем устройств их хранения.

В заявляемом способе предварительно формируют T, где T ≤ m^k, m ≥ 2, k ≥ 2, аппроксимирующих кодируемых последовательностей, состоящих из k символов упорядоченного m-ичного алфавита. Чем большее количество T аппроксимирующих кодируемых последовательностей сформировано, тем выше вероятность выбора среди них наиболее близкой к кодируемой последовательности. Каждую аппроксимирующую кодируемую последовательность формируют путем выбора k символов из упорядоченного m-ичного алфавита случайным образом, описанным, например, в книге: Д. Кнут "Искусство программирования на ЭВМ". - М.: Мир, 1977, т. 2, стр. 22. Вид T аппроксимирующих кодируемых последовательностей представлен на фиг. 1(д).

Для каждой аппроксимирующей кодируемой последовательности устанавливают двоичное значение нижней границы кодирования длиной 2w двоичных разрядов, равное двоичному числу, состоящему из w нулевых двоичных разрядов в целой его части и из w нулевых двоичных разрядов в дробной его части и устанавливают двоичное значение кодового интервала длиной w двоичных разрядов, равное двоичному числу, состоящему из единичного значения в целой его части и w-1 нулевых двоичных разрядов в дробной его части. Известные способы установления двоичного значения нижней границы кодирования длиной 2w двоичных разрядов и двоичного значения кодового интервала длиной w двоичных разрядов описаны, например, в книге Rissanen J., Langdon G. Universal modeling and coding. // IEEE Transaction on Information Theory. - Vol. IT-27, 1981, N 1, Jan., p. 12-23.

Последовательно, начиная с ее первого символа и до последнего, считывают очередной символ кодируемой последовательности, состоящей из k символов бесконечного алфавита. Известные способы последовательного считывания очередного символа из кодируемой последовательности описаны, например, в учебнике: А. Г. Зюко, Д.Д.Кловский, В.И.Коржик, М.В.Назаров "Теория электрической связи". - М.: Радио и связь, 1999, стр. 26. Очередной символ кодируемой последовательности сравнивают с символами упорядоченного q-ичного алфавита и выбирают из них наиболее близкий к очередному символу кодируемой последовательности, который записывают в дискретную кодируемую последовательность. Для сравнения каждого очередного символа кодируемой последовательности, состоящей из k символов бесконечного алфавита, с символами упорядоченного q-ичного алфавита из значения очередного символа кодируемой последовательности вычитают значение каждого символа упорядоченного q-ичного алфавита. Наиболее близким к очередному символу кодируемой последовательности выбирают символ упорядоченного q-ичного алфавита с наименьшим положительным значением полученной разности. Известные способы вычитания из значения очередного символа кодируемой последовательности значений символов упорядоченного q-ичного алфавита описаны, например, в учебнике: А.Г.Зюко, Д.Д.Кловский, В.И.Коржик, М. В. Назаров "Теория электрической связи". - М.: Радио и связь, 1999, стр. 52. Известные способы выбора наиболее близкого к очередному символу кодируемой последовательности символа упорядоченного q-ичного алфавита по наименьшему положительному значению полученной разности описаны, например, в книге Д. Кнут "Искусство программирования на ЭВМ". - М.: Мир, 1978, т. 3, стр. 219. Известные способы записи символов упорядоченного q-ичного алфавита в дискретную кодируемую последовательность описаны, например, в книге Б.А. Калабеков "Микропроцессоры и их применение в системах передачи и обработки". - М.: Радио и связь, 1988, стр. 34.

Последовательно, начиная с ее первого символа и до последнего, считывают очередной символ из каждой j-й, где j = 1, 2,..., T, аппроксимирующей кодируемой последовательности. Известные способы последовательного считывания очередного символа из аппроксимирующей кодируемой последовательности описаны, например, в книге Б.А. Калабеков "Микропроцессоры и их применение в системах передачи и обработки". - М.: Радио и связь, 1988, стр. 34.

Очередной символ j-й аппроксимирующей кодируемой последовательности идентифицируют с i-м символом упорядоченного m-ичного алфавита. Для идентификации очередного символа j-й аппроксимирующей кодируемой последовательности с i-м символом упорядоченного m-ичного алфавита его последовательно сравнивают с каждым из m символов упорядоченного m-ичного алфавита до выявления совпадения. Известные способы идентификации описаны, например, в книге: У. Питерсон, Э. Уэлдон "Коды исправляющие ошибки". - М.: Мир, 1976, стр. 15.

Далее вычисляют статистические параметры N_j, n_j,i, Q_j,i и Q_j,m очередного символа j-й аппроксимирующей кодируемой последовательности. Для этого в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, определяют двоичное число n_j,i его появлений, как описано, например, в патенте США N 4652856 от 24.03.87.

В части j-й аппроксимирующей кодируемой последовательности, предшествующей ее очередному символу, определяют сумму Q_j,i двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите, как описано, например, в патенте США N 4652856 от 24.03.87.

В части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, определяют сумму Q_m двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите, как описано, например, в патенте США N 4652856 от 24.03.87.

В части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, определяют двоичное число N_j появлений всех символов упорядоченного m-ичного алфавита, как описано, например, в патенте США N 4652856 от 24.03.87.

Затем статистические параметры N_j, n_j,i, Q_j,i и Q_j,m очередного символа j-й аппроксимирующей кодируемой последовательности нормализуют выполнением следующей последовательности действий. Устанавливают нормализованное значение очередного символа j-й аппроксимирующей кодируемой последовательности равным значению последовательно сдвинутого в направлении старших разрядов двоичного числа N появлений всех символов упорядоченного m-ичного алфавита в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, на такое число γ разрядов, при котором нормализованное значение будет находиться в предопределенном диапазоне значений. Нижний предел предопределенного диапазона значений устанавливают равным двоичному числу 0.11, а верхний предел предопределенного диапазона значений устанавливают меньшим двоичного числа 1.1. Известные способы последовательного сдвига в направлении старших разрядов двоичного числа описаны, например, в книге Б.А. Калабеков "Микропроцессоры и их применение в системах передачи и обработки". - М.: Радио и связь, 1988, стр. 10. Известные способы сравнения двоичного числа с нижним и верхним пределами предопределенного диапазона значений описаны, например, в книге Д. Кнут "Искусство программирования на ЭВМ". - М.: Мир, 1978, т. 3, стр. 219.

Затем устанавливают нормализованное значение очередного символа j-й аппроксимирующей кодируемой последовательности равным значению последовательно сдвинутого в направлении старших разрядов на γ разрядов двоичного числа n_j,i появлений очередного символа j-й аппроксимирующей кодируемой последовательности в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности. После чего устанавливают нормализованное значение суммы очередного символа j-й аппроксимирующей кодируемой последовательности равным значению последовательно сдвинутой в направлении старших разрядов на γ разрядов суммы Q_j,i двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите, в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности. Далее устанавливают нормализованное значение суммы очередного символа j-й аппроксимирующей кодируемой последовательности равным значению последовательно сдвинутой в направлении старших разрядов на γ разрядов суммы Q_j,m двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите, в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности.

Затем по нормализованным значениям статистических параметров очередного символа j-й аппроксимирующей кодируемой последовательности j-е двоичные значения нижней границы кодирования и кодового интервала уточняют выполнением следующей последовательности действий. Если нормализованное значение суммы очередного символа j-й аппроксимирующей кодируемой последовательности меньше j-го двоичного значения кодового интервала, то значение переменной β устанавливают в нулевое значение, иначе значение переменной β устанавливают в единичное значение. Известные способы сравнения нормализованного значения суммы очередного символа j-й аппроксимирующей кодируемой последовательности с j-м двоичным значением кодового интервала описаны, например, в книге Д. Кнут "Искусство программирования на ЭВМ". - М. : Мир, 1978, т. 3, стр. 219. Далее, если очередной символ j-й аппроксимирующей кодируемой последовательности не является последним символом упорядоченного m-ичного алфавита, то j-е двоичное значение нижней границы кодирования заменяют суммой нормализованного значения суммы очередного символа j-й аппроксимирующей кодируемой последовательности и j-го двоичного значения нижней границы кодирования и j-е двоичное значение кодового интервала заменяют нормализованным значением очередного символа j-й аппроксимирующей кодируемой последовательности. Иначе, если очередной символ j-й аппроксимирующей кодируемой последовательности является последним символом упорядоченного m-ичного алфавита, то j-е двоичное значение нижней границы кодирования заменяют суммой нормализованного значения суммы очередного символа j-й аппроксимирующей кодируемой последовательности и j-го двоичного значения нижней границы кодирования и j-е двоичное значение кодового интервала заменяют разностью между j-м двоичным значением кодового интервала и нормализованным значением суммы очередного символа j-й аппроксимирующей кодируемой последовательности. Далее, если переменная β имеет единичное значение, то j-е двоичные значения нижней границы кодирования и кодового интервала сдвигают в направлении их старших разрядов на один разряд. Известные способы сдвига в направлении старших разрядов на один разряд j-х двоичных значений нижней границы кодирования и кодового интервала описаны, например, в книге Б.А. Калабеков "Микропроцессоры и их применение в системах передачи и обработки". - М.: Радио и связь, 1988, стр. 10.

Выделение неизменяемой части j-го двоичного значения нижней границы кодирования заключается в следующем. Выделение неизменяемой части j-го двоичного значения нижней границы кодирования выполняют определением числа α старших разрядов j-го двоичного значения нижней границы кодирования, при котором последовательно сдвинутое в направлении старших разрядов j-е двоичное значение кодового интервала будет находиться в предопределенном диапазоне значений. Часть j-го двоичного значения нижней границы кодирования, составляющая число α старших разрядов, является неизменяемой частью j-го двоичного значения нижней границы кодирования. В книге, например, Rissanen J., Langdon G. Universal modeling and coding. // IEEE Transaction on Information Theory. - Vol. IT-27, 1981, N 1, Jan., p. 12-23, доказывается, что при указанной последовательности действий выделенная часть j-го двоичного значения нижней границы кодирования не изменяется ни при каких последующих считываемых символах аппроксимирующей кодируемой последовательности, что позволяет считывать в j-ю аппроксимирующую кодированную последовательность неизменяемую часть j-го двоичного значения нижней границы кодирования. Известные способы выделения неизменяемой части j-го двоичного значения нижней границы кодирования описаны, например, в патенте США N4652856 от 24.03.87.

В j-ю аппроксимирующую кодированную последовательность считывают неизменяемую часть j-го двоичного значения нижней границы кодирования. Известные способы считывания в j-ю аппроксимирующую кодированную последовательность неизменяемой части j-го двоичного значения нижней границы кодирования описаны, например, в патенте США N 4652856 от 24.03.87.

Считанную часть j-го двоичного значения нижней границы кодирования стирают. Известные способы стирания считанной части j-го двоичного значения нижней границы кодирования описаны, например, в книге: У. Питерсон, Э. Уэлдон "Коды исправляющие ошибки". - М.: Мир, 1976, стр. 17.

Затем сдвигают j-е двоичное значение нижней границы кодирования в направлении старших разрядов на число разрядов его считанной части и дополняют таким же числом нулевых двоичных символов j-е двоичное значение нижней границы кодирования со стороны младших разрядов. Известные способы сдвига j-го двоичного значения нижней границы кодирования в направлении старших разрядов на число разрядов его считанной части описаны, например, в книге Б.А. Калабеков "Микропроцессоры и их применение в системах передачи и обработки". - М. : Радио и связь, 1988, стр. 10. Известные способы дополнения таким же числом нулевых двоичных символов j-го двоичного значения нижней границы кодирования со стороны младших разрядов описаны, например, в книге Б.А. Калабеков "Микропроцессоры и их применение в системах передачи и обработки". - М.: Радио и связь, 1988, стр. 14.

После уточнения j-го двоичного значения нижней границы кодирования по нормализованным значениям статистических параметров последнего символа j-й аппроксимирующей кодируемой последовательности, последовательное считывание w двоичных символов из позиций старших разрядов j-го двоичного значения нижней границы кодирования в j-ю аппроксимирующую кодированную последовательность заключается в следующем. Уточнение j-го двоичного значения нижней границы кодирования по нормализованным значениям статистических параметров последнего символа j-й аппроксимирующей кодируемой последовательности выполняют точно так же, как уточнение j-го двоичного значения нижней границы кодирования по нормализованным значениям статистических параметров очередного символа j-й аппроксимирующей кодируемой последовательности. В качестве последнего символа j-й аппроксимирующей кодируемой последовательности используется наиболее редко встречающийся символ конца последовательности, поэтому для обеспечения возможности восстановления кодируемой последовательности из кодированной последовательности необходимо последовательное считывание w двоичных символов из позиций старших разрядов j-го двоичного значения нижней границы кодирования в j-ю аппроксимирующую кодированную последовательность. Известные способы последовательного считывания w двоичных символов из позиций старших разрядов j-го двоичного значения нижней границы кодирования в j-ю аппроксимирующую кодированную последовательность описаны, например, в книге Б.А. Калабеков "Микропроцессоры и их применение в системах передачи и обработки". - М.: Радио и связь, 1988, стр. 34. Вид T аппроксимирующих кодированных последовательностей представлен на фиг. 1(е).

Затем определяют и сравнивают длину L_j каждой j-й аппроксимирующей кодированной последовательности с предварительно заданной предельно допустимой длиной L_пр. Определение длины L_j каждой j-й аппроксимирующей кодированной последовательности заключается в подсчете числа двоичных разрядов в каждой j-й аппроксимирующей кодированной последовательности. Известные способы определения длины L_j каждой j-й аппроксимирующей кодированной последовательности описаны, например, в книге Б.А. Калабеков "Микропроцессоры и их применение в системах передачи и обработки". - М.: Радио и связь, 1988, стр. 14. Известные способы сравнения длины L_j каждой j-й аппроксимирующей кодированной последовательности с предварительно заданной предельно допустимой длиной L_пр описаны, например, в книге У. Питерсон, Э. Уэлдон "Коды исправляющие ошибки". - М.: Мир, 1976, стр. 52.

Установление предварительно заданной предельно допустимой длины L_пр заключается в следующем. Предельно допустимую длину L_пр устанавливают не менее w+l двоичных разрядов. При увеличении числа двоичных разрядов, равного предельно допустимой длины L_пр, погрешность сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов уменьшается, что описано, например, в книге К. Шеннон "Работы по теории информации и кибернетике". - М.: Иностранная литература, 1963, стр. 618. Известные способы установления предварительно заданной предельно допустимой длины L_пр описаны, например, в книге К. Шеннон "Работы по теории информации и кибернетике". - М.: Иностранная литература, 1963, стр. 618.

Стирание j-х аппроксимирующих кодируемых последовательностей, для которых длины L_j соответствующих им аппроксимирующих кодированных последовательностей превышают предельно допустимую длину L_пр, заключается в следующем. Для каждой j-й аппроксимирующей кодируемой последовательности сравнивается ее длина L_j с предельно допустимой длиной L_пр, и, если значение L, превышает значение L_пр, j-ю аппроксимирующую кодируемую последовательность стирают. Известные способы стирания аппроксимирующих кодируемых последовательностей описаны, например, в книге: У. Питерсон, Э. Уэлдон "Коды исправляющие ошибки". - М.: Мир, 1976, стр. 17. Вид оставшихся аппроксимирующих кодируемых последовательностей представлен на фиг. 1(ж).

Оставшиеся аппроксимирующие кодируемые последовательности сравнивают с дискретной кодируемой последовательностью. Известные способы сравнения оставшихся аппроксимирующих кодируемых последовательностей с дискретной кодируемой последовательностью описаны, например, в книге: У. Питерсон, Э. Уэлдон "Коды исправляющие ошибки". - М.: Мир, 1976, стр. 52. Для сравнения используют метрику Ли, в соответствии с которой для сравнения каждой оставшейся аппроксимирующей кодируемой последовательности с дискретной кодируемой последовательностью из значения каждого очередного символа оставшейся аппроксимирующей кодируемой последовательности вычитают значение очередного символа дискретной кодируемой последовательности и для каждой оставшейся аппроксимирующей кодируемой последовательности абсолютные значения полученных разностей суммируют.

Из оставшихся аппроксимирующих кодируемых последовательностей выбирают наиболее близкую к кодируемой последовательности, соответствующую наименьшей сумме полученных разностей. Известные способы выбора минимального значения среди нескольких значений описаны, например, в книге: Д. Кнут "Искусство программирования на ЭВМ". - М.: Мир, 1978, т. 3, стр. 219. Примерный вид выбранной аппроксимирующей кодируемой последовательности представлен на фиг. 1(з).

В качестве кодированной последовательности двоичных символов принимают аппроксимирующую кодированную последовательность, соответствующую выбранной аппроксимирующей кодируемой последовательности. Примерный вид принятой в качестве кодированной последовательности двоичных символов аппроксимирующей кодированной последовательности, соответствующей выбранной аппроксимирующей кодируемой последовательности, представлен на фиг. 1(и). Алгоритм сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов согласно заявляемого способа представлен на фиг. 2.

В аналитической форме данные действия можно записать следующим образом.

ν = 1, 2,..., k,
X^{^} = (x^{^}₁,x^{^}₂,...,x^{^}_ν,...,x^{^}_k), ν = 1, 2,..., k,
S = (s₁, s₂,..., s_i,..., s_m), i = 1, 2,..., m,
Y_j = (y_1,j,y_2,j,...,y_ν,j,...,y_k,j), ν = 1, 2,..., k, j = 1, 2,..., T, T ≤ m^k,
Z_j = (z_1,j,z_2,j,...,z_ν,j,...,z_k,j), ν = 1, 2,..., k, j = 1, 2,..., T, T ≤ m^k,
Q_j,i = n_j,1 + n_j,2 + ... + n_j,i-1,
Q_j,m = n_j,1 + n_j,2 + ... + n_j,m-1,
N_j = n_j,1 + n_j,2 + ... +n_j,m,
0,11 ≤ 2γ×N_j< 1,1,






Z^*_j = argmin {d(X^{^},Y_j), j = 1,2,...,T}
при условии L_j ≤ L_пр,
где X - кодируемая последовательность, состоящая из k, где k ≥ 2, символов бесконечного алфавита,
X^ - кодируемая последовательность, состоящая из k, где k ≥ 2, символов упорядоченного q-ичного алфавита,
S - упорядоченный m-ичный алфавит, состоящий из m, где m ≥ 2, символов,
Y_j - j-я аппроксимирующая кодируемая последовательность, состоящая из k символов упорядоченного m-ичного алфавита,
Z_j - j-я аппроксимирующая кодированная последовательность двоичных символов,
Q_j,i - сумма двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите, в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности,
Q_j,m - сумма двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите, в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности,
N_j - двоичное число появлений всех символов упорядоченного m-ичного алфавита в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности,
γ - число разрядов, при котором значение последовательно сдвинутого в направлении старших разрядов двоичного числа N_j появлений всех символов упорядоченного m-ичного алфавита в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, будет находиться в предопределенном диапазоне значений,
- нормализованные значения статистических параметров очередного символа j-й аппроксимирующей кодируемой последовательности,
C_j - j-е двоичное значение нижней границы кодирования,
A_j - j-е двоичное значение кодового интервала,
Z^*_j - принятая в качестве кодированной последовательности двоичных символов аппроксимирующая кодированная последовательность, соответствующая выбранной аппроксимирующей кодируемой последовательности.

Возможность уменьшения времени передачи кодированной последовательности двоичных символов по каналу связи или уменьшения требуемого объема устройств хранения кодированной последовательности двоичных символов в предлагаемом способе по сравнению с известным способом-прототипом можно показать следующим образом.

Рассмотрим сжатие кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов. Пусть требуется сжать кодируемую последовательность вида, например, X = (x₁, x₂, x₃, x₄, x₅, x₆, #), состоящую из 6 символов бесконечного алфавита и символа # конца кодируемой последовательности, где x₁ = 1,076591..., x₂ = 2,295049...., x₃ = 2,370069. .., x₄ = 2,99021..., x₅ = 1,7475304002..., x₆ = 2,124994087. Установим предельно допустимую длину L_пр, например, L_пр = 15.

Пусть упорядоченный q-ичный алфавит состоит из символов 0,0; 0,1; 0,2; 0,3; 0,4, 0,5,..., 3,0. Символы данного алфавита упорядочены по возрастанию и соседние символы отличаются друг от друга на величину 0,1. Очевидно, что q = 31. Выберем среди символов упорядоченного q-ичного алфавита наиболее близкие к очередным символам кодируемой последовательности:
x^₁ = 1,0, x^₂ = 2,2, x^₃ = 2,3, x^₄ = 2,9, x^₅ = 1,7, x^₆ = 2,1.

Сформируем T аппроксимирующих кодируемых последовательностей, состоящих из 6 символов упорядоченного троичного (m = 3) алфавита вида {1, 2, 3}. Например, выбрав T = 2, сформируем Y₁ = 1, 3, 3, 2, 1, 2, # и Y₂ = 1, 2, 2, 3, 2, 2, #. На фиг. 3 и 4 последовательно указываются значения параметров при сжатии первой аппроксиммирующей кодируемой последовательности вида Y₁ = 1, 3, 3, 2, 1, 2, # с использованием известного способа-прототипа при w = 4. В третьем столбце таблицы, представленной на фиг. 4, показаны последовательно считываемые в первую аппроксимирующую кодированную последовательность неизменяемые части двоичного значения нижней границы кодирования, выделяемые при сжатии очередного символа данной аппроксиммирующей кодируемой последовательности. Из полученных значений следует, что длина аппроксимирующей кодированной последовательности двоичных символов, сформированной из первой аппроксимирующей кодируемой последовательности при использовании известного способа-прототипа, равна 17 двоичных разрядов.

На фиг. 5 и 6 последовательно указываются значения параметров при сжатии второй аппроксимирующей кодируемой последовательности вида Y₂ = 1, 2, 2, 3, 2, 2, # с использованием известного способа-прототипа при w = 4. Из полученных значений следует, что длина второй аппроксимирующей кодированной последовательности, сформированной из второй аппроксимирующей кодируемой последовательности Y₂, равна 13 двоичных разрядов, что на 4 двоичных разряда меньше длины первой аппроксимирующей кодированной последовательности. Видно, длина второй аппроксимирующей кодированной последовательности, в отличие от длины первой аппроксимирующей кодированной последовательности, не превосходит предельно допустимую длину L_пр = 15. Следовательно, вторая аппроксимирующая кодируемая последовательность является оставшейся аппроксимирующей кодируемой последовательностью.

Пусть при сжатии данной кодируемой последовательности допустима некоторая погрешность. Погрешность может определяться, например, по метрике Ли, описанной, например, в книге У. Питерсон, Э. Уэлдон "Коды исправляющие ошибки". - М.: Мир, 1976, стр. 52. Математически погрешность по метрике Ли описывается выражением
d(x^{^}_ν,y_νj) = |x^{^}_ν,y_νj|,
где |x^{^}_ν,y_νj|, означает вычисление абсолютного значения разности между значениями x^{^}_ν,y_ν,j..

Для второй аппроксимирующей кодируемой последовательности суммарная погрешность равна
d(X^ , Y₂) = d(x^₁, y_1,2) + d(x^₂, y_2,2) + d(x^₃, y_3,2) + d(x^₄, y_4,2) + d(x^₅, y_5,2) + d(x^₆, y_6,2) = 1,0.

Для сжатия кодируемых последовательностей аналоговых речевых, звуковых, телевизионных, факсимильных и подобных им сообщений, такая погрешность может быть допустимой.

Заметим, что для первой аппроксимирующей кодируемой последовательности суммарная погрешность равна
d(X^ , Y₁) = d(x^₁, y_1,1) + d(x^₂, y_2,1) + d(x^₃, y_3,1) + d(x^₄, y_4,1) + d(x^₅, y_5,1) + d(x^₆, y_6,1) = 2,2,
что существенно больше суммарной погрешности при Y₂.

Таким образом, показано, что при использовании предлагаемого способа возможно уменьшить время передачи кодированной последовательности двоичных символов по каналу связи или уменьшить требуемый объем устройств хранения кодированной последовательности двоичных символов.

Устройство сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов, показанное на фиг. 7, включает блок дискретной кодируемой последовательности 1, блок памяти аппроксимирующих кодируемых последовательностей 2, коммутатор 3, блок выбора 4, блок идентификации 5, блок вычисления статистических параметров 6, первый блок нормализации 7, первый, второй и третий регистры нормализующего сдвига 8, 9 и 10, первый и второй регистры правого сдвига 11 и 12, вычитатель 13, компаратор 14, первый, второй и третий блоки коммутации 15, 16 и 17, второй блок нормализации 18, сумматор 19, первый и второй блоки памяти параметров кодирования 20 и 21, регистр кодового интервала 22, первый и второй регистры левого сдвига 23 и 24, регистр нижней границы кодирования 25, блок памяти аппроксимирующих кодированных последовательностей 26, блок сравнения 27, блок памяти предельно допустимой длины 28.

Информационный вход блока дискретной кодируемой последовательности 1 является входом устройства, а его выход подключен к первому информационному входу блока выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой, второй информационный вход которого подключен к первому выходу коммутатора 3, второй выход которого подключен к входу блока идентификации 5. Информационный вход коммутатора 3 подключен к выходу блока памяти аппроксимирующих кодируемых последовательностей 2, вход выбора которого подключен к выходу блока сравнения 27. Выход блока выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой, подключен к управляющему входу блока памяти аппроксимирующих кодированных последовательностей 26, вход записи и счетный вход которого подключены к выходу записи и счетному выходу, соответственно, второго регистра левого сдвига 24. Выход блока идентификации 5 подключен к информационному входу блока вычисления статистических параметров 6, выход двоичного числа N_j появлений всех символов упорядоченного m-ичного алфавита, в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности которого подключен к информационному входу первого блока нормализации 7. Выход суммы Q_j,m двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, выход суммы Q_j,i появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, и выход двоичного числа n_j,i появлений очередного символа j-й аппроксимирующей кодируемой последовательности в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности блока вычисления статистических параметров 6, подключены к информационным входам, соответственно, первого, второго и третьего регистров нормализующего сдвига 8, 9 и 10. Управляющие входы регистров нормализующего сдвига 8, 9 и 10 объединены и подключены к выходу первого блока нормализации 7. Выход идентификации очередного символа j-й аппроксимирующей кодируемой последовательности с последним символом упорядоченного m-ичного алфавита блока вычисления статистических параметров 6 подключен к управляющему входу третьего блока коммутации 17. Выход первого регистра нормализующего сдвига 8 подключен к первому информационному входу компаратора 14. Выходы второго и третьего регистров нормализующего сдвига 9 и 10 подключены к информационным входам, соответственно, первого и второго регистров правого сдвига 11 и 12 и дополнительно к первым информационным входам, соответственно, первого и второго блоков коммутации 15 и 16. Вторые информационные входы
первого и второго блоков коммутации 15 и 16 подключены к выходам, соответственно, первого и второго регистров правого сдвига 11 и 12. Выход компаратора 14 подключен к управляющим входам первого и второго блоков коммутации 15 и 16. Выход первого блока коммутации 15 подключен к первым входам вычитателя 13 и сумматора 19. Второй вход вычитателя 13 подключен ко второму информационному входу компаратора 14 и выходу регистра кодового интервала 22. Выход второго блока коммутации 16 подключен к первому информационному входу третьего блока коммутации 17, второй информационный вход которого подключен к выходу вычитателя 13. Выход третьего блока коммутации 17 подключен к информационным входам второго блока нормализации 18 и первого регистра левого сдвига 23. Выход второго блока нормализации 18 подключен к управляющим входам первого и второго регистров левого сдвига 23 и 24. Информационный вход второго регистра левого сдвига 24 подключен к выходу сумматора 19, второй вход которого подключен к выходу регистра нижней границы кодирования 25, первый информационный вход которого подключен к выходу перезаписи второго регистра левого сдвига 24. Второй информационный вход регистра нижней границы кодирования 25 подключен к выходу первого блока памяти параметров кодирования 20. Выход первого регистра левого сдвига 23 подключен к первому информационному входу регистра кодового интервала 22, второй информационный вход которого подключен к выходу второго блока памяти параметров кодирования 21. Выход сравнения блока памяти аппроксимирующих кодированных последовательностей 26 подключен к первому информационному входу блока сравнения 27, второй информационный вход которого подключен к выходу блока памяти предельно допустимой длины 28. Выход считывания блока памяти аппроксимирующих кодированных последовательностей 26 является информационным выходом устройства.

Коммутатор 3, блок вычисления статистических параметров 6, первый и второй блоки памяти параметров кодирования 20 и 21, блок сравнения 27 и блок памяти предельно допустимой длины 28 снабжены дополнительным управляющим входом. Блок дискретной кодируемой последовательности 1, блок памяти аппроксимирующих кодируемых последовательностей 2, блок выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой, первый блок нормализации 7, первый и второй регистры правого сдвига 11 и 12, второй блок нормализации 18, регистр кодового интервала 22, регистр нижней границы кодирования 25 и блок памяти аппроксимирующих кодированных последовательностей 26 снабжены двумя дополнительными управляющими входами. Первый, второй и третий регистры нормализующего сдвига 8, 9 и 10, первый и второй регистры левого сдвига 23 и 24 снабжены тремя дополнительными управляющими входами. На дополнительные управляющие входы подаются сигналы управления с блока управления, не показанного на фигурах и не входящего в состав заявляемого устройства.

Блок дискретной кодируемой последовательности 1, показанный на фиг. 8, предназначен для считывания очередного символа кодируемой последовательности, состоящей из k символов бесконечного алфавита, сравнения его с символами упорядоченного q-ичного алфавита и выбора из них наиболее близкого к очередному символу кодируемой последовательности, который записывают в дискретную кодируемую последовательность. Блок дискретной кодируемой последовательности 1 состоит из компараторов 1.1.1, 1.1.2,..., 1.1.q, модулей опорного напряжения 1.2.1, 1.2.2,..., 1.2.q, шифратора 1.3, модуля памяти дискретной кодируемой последовательности 1.4. Первые информационные входы компараторов 1.1.1, 1.1.2,..., 1.1.q соединены и являются входом блока дискретной кодируемой последовательности 1. Выходы модулей опорного напряжения 1.2.1, 1.2.2,..., 1.2.q соединены со вторыми информационными входами соответствующих компараторов 1.1.1, 1.1.2,..., 1.1.q. Выходы компараторов 1.1.1, 1.1.2,.. . , 1.1. q соединены с соответствующими входами "1", "2",..., "q" шифратора 1.3. Выходы шифратора 1.3 объединены в единую информационную шину и соединены со входом модуля памяти дискретной кодируемой последовательности 1.4. Дополнительные управляющие входы компараторов 1.1.1, 1.1.2,..., 1.1.q и первый дополнительный управляющий вход модуля памяти дискретной кодируемой последовательности 1.4 объединены и являются первым дополнительным управляющим входом блока дискретной кодируемой последовательности 1. Второй дополнительный управляющий вход модуля памяти дискретной кодируемой последовательности 1.4 являются вторым дополнительным управляющим входом блока дискретной кодируемой последовательности 1. Выход модуля памяти дискретной кодируемой последовательности 1.4 является выходом блока дискретной кодируемой последовательности 1.

Компараторы 1.1.1, 1.1.2,..., 1.1.q предназначены для сравнения уровней напряжения, поступающего на их информационные входы. Каждый из компараторов формирует выходной сигнал единичного уровня, если значение напряжения, соответствующего очередному символу кодируемой последовательности, поступающее на его первый вход, больше или равно значению напряжения, соответствующего символу упорядоченного q-ичного алфавита, поступающего на его второй вход. Иначе компаратор формирует выходной сигнал нулевого уровня. Схема компаратора известна, приведена, например, в книге: Шило В.Л. "Линейные интегральные микросхемы в радиоэлектронной аппаратуре." - 2-е изд., перераб. и доп. - М. : Сов. Радио, 1979 - 368 с., ил., стр. 208, рис. 4.36.д. и может быть реализована, например, на микросхеме К554СА3 (см. Цифровые и аналоговые интегральные микросхемы: Справочник /С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др. Доп. ред. С.В. Якубовского - М.: Радио и связь, 1989 - 496 с. : ил, стр. 366, рис. 5.40).

Модуль опорного напряжения 1.2.1, показанный на фиг. 9, предназначен для формирования соответствующего опорного напряжения и выдачи его на второй информационный вход компаратора 1.1.1. Модуль опорного напряжения 1.2.1 представляет собой делитель напряжения, описанный, например, в книге: "Электротехнический справочник". В 3-х т. Т 1. Общие вопросы. Электротехнические материалы общ. ред. В.Г. Герасимова, П.Г. Грудинского, Л.А. Жукова и др. - 6-е изд., испр. и доп. - М.: Энергия, 1980. - 520 с., ил. стр. 183, рис. 5-3, б. Модуль опорного напряжения 1.2.1 состоит из последовательно соединенных резисторов 1.2.1.1 и 1.2.1.2, на которые подается опорное напряжение (U_оп) с блока управления, не показанного на фигурах и не входящего в состав заявляемого устройства. Соединенные выходы резисторов являются выходом модуля опорного напряжения 1.2.1.

Модули опорного напряжения 1.2.2, 1.2.3,..., 1.2.q идентичны модулю опорного напряжения 1.2.1, показанному на фиг. 9 и предназначенному для формирования соответствующего опорного напряжения и выдачи его на вторые информационные входы соответствующих компараторов 1.1.2, 1.1.3,..., 1.1.q. Модули опорного напряжения 1.2.2, 1.2.3,..., 1.2.q представляют собой делитель напряжения, описанный, например, в книге: "Электротехнический справочник". В 3-х т. Т 1. Общие вопросы. Электротехнические материалы общ. ред. В.Г. Герасимова, П.Г. Грудинского, Л.А. Жукова и др. - 6-е изд., испр. и доп. - М.: Энергия, 1980, - 520 с., ил., стр. 183, рис. 5-3, б. Модули опорного напряжения 1.2.2, 1.2.3,..., 1.2.q состоят из последовательно соединенных резисторов 1.2.2.1 и 1.2.2.2, 1.2.3.1 и 1.2.3.2,..., 1.2.q.1 и 1.2.q.2, соответственно, на которые подается опорное напряжение (U_оп) с блока управления, не показанного на фигурах и не входящего в состав заявляемого устройства. Соединенные выходы резисторов являются выходами модулей опорного напряжения 1.2.2, 1.2.3,..., 1.2.q.

Шифратор 1.3 предназначен для преобразования номера сигнала, поступающего на его старший вход, в параллельный двоичный код на его выходе. Шифратор 1.3 может быть выполнен, например, на микросхемах типа К155ИВ1 (см. Цифровые интегральные микросхемы: Справ./М.И. Богданович, И.Н. Грель, В.А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 227, 228, Рис. 2.149, 2.150).

Модуль памяти дискретной кодируемой последовательности 1.4 предназначен для записи символа, наиболее близкого к очередному символу кодируемой последовательности, поступающего на его вход, и считывания его на выход блока дискретной кодируемой последовательности. В качестве модуля памяти дискретной кодируемой последовательности 1.4 может быть использовано статическое оперативное запоминающее устройство (ОЗУ), схема построения которого известна и приведена, например, в книге: В.А. Батушев, В.Н. Вениаминов и др. "Микросхемы и их применение: Справочное пособие". - М.: Радио и связь, 1983, стр. 175, рис. 5.12. Модуль памяти дискретной кодируемой последовательности 1.4 может быть реализован, например, на микросхемах памяти К537РУ9 (см. "Микросхемы памяти, ЦАП и АЦП: Справочник"-2-е изд., стереотип / О.Н. Лебедев, А. К. Марцинкявичюс, Э.К. Багданский и др.; - М.: КУбК-а, 1996 - 384 с.: ил. стр. 40-45, рис. 2.5.г).

Блок памяти аппроксимирующих кодируемых последовательностей 2, показанный на фиг. 10, предназначен для хранения значений предварительно сформированных аппроксимирующих кодируемых последовательностей и считывания их на информационный вход коммутатора 3. Блок памяти аппроксимирующих кодируемых последовательностей 2 состоит из генератора адресов сигнала 2.1, регистра хранения адреса 2.2, мультиплексора 2.3 и запоминающего модуля 2.4. Вход разрешения записи (вход W) регистра хранения адреса 2.2 является входом выбора блока памяти аппроксимирующих кодируемых последовательностей 2. Вход генератора адресов сигнала 2.1 и управляющий вход (вход S) мультиплексора 2.3 являются соответственно, первым и вторым дополнительными управляющими входами блока памяти аппроксимирующих кодируемых последовательностей 2. Выход генератора адресов сигнала 2.1 соединен с информационным входом (вход N) регистра хранения адреса 2.2 и вторым информационным входом (вход X2) мультиплексора 2.3. Первый информационный вход (вход X1) мультиплексора 2.3 подключен к выходу регистра хранения адреса 2.2. Выход мультиплексора 2.3 соединен с входом запоминающего модуля 2.4, выход запоминающего модуля 2.4 является выходом блока памяти аппроксимирующих кодируемых последовательностей 2.

Генератор адресов сигнала 2.1 предназначен для формирования адреса аппроксимирующей кодируемой последовательности, считываемой из запоминающего модуля 2.4. Генератор адресов сигнала 2.1 по физической сущности представляет собой счетчик, схема которого известна, приведена, например, в книге: А.А Сикарев, О. Н Лебедев "Микроэлектронные устройства формирования и обработки сложных сигналов". - М.: Радио и связь, 1983, стр. 128, рис. 5.18, и может быть реализована, например, на микросхеме К155ИЕ6 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 137-139, Рис. 2.69).

Регистр хранения адреса 2.2 предназначен для хранения адреса соответствующей выбранной аппроксимирующей кодируемой последовательности, соответствующей оставшейся аппроксимирующей кодированной последовательности. Схема регистра хранения адреса 2.2 известна, приведена, например, в книге: В. А. Батушев, В. Н. Вениаминов и др. "Микросхемы и их применение: Справочное пособие". - М.: Радио и связь, 1983, стр. 134, рис. 4.34, и может быть реализована, например, на микросхеме К531ИР19 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 198, 199, Рис. 2.120).

Мультиплексор 2.3 предназначен для переключения блока памяти 2 из режима поочередного считывания значений j-х, где j = 1, 2,..., T, аппроксимирующих кодируемых последовательностей в режим считывания значений оставшихся аппроксимирующих кодируемых последовательностей, соответствующих оставшимся аппроксимирующим кодированным последовательностям, из запоминающего модуля 2.4. Схема мультиплексора 2.3 известна, приведена в книге: Л. А. Мальцева и др. "Основы цифровой техники". - М.: Радио и связь, 1986, стр. 52, рис. 48, и может быть реализована, например, на микросхеме К155КП5 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 161, 162, Рис. 2.83).

Запоминающий модуль 2.4 предназначен для хранения значений T аппроксимирующих кодируемых последовательностей. Запоминающий модуль 2.4 представляет из себя запоминающее устройство, схема которого известна, приведена, например, в книге: В. А. Батушев, В.Н. Вениаминов и др. "Микросхемы и их применение: Справочное пособие". - М.: Радио и связь, 1983, стр. 182, рис. 5.17, и может быть выполнен, например, на микросхемах памяти типа КР556РТ5 (см. "Микросхемы памяти, ЦАП и АЦП: Справочник" - 2-е изд., стереотип / О. Н. Лебедев, А. К. Марцинкявичюс, Э. К. Багданский и др.; - М.: КУбК-а, 1996 - 384 с.: ил. стр. 119-124, рис. 4.4.в.).

Коммутатор 3, показанный на фиг. 11, предназначен для переключения работы устройства из режима считывания аппроксимирующих кодируемых последовательностей с выхода блока памяти аппроксимирующих кодируемых последовательностей 2 на вход блока идентификации 5 в режим считывания тех же последовательностей на второй информационный вход блока выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой. Коммутатор 3 содержит первый управляемый переключатель 3.1, второй управляемый переключатель 3.2 и инвертор 3.3. Информационный вход первого управляемого переключателя 3.1 и соединенный с ним информационный вход второго управляемого переключателя 3.2 является информационным входом коммутатора 3. Управляющий вход второго управляемого переключателя 3.2 соединен с выходом инвертора 3.3. Выходы первого управляемого переключателя 3.1 и второго управляемого переключателя 3.1 являются, соответственно, первым и вторым выходами коммутатора 3. Управляющий вход первого управляемого переключателя 3.1 и соединенный с ним вход инвертора 3.3 является дополнительным управляющим входом коммутатора 3.

Первый управляемый переключатель 3.1, показанный на фиг. 12, предназначен для считывания значений аппроксимирующих кодируемых последовательностей с выхода блока памяти аппроксимирующих кодируемых последовательностей 2 на вход блока идентификации 5. Первый управляемый переключатель 3.1 по физической сущности представляет собой двухпозиционный управляемый переключатель. Управляемый переключатель может быть реализован, например, на микросхеме К176КТ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 322, 324, Рис. 3.41, 3.42).

Второй управляемый переключатель 3.2 предназначен для считывания значений аппроксимирующих кодируемых последовательностей с выхода блока памяти аппроксимирующих кодируемых последовательностей 2 на второй информационный вход блока выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой. Схема второго управляемого переключателя 3.2 идентична схеме первого управляемого переключателя 3.1, показанной на фиг. 12.

Инвертор 3.3 предназначен для формирования управляющего сигнала, поступающего на управляющий вход второго управляемого переключателя 3.2. Инвертор 3.3 может быть реализован, например, на микросхеме К561ЛН2 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991 - 493 с.: ил., стр. 315, Рис. 3.26).

Блок выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой, показанный на фиг. 13, предназначен для сравнения значений аппроксимирующих кодируемых последовательностей, соответствующих оставшимся аппроксимирующим кодированным последовательностям, со значением кодируемой последовательности и для выбора среди оставшихся аппроксимирующих кодируемых последовательностей наиболее близкого к кодируемой последовательности. Блок выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой, состоит из вычитателя 4.1, сумматора 4.2, управляемого переключателя 4.3, компаратора 4.4, регистра хранения минимальной суммы 4.5 и мультиплексора 4.6.

Первый вход (вход A) вычитателя 4.1 является первым информационным входом блока выбора аппроксимирующей последовательности, ближайшей к кодируемой. Второй вход (вход B) вычитателя 4.1 является вторым информационным входом блока выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой. Выход вычитателя 4.1 соединен с первым входом (входом A) сумматора 4.2. Выход сумматора 4.2 соединен с информационным входом управляемого переключателя 4.3 и своим же вторым входом (входом B). Управляющий вход управляемого переключателя 4.3 является первым дополнительным управляющим входом блока выбора 4. Информационный выход управляемого переключателя 4.3 соединен со вторым входом (входом B) компаратора 4.4 и первым информационным входом (входом X) мультиплексора 4.6. На второй информационный вход (вход Y) мультиплексора 4.6 постоянно подаются информационные сигналы единичного значения "1". Управляющий вход (вход S) мультиплексора 4.6 является вторым дополнительным управляющим входом блока выбора 4. Выход мультиплексора 4.6 соединен с информационным входом (входом X) регистра хранения минимальной суммы 4.5. Выход регистра хранения минимальной суммы 4.5 подключен к первому входу (входу A) компаратора 4.4, выход которого соединен с управляющим входом (входом W) регистра хранения минимальной суммы 4.5, а также является выходом блока выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой.

Вычитатель 4.1 предназначен для определения разности между значениями очередных символов аппроксимирующей кодируемой последовательности, соответствующей оставшейся аппроксимирующей кодированной последовательности и соответствующих им символов кодируемой последовательности. Вычитатель 4.1 представляет собой сумматор, работающий в режиме вычитания. Схема вычитателя известна, приведена, например, в книге: П. П. Мальцев и др. "Цифровые интегральные микросхемы: Справочник". - М.: Радио и связь, 1994, стр. 76, и он может быть, например, реализован на микросхеме К555ИМ7 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 254-257, Рис. 2.178).

Сумматор 4.2 предназначен для суммирования значений разностей между значениями очередных символов аппроксимирующей кодируемой последовательности, соответствующей оставшейся аппроксимирующей кодированной последовательности и соответствующих им символов кодируемой последовательности. Схема сумматора известна, приведена, например, в книге: Л.А. Мальцева и др. "Основы цифровой техники". - М.: Радио и связь, 1986, стр. 53-54, рис. 51 и может быть выполнена, например, на микросхеме К155ИМ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 249-252, Рис. 2.172).

Управляемый переключатель 4.3 предназначен для того, чтобы обеспечить считывание значения числа с выхода сумматора 4.2 на второй вход компаратора (вход B) 4.4 и на первый информационный вход (вход X) мультиплексора 4.6 при поступлении на управляющий вход управляющего переключателя 4.3 управляющих сигналов. По физической сущности управляемый переключатель 4.3 представляет собой двухпозиционный управляемый переключатель и идентичен первому управляемому переключателю 3.1, показанному на фиг. 12. Схемы управляемых переключателей известны и приведены, например, в книге: В.Л. Шило "Популярные микросхемы КМОП, Справочник". - М.: Ягуар, 1993, стр. 22.

Компаратор 4.4 предназначен для сравнения значения числа, полученного с выхода сумматора 4.2, и значения числа, записанного в регистре хранения минимальной суммы 4.5. Схема компаратора известна, приведена, например, в книге: П.П. Мальцев и др. "Цифровые интегральные микросхемы: Справочник". - М. : Радио и связь, 1994, стр. 83 и может быть реализована, например, на микросхеме К555СП1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 268, 272, Рис. 2.190).

Регистр хранения минимальной суммы 4.5 предназначен для хранения минимального значения числа из чисел, сформированных в сумматоре 4.2. Схема регистра хранения минимальной суммы 4.5 известна и приведена, например, в книге: В. А. Батушев, В. Н. Вениаминов и др. Микросхемы и их применение: Справочное пособие. - М.: Радио и связь, 1983, стр. 134, рис. 4.34. и может быть реализована, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Мультиплексор 4.6 является двухвходовым мультиплексором, схема которого известна, приведена, например, в книге: Л. А. Мальцева и др. "Основы цифровой техники". - М.: Радио и связь, 1986, стр. 52, рис. 48, и может быть реализован, например, на микросхеме К155КП5 (см. В. Л. Шило "Популярные цифровые микросхемы", - М.: Радио и связь, 1987, стр. 146).

Блок идентификации 5, показанный на фиг. 14, предназначен для идентификации значения очередного символа j-й, где j = 1, 2,..., T, аппроксимирующей кодируемой последовательности с i-м, где i = 1, 2,..., m, символом упорядоченного m-ичного алфавита. Блок идентификации 5 состоит из m компараторов 5.1.1 - 5.1.m и m модулей памяти значений символов упорядоченного m-ичного алфавита 5.2.1 - 5.2.m.

Первые входы компараторов 5.1.1, 5.1.2, ..., 5.1.m соединены и являются входом блока идентификации 5. Выходы модулей памяти значений символов упорядоченного m-ичного алфавита 5.2.1, 5.2.2,..., 5.2.m соединены со вторыми входами соответствующих компараторов 5.1.1, 5.1.2,..., 5.1.m. Выходы компараторов 5.1.1, 5.1.2, . .., 5.1.m объединены в единую информационную шину, являющуюся выходом блока идентификации 5.

Компараторы 5.1.1, 5.1.2,..., 5.1.m предназначены для сравнения значения, полученного с входа блока идентификации 5, и значений, полученных с выходов соответствующих модулей памяти значений символов упорядоченного m-ичного алфавита 5.2.1, 5.2.2,..., 5.2.m. Схема компараторов известна, приведена, например, в книге: П.П. Мальцев и др. "Цифровые интегральные микросхемы: Справочник". - М.: Радио и связь, 1994, стр. 83 и могут быть реализованы, например, на микросхемах К555СП1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо - Мн.: Беларусь, 1991 - 493 с.: ил., стр. 268, 272, Рис. 2.190).

Модули памяти значений символов упорядоченного m-ичного алфавита 5.2.1, 5.2.2, . .., 5.2.m предназначены для хранения значений символов упорядоченного m-ичного алфавита. Модули памяти значений символов упорядоченного m-ичного алфавита 5.2.1, 5.2.2, ..., 5.2.m представляют из себя запоминающие устройства, схема которых известна, приведена, например, в книге: В. А. Батушев, В. Н. Вениаминов и др. "Микросхемы и их применение: Справочное пособие". - М.: Радио и связь, 1983, стр. 182, рис. 5.17, и могут быть выполнены, например, на микросхемах памяти типа КР556РТ5 (см. "Микросхемы памяти, ЦАП и АЦП: Справочник" - 2-е изд., стереотип / О. Н. Лебедев, А. К. Марцинкявичюс, Э. А. К. Багданский и др.; - М.: КУбК-а, 1996 - 384 с.: ил. стр. 119-124, рис. 4.4.в.).

Блок вычисления статистических параметров 6, показанный на фиг. 15, предназначен для вычисления статистических параметров n_j,i, Q_j,i, Q_j,m и N_j очередного символа j-й, где j = 1, 2,..., T, аппроксимирующей кодируемой последовательности. Блок вычисления статистических параметров 6 состоит из логических элементов И 6.1.1, 6.1.2, ..., 6.1.m, счетчиков 6.2, 6.3.1, 6.3.2, . . . , 6.3.m, мультиплексоров 6.4.1, 6.4.2, ..., 6.4.k, сумматоров 6.5.1, 6.5.2, ..., 6.5.h (где h = m-2), мультиплексоров 6.6.1, 6.6.2, ..., 6.6.k, шифратора 6.7, инвертора 6.8.

Вторые входы логических элементов И 6.1.1, 6.1.2,..., 6.1.m подключены, соответственно, к входам S1, S2, ..., Sm шифратора 6.7, объединены в единую информационную шину, являющуюся информационным входом блока вычисления статистических параметров 6. Кроме того, m-й вход информационной шины дополнительно подключен к входу инвертора 6.8, выход которого является выходом идентификации очередного символа j-й аппроксимирующей кодируемой последовательности с последним символом упорядоченного m-ичного алфавита блока вычисления статистических параметров 6. Первые входы логических элементов И 6.1.1, 6.1.2, ..., 6.1.m объединены, подключены к управляющему входу (входу E) шифратора 6.7, счетному входу (входу C) счетчика 6.2 и являются дополнительным управляющим входом блока вычисления статистических параметров 6. Выходы 1, 2, ..., k счетчика 6.2 объединены в единую информационную шину, являющуюся выходом двоичного числа N_j появлений всех символов упорядоченного m-ичного алфавита, в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности блока вычисления статистических параметров 6. Выходы логических элементов И 6.1.1, 6.1.2, ...,6.1.m соединены со счетными входами (входами C) счетчиков 6.3.1, 6.3.2, ..., 6.3.m, соответственно. Выходы 1, 2, . . ., k счетчика 6.3.1 подключены, соответственно, к входам A1, A2, ..., Ak сумматора 6.5.1. Выходы 1, 2, ..., k счетчика 6.3.2 подключены, соответственно, к входам B1, B2, ..., Bk сумматора 6.5.1. Выходы 1, 2, ..., k счетчика 6.3.3 подключены, соответственно, к входам B1, B2, ..., Bk сумматора 6.5.2. Выходы 1, 2, ..., k счетчика 6.3.m-1 подключены, соответственно, к входам B1, B2, ..., Bk сумматора 6.5.h, где h = m-2. Кроме того, выходы 1, 2, ..., k счетчика 6.3.1 соединены, соответственно, со входами S1 мультиплексоров 6.4.1, 6.4.2, ..., 6.4.k и входами S2 мультиплексоров 6.6.1, 6.6.2, . . ., 6.6.k. Выходы 1, 2, ..., k счетчика 6.3.2 соединены, соответственно, со входами S2 мультиплексоров 6.4.1, 6.4.2, ..., 6.4.k. Выходы 1, 2, ..., k счетчика 6.3. m соединены, соответственно, со входами Sm мультиплексоров 6.4.1, 6.4.2, . . ., 6.4.k. Выходы мультиплексоров 6.4.1, 6.4.2, ..., 6.4.k объединены в единую информационную шину, являющуюся выходом двоичного числа n_j,i появлений очередного символа j-й аппроксимирующей кодируемой последовательности в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности блока вычисления статистических параметров 6. Выходы S1, S2, ..., Sk сумматора 6.5.1 соединены, соответственно, с входами A1, A2, ..., Ak сумматора 6.5.2. Выходы S1, S2, ..., Sk сумматора 6.5.2 соединены, соответственно, с входами A1, A2, ..., Ak сумматора 6.5.3. Выходы S1, S2, ..., Sk сумматора 6.5. m-1 соединены, соответственно, с входами A1, A2, ..., Ak сумматора 6.5. h. Выходы S1, S2, ..., Sk сумматора 6.5.h объединены в единую информационную шину, являющуюся выходом суммы Q_j,m двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности блока вычисления статистических параметров 6. Кроме того, выходы S1, S2, ..., Sk сумматора 6.5.1 соединены, соответственно, с входами S3 мультиплексоров 6.6.1, 6.6.2, ..., 6.6.k. Аналогично, выходы S1, S2, ..., Sk сумматора 6.5.h соединены, соответственно, с входами Sm мультиплексоров 6.6.1, 6.6.2, ..., 6.6.k. На входы S1 мультиплексоров 6.6.1, 6.6.2, ..., 6.6.k постоянно подают сигналы нулевого уровня "0". Выходы мультиплексоров 6.6.1, 6.6.2, ..., 6.6.k объединены в единую информационную шину, являющуюся выходом суммы Q_j,i появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности блока вычисления статистических параметров 6. Управляющие входы (входы A) мультиплексоров 6.4.1, 6.4.2, ..., 6.4.k и 6.6.1, 6.6.2, ... , 6.6.k объединены и подключены к выходу шифратора 6.7.

Логические элементы И 6.1.1, 6.1.2, ..., 6.1.m, предназначены для выдачи на счетные входы (входы C) счетчиков 6.3.1, 6.3.2, ..., 6.3.m последовательности импульсов для подсчета значений n_i,i при одновременном поступлении управляющего сигнала, поступающего на дополнительный управляющий вход блока вычисления статистических параметров 6 и сигнала очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности. Логические элементы И 6.1.1, 6.1.2, . . ., 6.1.m могут быть выполнены, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Счетчик 6.2 предназначен для подсчета числа импульсов, поступающих на его счетный вход (вход C). Счетчик 6.2 может быть выполнен, например, на микросхемах типа К564ИЕ10 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. -493 с.: ил., стр. 345, 346, Рис. 3.67).

Счетчики 6.3.1, 6.3.2, ...,6.3.m предназначены для подсчета числа импульсов, поступающих на их счетные входы (входы C). Счетчики 6.3.1, 6.3.2, . . ., 6.3.m могут быть выполнены, например, на микросхемах типа К564ИЕ10 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 345, 346, Рис. 3.67).

Мультиплексоры 6.4.1, 6.4.2. , 6.4.k предназначены для проключения выходного сигнала одного из счетчиков 6.3.1, 6.3.2, ..., 6.3.m, в соответствии с кодом адреса, сформированным шифратором 6.7, на выход двоичного числа n_j,i появлений очередного символа j-й аппроксимирующей кодируемой последовательности в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности блока вычисления статистических параметров 6. Мультиплексоры 6.4.1, 6.4,2, ..., 6.4.k могут быть выполнены, например, на микросхемах типа К155КП1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991 - 493 с.: ил., стр. 157, 158, Рис. 2.81).

Сумматоры 6.5.1, 6.5.2, ..., 6.5.h, где h = m-2, предназначены для выполнения арифметического сложения значений статистических параметров n_j,i. Сумматор 6.5.1 предназначен для вычисления суммы значений статистических параметров n_j,1 и n_j,2. Сумматор 6.5.2 предназначен для вычисления суммы значений статистических параметров n_j,1, n_j,2 и n_j,3... Сумматор 6.5.h, где h = m-2, предназначен для вычисления суммы значений статистических параметров n_j,1, n_j,2, . .., n_j,m-1. Сумматоры 6.5.1, 6.5.2, ..., 6.5.h, где h = m-2, могут быть выполнены, например, на микросхемах типа К561ИМ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 381-383, Рис. 3.111).

Мультиплексоры 6.6.1, 6.6.2, ..., 6.6.k предназначены для проключения на выход суммы Q_j,i появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности блока вычисления статистических параметров 6 одного из следующих сигналов: сигнала нулевого уровня, поступающего на входы S1 мультиплексоров 6.6.1, 6.6.2, ..., 6.6.k, выходного сигнала счетчика 6.3.1, выходного сигнала одного из сумматоров 6.5.1, 6.5.2, . . . , 6.5.h, где h = m-2, в соответствии с управляющим сигналом, сформированным шифратором 6.7. Мультиплексоры 6.6.1, 6.6.2, ..., 6.6.k могут быть выполнены, например, на микросхемах типа К155КП1 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо - Мн.: Беларусь, 1991 - 493 с.: ил., стр. 157, 158, Рис. 2.81).

Шифратор 6.7. предназначен для преобразования номера очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности, поступающего только на один из входов шифратора 6.7, в параллельный двоичный код на его выходе. Шифратор 6.7 может быть выполнен, например, на микросхемах типа К155ИВ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 227, 228, Рис. 2.149, 2.150).

Инвертор 6.7 предназначен для инвертирования сигнала, поступающего с m-го выхода информационной шины информационного входа блока вычисления статистических параметров 6 на его выход идентификации очередного символа j-й аппроксимирующей кодируемой последовательности с последним символом упорядоченного m-ичного алфавита. Инвертор 6.7 может быть выполнен, например, на микросхемах типа К561ЛН2 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 315, 316, Рис. 3.26).

Первый блок нормализации 7, показанный на фиг. 16, предназначен для формирования числа γ разрядов сдвига, необходимых для нормализации значения статистического параметра N_j,i очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности. Блок нормализации 7 состоит из регистров 7.1 и 7.2, компараторов 7.3 и 7.4, счетчика 7.5, логического элемента ИЛИ 7.6, регистра 7.7.

Информационные входы X2, Х3, ..., Xz, где z = k+1, регистра 7.1 соединены, соответственно, со входами X1, X2, ..., Xk регистра 7.2, объединены в единую информационную шину, являющуюся информационным входом блока нормализации 7. Первый управляющий вход (вход W1) регистра 7.1 соединен с первым управляющим входом (входом W1) регистра 7.2 и является первым дополнительным управляющим входом первого блока нормализации 7. Второй управляющий вход (вход W2) регистра 7.1 соединен со вторым управляющим входом (входом W2) регистра 7.2 и счетным входом (входом C) счетчика 7.5 и является вторым дополнительным управляющим входом первого блока нормализации 7. Выход регистра 7.1 соединен с входом A компаратора 7.3. Выход регистра 7.2 соединен с входом A компаратора 7.4. Выход совпадения (на фиг. 16 обозначен символом "=") компаратора 7.3 соединен с первым входом логического элемента ИЛИ 7.6. Выход совпадения (на фиг. 16 обозначен символом "=") компаратора 7.4 соединен со вторым входом логического элемента ИЛИ 7.6. Выход логического элемента ИЛИ 7.6 соединен с управляющим входом (входом W) регистра 7.7. Выход счетчика 7.5 соединен с информационным входом (входом A) регистра 7.7. На входы X0 и X1 регистра 7.1, а также на вход X0 регистра 7.2 постоянно подают сигналы нулевого уровня "0". На входы Bw, ..., B3 компаратора 7.3 постоянно подают сигналы нулевого уровня "0", а на его входы B2 и B1 - сигналы единичного уровня "1". На входы Bw, ..., B3 и вход B1 компаратора 7.4 постоянно подают сигналы нулевого уровня "0", а на его вход B2 - сигналы единичного уровня "1". Выход регистра 7.7 является выходом блока нормализации 7.

Регистры 7.1 и 7.2 предназначены для записи и хранения значения статистического параметра N_j очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности и сдвига в направлении младших разрядов этого значения. Регистры 7.2 и 7.3 могут быть выполнены, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Компаратор 7.3 предназначен для сравнения содержимого регистра 7.1, поступающего на вход A компаратора 7.3 с двоичной последовательностью 000... 011, поступающей на вход B этого компаратора. При совпадении сравниваемых сигналов на выходе компаратора 7.3 будет сформирован сигнал единичного уровня, в противном случае - сигнал нулевого уровня. Компаратор 7.3 может быть выполнен, например, на микросхемах типа К155ИР1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн. : Беларусь, 1991. - 493 с.: ил., стр. 178-180, Рис. 2.99,2.100).

Компаратор 7.4 предназначен для сравнения содержимого регистра 7.2, поступающего на вход A компаратора 7.4 с двоичной последовательностью 000... 010, поступающей на вход B этого компаратора. При совпадении сравниваемых сигналов на выходе компаратора 7.4 будет сформирован сигнал единичного уровня, в противном случае - сигнал нулевого уровня. Компаратор 7.4 может быть выполнен, например, на микросхемах типа К155ИР1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн. : Беларусь, 1991. - 493 с.: ил., стр. 178-180, Рис. 2.99,2.100).

Счетчик 7.5 предназначен для подсчета числа импульсов, поданных на его вход, которое равно числу γ разрядов сдвига и получения на выходе двоичного числа, отображающего число γ разрядов сдвига. Счетчик 7.5 может быть выполнен, например, на микросхемах типа К155ИЕ4 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 133, 135, Рис. 2.66.).

Логический элемент ИЛИ 7.6 предназначен для формирования сигнала единичного уровня на его выходе в случае, если на выходе хотя бы одного из компараторов 7.3 или 7.4 будет сформирован сигнал единичного уровня. Логический элемент ИЛИ 7.6 может быть выполнен, например, на микросхемах типа К155ЛЛ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 60, 62, Рис. 2.15.).

Регистр 7.7 предназначен для записи двоичного числа, поступающего с выхода счетчика 7.5 тогда, когда на выходе компаратора 7.3 или компаратора 7.4 будет сформирован сигнал единичного уровня. Регистр 7.7 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Первый регистр нормализующего сдвига 8, показанный на фиг. 17, предназначен для формирования нормализованного значения суммы очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности. Первый регистр нормализующего сдвига 8 состоит из регистра 8.1, компаратора 8.2, логического элемента ИЛИ 8.3, регистра 8.4, счетчика 8.5, логического элемента И 8.6.

Первый информационный вход (вход X) регистра 8.4 является информационным входом первого регистра нормализующего сдвига 8. Информационный вход (вход X) регистра 8.1 является управляющим входом первого регистра нормализующего сдвига 8. Управляющий вход (вход W) регистра 8.1 и соединенный с ним первый управляющий вход (вход W1) регистра 8.4 является первым дополнительным управляющим входом первого регистра нормализующего сдвига 8. Счетный вход (вход C) счетчика 8.5 и соединенный с ним второй вход логического элемента И 8.6 является вторым дополнительным управляющим входом первого регистра нормализующего сдвига 8. Вход сброса (вход R) счетчика 8.5 является третьим дополнительным управляющим входом первого регистра нормализующего сдвига 8. Выход регистра 8.1 соединен с первым входом (входом A) компаратора 8.2. Выход счетчика 8.5 соединен со вторым входом (входом B) компаратора 8.2. Выход несовпадения (на фиг. 17 обозначен символом "<") компаратора 8.2 соединен с первым входом логического элемента ИЛИ 8.3. Выход совпадения (на фиг. 17 обозначен символом "=") компаратора 8.2 соединен с вторым входом логического элемента ИЛИ 8.3. Выход логического элемента ИЛИ 8.3 соединен с первым входом логического элемента И 8.6. Выход логического элемента И 8.6 соединен с вторым управляющим входом (входом W2) регистра 8.4. Выход регистра 8.4 является выходом первого регистра нормализующего сдвига 8.

Регистр 8.1 предназначен для хранения двоичного значения числа γ разрядов сдвига, необходимых для получения нормализованного значения суммы очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности сдвигом значения статистического параметра Q_j,m очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности, поступающего с блока нормализации
7 и выдачи сформированного значения на первый информационный вход компаратора 8.2. Регистр 8.1 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Компаратор 8.2 предназначен для сравнения значений чисел, поступающих на его первый вход (вход A) и второй вход (вход B). Компаратор 8.2 может быть выполнен, например, на микросхемах К561ИП2 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо - Мн.: Беларусь, 1991. - 493 с.: ил., с. 382-385).

Логический элемент ИЛИ 8.3 предназначен для формирования сигнала единичного уровня в том случае, если число импульсов, поступивших с второго управляющего входа, меньше значения, отображающего число разрядов, необходимых для получения нормализованного значения суммы очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности из значения статистического параметра Q_j,m очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности. Логический элемент ИЛИ 8.3 может быть выполнен, например, на микросхемах типа К155ЛЛ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 60, 62, Рис. 2.15.).

Регистр 8.4 предназначен для записи в него значения статистического параметра Q_j,m очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности, ее последовательного сдвига в направлении старших разрядов на γ разрядов и выдачи сформированного нормализованного значения суммы очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности. Регистр 8.4 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Счетчик 8.5 предназначен для подсчета числа импульсов, поступающих с второго дополнительного управляющего входа первого регистра нормализующего сдвига 8 на счетный вход (вход C) счетчика 8.5 и выдачи подсчитанного числа на второй вход (вход B) компаратора 8.2. Счетчик 8.5 может быть выполнен, например, на микросхемах типа К155ИЕ4 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 133, 135, Рис. 2.66.).

Логический элемент И 8.6 предназначен для того, чтобы обеспечить прохождение управляющих сигналов с второго дополнительного управляющего входа первого регистра нормализующего сдвига 8 на второй управляющий вход (вход W2) регистра 8.4 в том случае, если выходной сигнал логического элемента ИЛИ 8.3 принимает единичное значение. Логический элемент И 8.6 может быть выполнен, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Второй регистр нормализующего сдвига 9 идентичен первому регистру нормализующего сдвига 8, показанному на фиг. 17, и предназначен для формирования нормализованного значения суммы Q_j,i очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности. Второй регистр нормализующего сдвига 9 состоит из регистра 9.1, компаратора 9.2, логического элемента ИЛИ 9.3, регистра 9.4, счетчика 9.5, логического элемента И 9.6.

Первый информационный вход (вход X) регистра 9.4 является информационным входом второго регистра нормализующего сдвига 9. Информационный вход (вход X) регистра 9.1 является управляющим входом второго регистра нормализующего сдвига 9. Управляющий вход (вход W) регистра 9.1 и соединенный с ним первый управляющий вход (вход W1) регистра 9.4, является первым дополнительным управляющим входом второго регистра нормализующего сдвига 9. Счетный вход (вход C) счетчика 9.5 и соединенный с ним второй вход логического элемента И 9.6 является вторым дополнительным управляющим входом второго регистра нормализующего сдвига 9. Вход сброса (вход R) счетчика 9.5 является третьим дополнительным управляющим входом второго регистра нормализующего сдвига 9. Выход регистра 9.1 соединен с первым входом (входом A) компаратора 9.2. Выход счетчика 9.5 соединен со вторым входом (входом B) компаратора 9.2. Выход несовпадения (на фиг. 12 обозначен символом "<") компаратора 9.2 соединен с первым входом логического элемента ИЛИ 9.3. Выход совпадения (на фиг. 12 обозначен символом "=") компаратора 9.2 соединен с вторым входом логического элемента ИЛИ 9.3. Выход логического элемента ИЛИ 9.3 соединен с первым входом логического элемента И 9.6. Выход логического элемента И 9.6 соединен с вторым управляющим входом (входом W2) регистра 9.4. Выход регистра 9.4 является выходом второго регистра нормализующего сдвига 9.

Регистр 9.1 предназначен для хранения двоичного значения числа γ разрядов сдвига, необходимых для получения нормализованного значения суммы очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности сдвигом значения статистического параметра Q_j,i очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности, поступающего с блока нормализации 7 и выдачи сформированного значения на первый информационный вход компаратора 9.2. Регистр 9.1 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Компаратор 9.2 предназначен для сравнения значений чисел, поступающих на его первый вход (вход A) и второй вход (вход B). Компаратор 9.2 может быть выполнен, например, на микросхемах К561ИП2 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 382-385).

Логический элемент ИЛИ 9.3 предназначен для формирования сигнала единичного уровня в том случае, если число импульсов, поступивших с второго управляющего входа, меньше значения, отображающего число разрядов, необходимых для получения нормализованного значения суммы очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности из значения статистического параметра Q_j,i очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности. Логический элемент ИЛИ 9.3 может быть выполнен, например, на микросхемах типа К155ЛЛ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо.- Мн.: Беларусь, 1991. - 493 с.: ил., стр. 60, 62, Рис. 2.15.).

Регистр 9.4 предназначен для записи в него значения статистического параметра Q_j,i очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности, ее последовательного сдвига в направлении старших разрядов на γ разрядов и выдачи сформированного нормализованного значения суммы очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности. Регистр 9.4 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Счетчик 9.5 предназначен для подсчета числа импульсов, поступающих со второго дополнительного управляющего входа второго регистра нормализующего сдвига на счетный вход (вход C) счетчика 9.5 и выдачи подсчитанного числа на второй вход (вход B) компаратора 9.2. Счетчик 9.5 может быть выполнен, например, на микросхемах типа К155ИЕ4 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 133, 135, Рис. 2.66.).

Логический элемент И 9.6 предназначен для того, чтобы обеспечить прохождение управляющих сигналов со второго дополнительного управляющего входа второго регистра нормализующего сдвига 9 на управляющий вход (вход W) регистра 9.4 в том случае, если выходной сигнал логического элемента ИЛИ 9.3 принимает единичное значение. Логический элемент И 9.6 может быть выполнен, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Третий регистр нормализующего сдвига 10 идентичен регистру нормализующего сдвига 8, показанному на фиг. 17, и предназначен для формирования нормализованного значения очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности. Третий регистр нормализующего сдвига 10 состоит из регистра 10.1, компаратора 10.2, логического элемента ИЛИ 10.3, регистра 10.4, счетчика 10.5, логического элемента И 10.6.

Первый информационный вход (вход X) регистра 10.4 является информационным входом третьего регистра нормализующего сдвига 10. Информационный вход (вход X) регистра 10.1 является управляющим входом третьего регистра нормализующего сдвига 10. Управляющий вход (вход W) регистра 10.1 и соединенный с ним первый управляющий вход (вход W1) регистра 10.4 является первым дополнительным управляющим входом третьего регистра нормализующего сдвига 10. Счетный вход (вход C) счетчика 10.5 и соединенный с ним второй вход логического элемента И 10.6 является вторым дополнительным управляющим входом третьего регистра нормализующего сдвига 10. Вход сброса (вход R) счетчика 10.5 является третьим дополнительным управляющим входом третьего регистра нормализующего сдвига 10. Выход регистра 10.1 соединен с первым входом (входом A) компаратора 10.2. Выход счетчика 10.5 соединен со вторым входом (входом B) компаратора 10.2. Выход несовпадения (на фиг. 17 обозначен символом "<") компаратора 10.2 соединен с первым входом логического элемента ИЛИ 10.3. Выход совпадения (на фиг. 17 обозначен символом "=") компаратора 10.2 соединен с вторым входом логического элемента ИЛИ 10.3. Выход логического элемента ИЛИ 10.3 соединен с первым входом логического элемента И 10.6. Выход логического элемента И 10.6 соединен с вторым управляющим входом (входом W2) регистра 10.4. Выход регистра 10.4 является выходом третьего регистра нормализующего сдвига 10.

Регистр 10.1 предназначен для хранения двоичного значения числа γ разрядов сдвига, необходимых для получения нормализованного значения суммы очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности сдвигом значения статистического параметра n_j,i очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности, поступающего с блока нормализации 7 и выдачи сформированного значения на первый информационный вход компаратора 10.2. Регистр 10.1 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Компаратор 10.2 предназначен для сравнения значений чисел, поступающих на его первый вход (вход A) и второй вход (вход B). Компаратор 10.2 может быть выполнен, например, на микросхемах К561ИП2 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991 - 493 с.: ил., с. 382-385).

Логический элемент ИЛИ 10.3 предназначен для формирования сигнала единичного уровня в том случае, если число импульсов, поступивших со второго дополнительного управляющего входа третьего регистра нормализующего сдвига 10, меньше значения, отображающего число разрядов, необходимых для получения нормализованного значения суммы очередного символа j-й, где j = 1, 2, . . . , T, аппроксимирующей кодируемой последовательности из значения статистического параметра n_j,i очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности. Логический элемент ИЛИ 10.3 может быть выполнен, например, на микросхемах типа К155ЛЛ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 60, 62, Рис. 2.15.).

Регистр 10.4 предназначен для записи в него значения статистического параметра n_j,i очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности, ее последовательного сдвига в направлении старших разрядов на γ разрядов и выдачи сформированного нормализованного значения суммы очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности. Регистр 10.4 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Счетчик 10.5 предназначен для подсчета числа импульсов, поступающих со второго дополнительного управляющего входа третьего регистра нормализующего сдвига 10 на счетный вход (вход C) счетчика 10.5 и выдачи подсчитанного числа на второй вход (вход B) компаратора 10.2. Счетчик 10.5 может быть выполнен, например, на микросхемах типа К155ИЕ4 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 133, 135, Рис. 2.66.).

Логический элемент И 10.6 предназначен для того, чтобы обеспечить прохождение управляющих сигналов с второго дополнительного управляющего входа третьего регистра нормализующего сдвига 10 на второй управляющий вход (вход W2) регистра 10.4 в том случае, если выходной сигнал логического элемента ИЛИ 10.3 принимает единичное значение. Логический элемент И 10.6 может быть выполнен, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Первый регистр правого сдвига 11, показанный на фиг. 18, предназначен для сдвига на один разряд в направлении младших разрядов нормализованного значения суммы очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности.

Регистр 11 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Второй регистр правого сдвига 12 идентичен первому регистру правого сдвига 11, показанному на фиг. 18, и предназначен для сдвига на один разряд в направлении старших разрядов нормализованного значения очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности.

Второй регистр правого сдвига 12 может быть выполнен, например, на микросхемах К555ПР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Вычитатель 13 предназначен для вычитания из значения числа, поступающего с выхода регистра кодового интервала 22 на второй вход вычитателя 13, значения числа, поступающего с выхода первого блока коммутации 15 на первый вход вычитателя 13. Вычитатель 13 представляет собой сумматор, работающий в режиме вычитания. Схема вычитателя 13 известна, приведена, например, в книге: П. П. Мальцев и др. "Цифровые интегральные микросхемы: Справочник. - М.: Радио и связь, 1994, стр. 76. Он может быть, реализован, например, на микросхеме К555ИМ7 (см. В.Л. Шило "Популярные цифровые микросхемы". - М.: Радио и связь, 1987, стр. 159-161).

Компаратор 14 предназначен для сравнения значения числа, поступающего с выхода регистра кодового интервала 22 на второй информационный вход компаратора 14, со значением числа, поступающего с выхода первого регистра нормализующего сдвига 8 на первый информационный вход компаратора 14. Если значение числа, поступающего на второй информационный вход компаратора 14, меньше значения числа, поступающего на его первый информационный вход, то на выходе компаратора 14 формируется управляющий сигнал нулевого уровня (формируется нулевое значение переменной β ). Иначе на выходе компаратора 14 формируется управляющий сигнал единичного уровня (формируется единичное значение переменной β ). Схема компаратора 14 известна, приведена, например, в книге: П. П. Мальцев и др. "Цифровые интегральные микросхемы: Справочник". - М.: Радио и связь, 1994, стр. 83 и может быть реализована, например, на микросхеме К555СП1 (см. В. Л. Шило "Популярные цифровые микросхемы". - М.: Радио и связь, 1987, стр. 183).

Первый блок коммутации 15, показанный на фиг. 19, предназначен для проключения на первый вход сумматора 19 и на первый вход вычитателя 13, соединенных с выходом первого блока коммутации 15, сдвинутого на один разряд в сторону младших разрядов нормализованного значения суммы очередного символа j-й аппроксимирующей кодируемой последовательности, поступающего с выхода первого регистра правого сдвига 11 на второй информационный вход первого блока коммутации 15, при поступлении на управляющий вход первого блока коммутации 15 управляющего сигнала единичного уровня, и проключения на первый вход сумматора 19 и на первый вход вычитателя 13, соединенных с выходом первого блока коммутации 15, нормализованного значения суммы очередного символа j-й аппроксимирующей кодируемой последовательности, поступающего с выхода второго регистра нормализующего сдвига 9 на первый информационный вход первого блока коммутации 15, при поступлении на управляющий вход первого блока коммутации 15 управляющего сигнала нулевого уровня.

Первый блок коммутации 15 состоит из инвертора 15.1, логических элементов И 15.2.1, 15.2.2, ..., 15.2.k, логических элементов И 15.3.1, 15.3.2, ... , 15.3.k, логических элементов ИЛИ 15.4.1, 15.4.2, ..., 15.4.k. Первые входы логических элементов 15.2.1, 15.2.2, ..., 15.2.k объединены в единую информационную шину, являющуюся вторым информационным входом первого блока коммутации 15. Первые входы логических элементов 15.3.1, 15.3.2, ..., 15.3.k объединены в единую информационную шину, являющуюся первым информационным входом первого блока коммутации 15. Вторые входы логических элементов 15.2.1, 15.2.2, ..., 15.2.k объединены, подключены к входу инвертора 15.1 и являются управляющим входом первого блока коммутации 15. Вторые входы логических элементов 15.3.1, 15.3.2, ..., 15.3.k объединены и подключены к выходу инвертора 15.1. Выходы логических элементов И 15.2.1, 15.2.2, ..., 15.2.k соединены, соответственно, с первыми входами логических элементов ИЛИ 15.4.1, 15.4.2, . . ., 15.4.k, вторые входы которых подключены, соответственно, к выходам логических элементов И 15.3.1, 15.3.2, ..., 15.3.k. Выходы логических элементов ИЛИ 15.4.1, 15.4.2, ..., 15.4.k объединены в единую информационную шину, являющуюся выходом первого блока коммутации 15.

Инвертор 15.1 предназначен для преобразования сигнала единичного уровня на его входе к сигналу нулевого уровня на его выходе и для преобразования сигнала нулевого уровня на его входе к сигналу единичного уровня на его выходе. Инвертор 15.1 может быть выполнен, например, на микросхемах типа К561ЛН2 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 315, 316, Рис. 3.26).

Логические элементы И 15.2.1, 15.2.2, ..., 15.2.k предназначены для обеспечения проключения двоичных сигналов второго информационного входа первого блока коммутации 15 на первые входы логических элементов ИЛИ 15.4.1, 15.4.2, . . ., 15.4.k при наличии на управляющем входе первого блока коммутации 15 сигнала единичного уровня и проключения двоичных сигналов нулевого уровня на первые входы логических элементов ИЛИ 15.4.1, 15.4.2, ..., 15.4.k при наличии на управляющем входе первого блока коммутации 15 сигнала нулевого уровня. Логические элементы И 15.2.1, 15.2.2, ..., 15.2.k могут быть выполнены, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313,314, Рис. 3.21).

Логические элементы И 15.3.1, 15.3.2, ..., 15.3.k предназначены для обеспечения проключения двоичных сигналов первого информационного входа первого блока коммутации 15 на вторые входы логических элементов ИЛИ 15.4.1, 15.4.2, . . ., 15.4.k при наличии на управляющем входе первого блока коммутации 15 сигнала нулевого уровня и проключения двоичных сигналов нулевого уровня на первые входы логических элементов ИЛИ 15.4.1, 15.4.2, ..., 15.4.k при наличии на управляющем входе первого блока коммутации 15 сигнала единичного уровня. Логические элементы И 15.3.1, 15.3.2, ..., 15.3.k могут быть выполнены, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Логические элементы ИЛИ 15.4.1, 15.4.2, ..., 15.4.k предназначены для логического сложения двоичных сигналов единичного или нулевого уровня, поступающих на их первые и вторые входы. Логические элементы ИЛИ 15.4.1, 15.4.2, . . . , 15.4.k могут быть выполнены, например, на микросхемах типа К155ЛЛ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 60, 62, Рис. 2.15.).

Второй блок коммутации 16 идентичен первому блоку коммутации 15, показанному на фиг. 19, и предназначен для проключения на первый информационный вход третьего блока коммутации 17, сдвинутого на один разряд в сторону младших разрядов нормализованного значения двоичного числа очередного символа j-й аппроксимирующей кодируемой последовательности, поступающего с выхода второго регистра правого сдвига 12 на второй информационный вход второго блока коммутации 16, при поступлении на управляющий вход второго блока коммутации 16 управляющего сигнала единичного уровня, и проключения на первый информационный вход третьего блока коммутации 17, соединенного с выходом второго блока коммутации 16, нормализованного значения двоичного числа очередного символа j-й аппроксимирующей кодируемой последовательности, поступающего с выхода третьего регистра нормализующего сдвига 10 на первый информационный вход второго блока коммутации 16, при поступлении на управляющий вход второго блока коммутации 16 управляющего сигнала нулевого уровня.

Второй блок коммутации 16 состоит из инвертора 16.1, логических элементов И 16.2.1, 16.2.2, ..., 16.2.k, логических элементов И 16.3.1, 16.3.2, ... , 16.3.k, логических элементов ИЛИ 16.4.1, 16.4.2, ..., 16.4.k. Первые входы логических элементов 16.2.1, 16.2.2, ..., 16.2.k объединены в единую информационную шину, являющуюся вторым информационным входом второго блока коммутации 16. Первые входы логических элементов 16.3.1, 16.3.2, ..., 16.3.k объединены в единую информационную шину, являющуюся первым информационным входом второго блока коммутации 16. Вторые входы логических элементов 16.2.1, 16.2.2, ..., 16.2.k объединены, подключены к входу инвертора 16.1 и являются управляющим входом второго блока коммутации 16. Вторые входы логических элементов 16.3.1, 16.3.2, ..., 16.3.k объединены и подключены к выходу инвертора 16.1. Выходы логических элементов И 16.2.1, 16.2.2, ..., 16.2.k соединены, соответственно, с первыми входами логических элементов ИЛИ 16.4.1, 16.4.2, . . ., 16.4.k, вторые входы которых подключены, соответственно, к выходам логических элементов И 16.3.1, 16.3.2, ..., 16.3.k. Выходы логических элементов ИЛИ 16.4.1, 16.4.2, ..., 16.4.k объединены в единую информационную шину, являющуюся выходом второго блока коммутации 16.

Инвертор 16.1 предназначен для преобразования сигнала единичного уровня на его входе к сигналу нулевого уровня на его выходе и для преобразования сигнала нулевого уровня на его входе к сигналу единичного уровня на его выходе. Инвертор 16.1 может быть выполнен, например, на микросхемах типа К561ЛН2 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 315, 316, Рис. 3.26).

Логические элементы И 16.2.1, 16.2.2, ..., 16.2.k предназначены для обеспечения проключения двоичных сигналов второго информационного входа второго блока коммутации 16 на первые входы логических элементов ИЛИ 16.4.1, 16.4.2, . . ., 16.4.k при наличии на управляющем входе второго блока коммутации 16 сигнала единичного уровня и проключения двоичных сигналов нулевого уровня на первые входы логических элементов ИЛИ 16.4.1, 16.4.2, ..., 16.4.k при наличии на управляющем входе второго блока коммутации 16 сигнала нулевого уровня. Логические элементы И 16.2.1, 16.2.2, ..., 16.2.k могут быть выполнены, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Логические элементы И 163.1, 16.3.2, ..., 16.3.k предназначены для обеспечения проключения двоичных сигналов первого информационного входа второго блока коммутации 16 на вторые входы логических элементов ИЛИ 16.4.1, 16.4.2, ..., 16.4.k при наличии на управляющем входе второго блока коммутации 16 сигнала нулевого уровня и проключения двоичных сигналов нулевого уровня на первые входы логических элементов ИЛИ 16.4.1, 16.4.2, ..., 16.4.k при наличии на управляющем входе второго блока коммутации 16 сигнала единичного уровня. Логические элементы И 16.3.1, 16.3.2, ..., 16.3.k могут быть выполнены, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991.- 493 с.: ил., стр. 313, 314, Рис. 3.21).

Логические элементы ИЛИ 16.4.1, 16.4.2, ..., 16.4.k предназначены для логического сложения двоичных сигналов единичного или нулевого уровня, поступающих на их первые и вторые входы. Логические элементы ИЛИ 16.4.1, 16.4.2, . . . , 16.4.k могут быть выполнены, например, на микросхемах типа К155ЛЛ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 60, 62, Рис. 2.15.).

Третий блок коммутации 17 идентичен первому блоку коммутации 15, показанному на фиг. 19, и предназначен для проключения на информационный вход второго блока нормализации 18 и информационный вход первого регистра левого сдвига 23, соединенных с выходом третьего блока коммутации 17, двоичного значения, поступающего с выхода вычитателя 13 на второй информационный вход третьего блока коммутации 17 при поступлении на управляющий вход третьего блока коммутации 17 управляющего сигнала единичного уровня, и проключения на информационный вход второго блока нормализации 18 и информационный вход первого регистра левого сдвига 23, соединенных с выходом третьего блока коммутации 17, двоичного значения, поступающего с выхода второго блока коммутации 16 на первый информационный вход третьего блока коммутации 17, при поступлении на управляющий вход третьего блока коммутации 17 управляющего сигнала нулевого уровня.

Третий блок коммутации 17 состоит из инвертора 17.1, логических элементов И 17.2.1, 17.2.2, ..., 17.2.k, логических элементов И 17.3.1, 17.3.2, . . . , 17.3.k, логических элементов ИЛИ 17.4.1, 17.4.2, ..., 17.4.k. Первые входы логических элементов 17.2.1, 17.2.2, ..., 17.2.k объединены в единую информационную шину, являющуюся вторым информационным входом третьего блока коммутации 17. Первые входы логических элементов 17.3.1, 17.3.2, ..., 17.3.k объединены в единую информационную шину, являющуюся первым информационным входом третьего блока коммутации 17. Вторые входы логических элементов 17.2.1, 17.2.2, ..., 17.2.k объединены, подключены к входу инвертора 17.1 и являются управляющим входом третьего блока коммутации 17. Вторые входы логических элементов 17.3.1, 17.3.2, ..., 17.3.k объединены и подключены к выходу инвертора 17.1. Выходы логических элементов И 17.2.1, 17.2.2, ..., 17.2.k соединены, соответственно, с первыми входами логических элементов ИЛИ 17.4.1, 17.4.2, . . ., 17.4.k, вторые входы которых подключены, соответственно, к выходам логических элементов И 17.3.1, 17.3.2, ..., 17.3.k. Выходы логических элементов ИЛИ 17.4.1, 17.4.2, ..., 17.4.k объединены в единую информационную шину, являющуюся выходом третьего блока коммутации 17.

Инвертор 17.1 предназначен для преобразования сигнала единичного уровня на его входе к сигналу нулевого уровня на его выходе и для преобразования сигнала нулевого уровня на его входе к сигналу единичного уровня на его выходе. Инвертор 17.1 может быть выполнен, например, на микросхемах типа К561ЛН2 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 315, 316, Рис. 3.26).

Логические элементы И 17.2.1, 17.2.2, ..., 17.2.k предназначены для обеспечения проключения двоичных сигналов второго информационного входа третьего блока коммутации 17 на первые входы логических элементов ИЛИ 17.4.1, 17.4.2, ..., 17.4.k при наличии на управляющем входе третьего блока коммутации 17 сигнала единичного уровня и проключения двоичных сигналов нулевого уровня на первые входы логических элементов ИЛИ 17.4.1, 17.4.2, ... , 17.4. k при наличии на управляющем входе третьего блока коммутации 17 сигнала нулевого уровня. Логические элементы И 17.2.1, 17.2.2, ..., 17.2.k могут быть выполнены, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Логические элементы И 17.3.1, 17.3.2, ..., 17.3.k предназначены для обеспечения проключения двоичных сигналов первого информационного входа третьего блока коммутации 17 на вторые входы логических элементов ИЛИ 17.4.1, 17.4.2, . .., 17.4.k при наличии на управляющем входе третьего блока коммутации 17 сигнала нулевого уровня и проключения двоичных сигналов нулевого уровня на первые входы логических элементов ИЛИ 17.4.1, 17.4.2, ..., 17.4.k при наличии на управляющем входе третьего блока коммутации 17 сигнала единичного уровня. Логические элементы И 17.3.1, 17.3.2, ..., 17.3.k могут быть выполнены, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Логические элементы ИЛИ 17.4.1, 17.4.2, ..., 17.4.k предназначены для логического сложения двоичных сигналов единичного или нулевого уровня, поступающих на их первые и вторые входы. Логические элементы ИЛИ 17.4.1, 17.4.2, . . . , 17.4.k могут быть выполнены, например, на микросхемах типа К155ЛЛ1 (см. Цифровые интегральные микросхемы Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 60, 62, Рис. 2.15.).

Второй блок нормализации 18, показанный на фиг. 20, предназначен для определения числа α старших разрядов j-го двоичного значения нижней границы кодирования. Определяемую число α старших разрядов j-го двоичного значения нижней границы кодирования может принимать значения 0, 1, 2, ..., log₂w. Второй блок нормализации 18 состоит из регистров 18.1 и 18.2, компараторов 18.3 и 18.4, счетчика 18.5, логического элемента ИЛИ 18.6 и регистра 18.7.

Информационные входы (входы X1, X2, ..., Xk) регистра 18.1 соединены с соответствующими информационными входами (входами X1, X2, ..., Xk) регистра 18.2, объединены в единую информационную шину, являющуюся информационным входом второго блока нормализации 18. Первый управляющий вход (вход W1) регистра 18.1, соединенный с первым управляющим входом (входом W1) регистра 18.2, является первым дополнительным управляющим входом второго блока нормализации 18. Второй управляющий вход (вход W2) регистра 18.1, соединенный со вторым управляющим входом (входом W2) регистра 18.2 и счетным входом (входом C) счетчика 18.5, является вторым дополнительным управляющим входом второго блока нормализации 18. Выходы k и k-1 старших разрядов регистра 18.1 соединены с входами A2 и A1 компаратора 18.3, соответственно. Выходы k и k-1 старших разрядов регистра 18.2 соединены с входами A2 и A1 компаратора 18.4, соответственно. Выход совпадения (на фиг. 20 обозначен символом "=") компаратора 18.3 соединен с первым входом логического элемента ИЛИ 18.6. Выход совпадения (на фиг. 20 обозначен символом "=") компаратора 18.4 соединен со вторым входом логического элемента ИЛИ 18.6. Выход логического элемента ИЛИ 18.6 соединен с управляющим входом (входом W) регистра 18.7. Выход счетчика 18.5 соединен с информационным входом (входом A) регистра 18.7. На вход X_k+1 регистра 18.2, а также на вход B1 компаратора 18.4 постоянно подают сигналы нулевого уровня "0". На входы B1 и B2 компаратора 18.3, а также на вход B2 компаратора 18.4 постоянно подают сигналы единичного уровня "1".

Регистры 18.1 и 18.2 предназначены для записи и хранения двоичного значения, поступающего с выхода третьего блока коммутации 17 на информационный вход второго блока нормализации 18 и сдвига в направлении старших разрядов этого значения. Регистры 18.2 и 18.3 могут быть выполнены, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Компаратор 18.3 предназначен для сравнения двух старших разрядов выходного сигнала регистра 18.1, поступающих на вход A компаратора 18.3 с двоичным числом 11, поступающим на вход B компаратора 18.3. При совпадении сравниваемых значений на выходе компаратора 18.3 формируется сигнал единичного уровня, в противном случае - сигнал нулевого уровня. Компаратор 18.3 может быть выполнен, например, на микросхемах типа К155ИР1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 178-180, Рис. 2.99, 2.100).

Компаратор 18.4 предназначен для сравнения двух старших разрядов выходного сигнала регистра 18.2, поступающих на вход A компаратора 18.4 с двоичным числом 10, поступающим на вход B компаратора 18.4. При совпадении сравниваемых значений на выходе компаратора 18.4 формируется сигнал единичного уровня, в противном случае - сигнал нулевого уровня. Компаратор 18.4 может быть выполнен, например, на микросхемах типа К155ИР1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 178-180, Рис. 2.99, 2.100).

Счетчик 18.5 предназначен для подсчета числа импульсов, поданных на его вход, что равно числу α старших разрядов j-го двоичного значения нижней границы кодирования и формирования на выходе счетчика 18.5 его двоичного представления. Счетчик 18.5 может быть выполнен, например, на микросхемах типа К155ИЕ4 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991 - 493 с.: ил., стр. 133, 135, Рис. 2.66.).

Логический элемент ИЛИ 18.6 предназначен для формирования сигнала единичного уровня на его выходе в случае, если на выходе хотя бы одного из компараторов 7.3 или 7.4 будет сформирован сигнал единичного уровня. Логический элемент ИЛИ 18.6 может быть выполнен, например, на микросхемах типа К155ЛЛ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991 - 493 с.: ил., стр. 60, 62, Рис. 2.15.).

Регистр 18.7 предназначен для записи двоичного числа, поступающего с выхода счетчика 18.5 тогда, когда на выходе одного из компараторов 18.3 или 18.4 формируется сигнал единичного уровня. Регистр 18.7 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Сумматор 19 предназначен для суммирования двоичного значения, считанного с выхода первого блока коммутации 15 на первый вход сумматора 19, и двоичного значения, считанного с выхода регистра нижней границы кодирования 25 на второй вход сумматора 19. Схема сумматора 19 известна, приведена, например в книге: Л. А. Мальцева и др. "Основы цифровой техники". - М.: Радио и связь, 1986, стр. 53-54, рис. 51 и может быть выполнена, например, на микросхеме К155ИМ1 (см. В. Л. Шило "Популярные цифровые микросхемы". - М.: Радио и связь, 1987, стр. 156).

Первый блок памяти параметров кодирования 20 предназначен для хранения предварительно установленного двоичного значения нижней границы кодирования длиной 2w двоичных разрядов и выдачи его на второй информационный вход регистра нижней границы кодирования 25 при поступлении управляющего сигнала на дополнительный управляющий вход первого блока памяти параметров кодирования 20. В качестве первого блока памяти параметров кодирования 20 может быть использовано статическое оперативное запоминающее устройство (ОЗУ), схема построения которого известна и приведена, например, в книге: В.А. Батушев, В.Н. Вениаминов и др. "Микросхемы и их применение: Справочное пособие". - М. : Радио и связь, 1983, стр. 175, рис. 5.12. Первый блок памяти параметров кодирования 20 может быть реализован, например, на микросхеме памяти К537РУ8 (см. В. И. Корнейчук, В.П. Тарасенко "Вычислительные устройства на микросхемах: Справочник". - К.: Тэхника, 1988, стр. 85-87).

Второй блок памяти параметров кодирования 21 предназначен для хранения предварительно установленного двоичного значения кодового интервала длиной w двоичных разрядов и выдачи его на второй информационный вход регистра кодового интервала 22 при поступлении управляющего сигнала на дополнительный управляющий вход второго блока памяти параметров кодирования 21. В качестве второго блока памяти параметров кодирования 21 может быть использовано статистическое оперативное запоминающее устройство (ОЗУ), схема построения которого известна и приведена, например, в книге: В.А. Батушев, В.Н. Вениаминов и др. "Микросхемы и их применение: Справочное пособие". - М.: Радио и связь, 1983, стр. 175, рис. 5.12. Второй блок памяти параметров кодирования 21 может быть реализован, например, на микросхеме памяти К537РУ8 (см. В.И. Корнейчук, В.П. Тарасенко "Вычислительные устройства на микросхемах: Справочник". - К.: Тэхника, 1988, стр. 85-87).

Регистр кодового интервала 22, показанный на фиг. 21, предназначен для записи предварительно установленного двоичного значения кодового интервала длиной w двоичных разрядов с выхода второго блока памяти параметров кодирования 21, последующей записи j-го двоичного значения кодового интервала с выхода первого регистра левого сдвига 23, хранения и выдачи его на второй вход вычитателя 13 и второй информационный вход компаратора 14. Регистр кодового интервала 22 содержит коммутирующий модуль 22.1 и регистр 22.2. Первый информационный вход коммутирующего модуля 22.1 является первым информационным входом регистра кодового интервала 22. Второй информационный вход коммутирующего модуля 22.1 является вторым информационным входом регистра кодового интервала 22. Управляющий вход коммутирующего модуля 22.1 является вторым дополнительным управляющим входом регистра кодового интервала 22. Управляющий вход (вход W) регистра 22.2 является первым дополнительным управляющим входом регистра кодового интервала 22. Выход коммутирующего модуля 22.1 соединен с информационным входом (входом X) регистра 22.2. Выход регистра 22.2 является выходом регистра кодового интервала 22.

Коммутирующий модуль 22.1 идентичен первому блоку коммутации 15, показанному на фиг. 19, и предназначен для проключения на информационный вход (вход X) регистра 22.2 двоичного значения, поступающего на второй информационный вход регистра кодового интервала 22 при поступлении на второй дополнительный управляющий вход регистра кодового интервала 22 управляющего сигнала единичного уровня, и проключения на информационный вход (вход X) регистра 22.2 двоичного значения, поступающего
на первый информационный вход регистра кодового интервала 22 при поступлении на второй дополнительный управляющий вход регистра кодового интервала 22 управляющего сигнала нулевого уровня.

Коммутирующий модуль 22.1 состоит из инвертора 22.1.1, логических элементов И 22.1.2.1, 22.1.2.2, ..., 22.1.2.k, логических элементов И 22.1.3.1, 22.1.3.2, . .., 22.1.3.k, логических элементов ИЛИ 22.1.4.1, 22.1.4.2, ..., 22.1.4.k. Первые входы логических элементов 22.1.2.1, 22.1.2.2, ..., 22.1.2. k объединены в единую информационную шину, являющуюся вторым информационным входом коммутирующего модуля 22.1. Первые входы логических элементов 22.1.3.1, 22.1.3.2, ..., 22.1.3.k объединены в единую информационную шину, являющуюся первым информационным входом коммутирующего модуля 22.1. Вторые входы логических элементов И 22.1.2.1, 22.1.2.2, ..., 22.1.2.k объединены, подключены к входу инвертора 22.1.1 и являются управляющим входом коммутирующего модуля 22.1. Вторые входы логических элементов И 22.1.3.1, 22.1.3.2, ..., 22.1.3.k объединены и подключены к выходу инвертора 22.1.1. Выходы логических элементов И 22.1.2.1, 22.1.2.2, . .., 22.1.2.k соединены, соответственно, с первыми входами логических элементов ИЛИ 22.1.4.1, 22.1.4.2, . .., 22.1.4.k, вторые входы которых подключены, соответственно, к выходам логических элементов И 22.1.3.1, 22.1.3.2, ..., 22.1.3.k. Выходы логических элементов ИЛИ 22.1.4.1, 22.1.4.2, ..., 22.1.4.k объединены в единую информационную шину, являющуюся выходом коммутирующего модуля 22.1.

Инвертор 22.1.1 предназначен для преобразования сигнала единичного уровня на его входе к сигналу нулевого уровня на его выходе и для преобразования сигнала нулевого уровня на его входе к сигналу единичного уровня на его выходе. Инвертор 22.1.1 может быть выполнен, например, на микросхемах типа К561ЛН2 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с. : ил., стр. 315, 316, Рис. 3.26).

Логические элементы И 22.1.2.1, 22.1.2.2, ..., 22.1.2.k предназначены для обеспечения проключения двоичных сигналов второго информационного входа коммутирующего модуля 22.1 на первые входы логических элементов ИЛИ 22.1.4.1, 22.1.4.2, ..., 22.1.4.k при наличии на управляющем входе коммутирующего модуля 22.1 сигнала единичного уровня и проключения двоичных сигналов нулевого уровня на первые входы логических элементов ИЛИ 22.1.4.1, 22.1.4.2, . . . , 22.1.4.k при наличии на управляющем входе коммутирующего модуля 22.1 сигнала нулевого уровня. Логические элементы И 22.1.2.1, 22.1.2.2, ..., 22.1.2.k могут быть выполнены, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Логические элементы И 22.1.3.1, 22.1.3.2, ..., 22.1.3.k предназначены для обеспечения проключения двоичных сигналов первого информационного входа коммутирующего модуля 22.1 на вторые входы логических элементов ИЛИ 22.1.4.1, 22.1.4.2, ..., 22.1.4.k при наличии на управляющем входе коммутирующего модуля 22.1 сигнала нулевого уровня и проключения двоичных сигналов нулевого уровня на первые входы логических элементов ИЛИ 22.1.4.1, 22.1.4.2, . . . , 22.1.4.k при наличии на управляющем входе коммутирующего модуля 22.1 сигнала единичного уровня. Логические элементы И 22.1.3.1, 22.1.3.2, ..., 22.1.3. k могут быть выполнены, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Логические элементы ИЛИ 22.1.4.1, 22.1.4.2, ..., 22.1.4.k предназначены для логического сложения двоичных сигналов единичного или нулевого уровня, поступающих на их первые и вторые входы. Логические элементы ИЛИ 22.1.4.1, 22.1.4.2, ..., 22.1.4.k могут быть выполнены, например, на микросхемах типа К155ЛЛ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 60, 62, Рис. 2.15.).

Регистр 22.2 предназначен для записи в него двоичного значения с выхода коммутирующего модуля 22.1, его хранения и выдачи на выход регистра кодового интервала 22. Регистр 22.2 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Первый регистр левого сдвига 23 изображен на фиг. 22 и предназначен для сдвига в направлении старших разрядов поступившего на его информационный вход j-го двоичного значения кодового интервала с выхода третьего блока коммутации 17 на число α старших разрядов j-го двоичного значения нижней границы кодирования, определенное во втором блоке нормализации 18. Первый регистр левого сдвига 23 состоит из регистра 23.1, компаратора 23.2, логического элемента ИЛИ 23.3, регистра 23.4, счетчика 23.5, логического элемента И 23.6.

Информационный вход (вход X) регистра 23.4 является информационным входом первого регистра левого сдвига 23. Информационный вход (вход X) регистра 23.1 является управляющим входом первого регистра левого сдвига 23. Управляющий вход (вход W) регистра 23.1 и соединенный с ним первый управляющий вход (вход W1) регистра 23.4, является первым дополнительным управляющим входом первого регистра левого сдвига 23. Счетный вход (вход C) счетчика 23.5 и соединенный с ним второй вход логического элемента И 23.6 является вторым дополнительным управляющим входом первого регистра левого сдвига 23. Вход сброса (вход R) счетчика 23.5 является третьим дополнительным управляющим входом первого регистра левого сдвига 23. Выход регистра 23.1 соединен с первым входом (входом A) компаратора 23.2. Выход счетчика 23.5 соединен со вторым входом (входом B) компаратора 23.2. Выход несовпадения (на фиг. 22 обозначен символом "<") компаратора 23.2 соединен с первым входом логического элемента ИЛИ 23.3. Выход совпадения (на фиг. 22 обозначен символом "=") компаратора 23.2 соединен с вторым входом логического элемента ИЛИ 23.3. Выход логического элемента ИЛИ 23.3 соединен с первым входом логического элемента И 23.6. Выход логического элемента И 23.6 соединен с вторым управляющим входом (входом W2) регистра 23.4. Выход регистра 23.4 является выходом первого регистра левого сдвига 23.

Регистр 23.1 предназначен для хранения числа α старших разрядов j-го двоичного значения нижней границы кодирования, поступающего на управляющий вход первого регистра левого сдвига 23 и выдачи этого числа на первый информационный вход компаратора 23.2. Регистр 23.1 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Компаратор 23.2 предназначен для сравнения значений чисел, поступающих на его первый вход (вход A) и второй вход (вход B). Компаратор 23.2 может быть выполнен, например, на микросхемах К561ИП2 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 382-385).

Логический элемент ИЛИ 23.3 предназначен для формирования сигнала единичного уровня на его выходе в том случае, если хотя бы на один его вход будет поступать сигнал единичного уровня. Логический элемент ИЛИ 23.3 может быть выполнен, например, на микросхемах типа К155ЛЛ1 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 60, 62, Рис. 2.15.).

Регистр 23.4 предназначен для записи в него значения, поступающего на информационный вход первого регистра левого сдвига 23. Регистр 23.4 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991 - 493 с.: ил., с. 185-188, Рис. 2.109).

Счетчик 23.5 предназначен для подсчета числа импульсов, поступающих с второго дополнительного управляющего входа первого регистра левого сдвига 23 на его счетный вход (вход C) и выдачи результата на второй вход (вход B) компаратора 23.2. Счетчик 23.5 может быть выполнен, например, на микросхемах типа К155ИЕ4 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991 - 493 с.: ил., стр. 133, 135, Рис. 2.66.).

Логический элемент И 23.6 предназначен для того, чтобы обеспечить прохождение управляющих сигналов со второго дополнительного управляющего входа первого регистра левого сдвига 23 на управляющий вход (вход W2) регистра 23.4, при формировании на выходе логического элемента ИЛИ 23.3 сигнала единичного уровня. Логический элемент И 23.6 может быть выполнен, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991 - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Второй регистр левого сдвига 24, показанный на фиг. 23, предназначен для сдвига в направлении старших разрядов поступившего на его информационный вход с выхода сумматора 19 j-го двоичного значения нижней границы кодирования на число α старших разрядов j-го двоичного значения нижней границы кодирования, определенное во втором блоке нормализации 18. Второй регистр левого сдвига 24 состоит из регистра 24.1, компаратора 24.2, логического элемента ИЛИ 24.3, регистра 24.4, счетчика 24.5, логического элемента И 24.6, регистра 24.7 и счетчика 24.8.

Информационный вход (вход X) регистра 24.4 является информационным входом второго регистра левого сдвига 24. Информационный вход (вход X) регистра 24.1 является управляющим входом второго регистра левого сдвига 24. Управляющий вход (вход W) регистра 24.1 и соединенный с ним первый управляющий вход (вход W1) регистра 24.4 являются первым дополнительным управляющим входом второго регистра левого сдвига 24. Счетный вход (вход C) счетчика 24.5 и соединенный с ним второй вход логического элемента И 24.6 являются вторым дополнительным управляющим входом второго регистра левого сдвига 24. Вход сброса (вход R) счетчика 24.5 и соединенный с ним вход сброса (вход R) счетчика 24.8 является третьим дополнительным управляющим входом второго регистра левого сдвига 24. Выход регистра 24.1 соединен с первым входом (входом A) компаратора 24.2. Выход счетчика 24.5 соединен со вторым входом (входом B) компаратора 24.2. Выход несовпадения (на фиг. 23 обозначен символом "<") компаратора 24.2 соединен с первым входом логического элемента ИЛИ 24.3. Выход совпадения (на фиг. 23 обозначен символом "=") компаратора 24.2 соединен с вторым входом логического элемента ИЛИ 24.3. Выход логического элемента ИЛИ 24.3 соединен с первым входом логического элемента И 24.6, выход которого соединен с вторым управляющим входом (входом W2) регистра 24.4, управляющим входом (входом W) регистра 24.7 и счетным входом (входом C) счетчика 24.8. Выходы 1, 2, ..., k регистра 24.4 объединены в единую информационную шину, являющуюся выходом перезаписи второго регистра левого сдвига 24, и дополнительно, выход k регистра 24.4 соединен с информационным входом (входом X) регистра 24.7. Выходы 1, 2, ..., k регистра 24.7 объединены в единую информационную шину, являющуюся выходом записи второго регистра левого сдвига 24. Выходы 1, 2, ..., k счетчика 24.8 объединены в единую информационную шину, являющуюся счетным выходом второго регистра левого сдвига 24.

Регистр 24.1 предназначен для хранения числа α старших разрядов j-го двоичного значения нижней границы кодирования, поступающего на управляющий вход второго регистра левого сдвига 24 и выдачи этого числа на первый информационный вход компаратора 24.2. Регистр 24.1 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Компаратор 24.2 предназначен для сравнения значений чисел, поступающих на его первый вход (вход A) и второй вход (вход B). Компаратор 24.2 может быть выполнен, например, на микросхемах К561ИП2 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 382-385).

Логический элемент ИЛИ 24.3 предназначен для формирования сигнала единичного уровня на его выходе в случае, если хотя бы на один его вход будет поступать сигнал единичного уровня. Логический элемент ИЛИ 24.3 может быть выполнен, например, на микросхемах типа К155ЛЛ1 (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 60, 62, Рис. 2.15.).

Регистр 24.4 предназначен для записи в него значения, поступающего на информационный вход второго регистра левого сдвига 24 и сдвига в направлении старших разрядов этого значения на число разрядов, определенное во втором блоке нормализации 18. Регистр 24.4 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991 - 493 с.: ил., с. 185-188, Рис. 2.109).

Счетчик 24.5 предназначен для подсчета числа импульсов, поступающих со второго дополнительного управляющего входа второго регистра левого сдвига 24 на его счетный вход (вход C) и выдачи подсчитанного числа на второй вход (вход B) компаратора 24.2. Счетчик 24.5 может быть выполнен, например, на микросхемах типа К155ИЕ4 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 133, 135, Рис. 2.66.).

Логический элемент И 24.6 предназначен для того, чтобы обеспечить прохождение управляющих сигналов со второго дополнительного управляющего входа второго регистра левого сдвига 24 на управляющий вход (вход W2) регистра 24.4 и на управляющий вход (вход W) регистра 24.7 при наличии на выходе логического элемента ИЛИ 24.3 сигнала единичного уровня. Логический элемент И 24.6 может быть выполнен, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Регистр 24.7 предназначен для записи в него выходного значения старшего разряда регистра 24.4 по управляющему сигналу с выхода логического элемента И 24.6 и выдачи этого значения на выход записи второго регистра левого сдвига. Регистр 24.7 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Счетчик 24.8 предназначен для подсчета числа импульсов, поступающих с выхода логического элемента И 24.6 на его счетный вход (вход C) и выдачи подсчитанного числа на счетный выход второго регистра левого сдвига 24. Счетчик 24.5 может быть выполнен, например, на микросхемах типа К155ИЕ4 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 133, 135, Рис. 2.66.).

Регистр нижней границы кодирования 25 идентичен регистру кодового интервала 22, показанному на фиг. 21, и предназначен для записи предварительно установленного двоичного значения нижней границы кодирования длиной 2w двоичных разрядов с выхода первого блока памяти параметров кодирования 20, последующей записи j-го двоичного значения нижней границы кодирования с выхода второго регистра левого сдвига 24, хранения и выдачи его на второй вход сумматора 19. Регистр нижней границы кодирования 25 содержит коммутирующий модуль 25.1 и регистр 25.2. Первый информационный вход коммутирующего модуля 25.1 является первым информационным входом регистра нижней границы кодирования 25. Второй информационный вход коммутирующего модуля 25.1 является вторым информационным входом регистра нижней границы кодирования 25. Управляющий вход коммутирующего модуля 25.1 является вторым дополнительным управляющим входом регистра нижней границы кодирования 25. Управляющий вход (вход W) регистра 25.2 является первым дополнительным управляющим входом регистра нижней границы кодирования 25. Выход коммутирующего модуля 25.1 соединен с информационным входом (входом X) регистра 25.2. Выход регистра 25.2 является выходом регистра нижней границы кодирования 25.

Коммутирующий модуль 25.1 идентичен первому блоку коммутации 15, показанному на фиг. 19, и предназначен для проключения на информационный вход (вход X) регистра 25.2 двоичного значения, поступающего на второй информационный вход регистра нижней границы кодирования 25 при поступлении на второй дополнительный управляющий вход регистра нижней границы кодирования 25 управляющего сигнала единичного уровня, и проключения на информационный вход (вход X) регистра 25.2 двоичного значения, поступающего на первый информационный вход регистра нижней границы кодирования 25 при поступлении на второй дополнительный управляющий вход регистра нижней границы кодирования 25 управляющего сигнала нулевого уровня.

Коммутирующий модуль 25.1 состоит из инвертора 25.1.1, логических элементов И 25.1.2.1, 25.1.2.2, ..., 25.1.2.k, логических элементов И 25.1.3.1, 25.1.3.2, . .., 25.1.3.k, логических элементов ИЛИ 25.1.4.1, 25.1.4.2, ..., 25.1.4.k. Первые входы логических элементов 25.1.2.1, 25.1.2.2, ..., 25.1.2. k объединены в единую информационную шину, являющуюся вторым информационным входом коммутирующего модуля 25.1. Первые входы логических элементов 25.1.3.1, 25.1.3.2, ..., 25.1.3.k объединены в единую информационную шину, являющуюся первым информационным входом коммутирующего модуля 25.1. Вторые входы логических элементов И 25.1.2.1, 25.1.2.2, ..., 25.1.2.k объединены, подключены к входу инвертора 25.1.1 и являются управляющим входом коммутирующего модуля 25.1. Вторые входы логических элементов И 25.1.3.1, 25.1.3.2, ..., 25.1.3.k объединены и подключены к выходу инвертора 25,1.1. Выходы логических элементов И 25.1.2.1, 25.1.2.2, . .., 25.1.2.k соединены, соответственно, с первыми входами логических элементов ИЛИ 25.1.4.1, 25.1.4.2, . .., 25.1.4.k, вторые входы которых подключены, соответственно, к выходам логических элементов И 25.1.3.1, 25.1.3.2, ..., 25.1.3.k. Выходы логических элементов ИЛИ 25.1.4.1, 25.1.4.2, ..., 25.1.4.k объединены в единую информационную шину, являющуюся выходом коммутирующего модуля 25.1.

Инвертор 25.1.1 предназначен для преобразования сигнала единичного уровня на его входе к сигналу нулевого уровня на его выходе и для преобразования сигнала нулевого уровня на его входе к сигналу единичного уровня на его выходе. Инвертор 25.1.1 может быть выполнен, например, на микросхемах типа К561ЛН2 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с. : ил., стр. 315, 316, Рис. 3.26).

Логические элементы И 25.1.2.1, 25.1.2.2, ..., 25.1.2.k предназначены для обеспечения проключения двоичных сигналов второго информационного входа коммутирующего модуля 25.1 на первые входы логических элементов ИЛИ 25.1.4.1, 25.1.4.2, ..., 25.1.4.k при наличии на управляющем входе коммутирующего модуля 25.1 сигнала единичного уровня и проключения двоичных сигналов нулевого уровня на первые входы логических элементов ИЛИ 25.1.4.1, 25.1.4.2, . . . , 25.1.4.k при наличии на управляющем входе коммутирующего модуля 25.1 сигнала нулевого уровня. Логические элементы И 25.1.2.1, 25.1.2.2, ..., 25.1.2.k могут быть выполнены, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Логические элементы И 25.1.3.1, 25.1.3.2, ..., 25.1.3.k предназначены для обеспечения проключения двоичных сигналов первого информационного входа коммутирующего модуля 25.1 на вторые входы логических элементов ИЛИ 25.1.4.1, 25.1.4.2, . .., 25.1.4.k при наличии на управляющем входе коммутирующего модуля 25.1 сигнала нулевого уровня и проключения двоичных сигналов нулевого уровня на первые входы логических элементов ИЛИ 25.1.4.1, 25.1.4.2, . . . , 25.1.4.k при наличии на управляющем входе коммутирующего модуля 25.1 сигнала единичного уровня. Логические элементы И 25.1.3.1, 25.1.3.2, ..., 25.1.3.k могут быть выполнены, например, на микросхемах типа К176ЛИ1
(см. Цифровые интегральные микросхемы; Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Логические элементы ИЛИ 25.1.4.1, 25.1.4.2, ..., 25.1.4.k предназначены для логического сложения двоичных сигналов единичного или нулевого уровня, поступающих на их первые и вторые входы. Логические элементы ИЛИ 25.1.4.1, 25.1.4.2, ..., 25.1.4.k могут быть выполнены, например, на микросхемах типа К155ЛЛ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 60, 62, Рис. 2.15.).

Регистр 25.2 предназначен для записи в него двоичного значения с выхода коммутирующего модуля 25.1, его хранения и выдачи на выход регистра нижней границы кодирования 25. Регистр 25.2 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Блок памяти аппроксимирующих кодированных последовательностей 26, показанный на фиг. 24, предназначен для записи и хранения j-х аппроксимирующих кодированных последовательностей, считываемых с выхода записи второго регистра левого сдвига 24 и вычисления длины L_j каждой j-й аппроксимирующей кодированной последовательности. Блок памяти аппроксимирующих кодированных последовательностей 26 состоит из счетчика 26.1, дешифратора 26.2, модулей коммутации 26.3 и 26.4, накопителей 26.5.1, 26.5.2, ..., 26.5.T, накопителей 26.6.1, 26.6.2, ..., 26.6.T, первого и второго модулей мультиплексирования 26.7 и 26.8. Входы модулей коммутации 26.3 и 26.4 являются, соответственно, входом записи и счетным входом блока памяти аппроксимирующих кодированных последовательностей 26. Управляющие входы накопителей 26.5.1, 26.5.2, ..., 26.5. T, 26.6.1, 26.6.2, ..., 26.6.T объединены и являются вторым дополнительным управляющим входом блока памяти аппроксимирующих кодированных последовательностей 26. Управляющий вход первого модуля мультиплексирования 26.7 является управляющим входом блока памяти аппроксимирующих кодированных последовательностей 26. Счетный вход (вход C) счетчика 26.1 является первым дополнительным управляющим входом блока памяти аппроксимирующих кодированных последовательностей 26. Выход счетчика 26.1 соединен с входом дешифратора 26.2 и входами выбора первого и второго модулей мультиплексирования 26.7 и 26.8. Выход дешифратора 26.2 соединен с входами выбора модулей коммутации 26.3 и 26.4. Выходы 1,2, ..., T модулей коммутации 26.3 и 26.4 соединены, соответственно, с информационными входами накопителей 26.5.1, 26.5.2, ..., 26.5.T и 26.6.1, 26.6.2, ..., 26.6.T. Выходы накопителей 26.5.1, 26.5.2, ... , 26.5. T соединены, соответственно, с 1, 2, ..., T информационными входами первого модуля мультиплексирования, а выходы накопителей 26.6.1, 26.6.2, ... , 26.6. T соединены, соответственно, с 1,2, ..., T информационными входами второго модуля мультиплексирования. Выход первого модуля мультиплексирования 26.7 является выходом считывания блока памяти аппроксимирующих кодированных последовательностей 26. Выход второго модуля мультиплексирования 26.8 является выходом сравнения блока памяти аппроксимирующих кодированных последовательностей 26.

Счетчик 26.1 предназначен для подсчета числа импульсов, поступающих на первый дополнительный управляющий вход блока памяти аппроксимирующих кодированных последовательностей 26 и выдачи результата на вход дешифратора 26.2. Счетчик 26.1 может быть выполнен, например, на микросхемах типа К155ИЕ4 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 133, 135, Рис. 2.66.).

Дешифратор 26.2 предназначен для преобразования двоичного числа на его входе в двоичный сигнал единичного уровня, появляющийся на том из его выходов, номер которого соответствует номеру аппроксимирующей кодируемой последовательности. Дешифратор 26.2 может быть выполнен, например, на микросхемах типа К155ИВ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 227, 228, Рис. 2.149, 2.150).

Модуль коммутации 26.3, показанный на фиг. 25, предназначен для проключения j-х аппроксимирующих кодированных последовательностей на соответствующий j-й накопитель 26.5.1, 26.5.2, ..., 26.5.T, в соответствии с сигналом, поступающим на вход выбора модуля коммутации 26.3 с дешифратора 26.2. Модуль коммутации 26.3 состоит из логических элементов И 26.3.1.1, 26.3.1.2, . .., 26.3.1.k; 26.3.2.1, 26.3.2.2, ..., 26.3.2.k, ..., 26.3.T.1, 26.3. T. 2, . . . , 26.3.T.k. Первые входы логических элементов И 26.3.1.1, 26.3.1.2, . . .,26.3.1.k, 26.3.2.1, 26.3.2.2, ..., 26.3.2.k; ..., 26.3.T.1, 26.3. T.2, ..., 26.3.T.k объединены в единую информационную шину, являющуюся информационным входом модуля коммутации 26.3. Вторые входы логических элементов И 26.3.1.1, 26.3.1.2, ..., 26.3.1.k, логических элементов И 26.3.2.1, 26.3.2.2, ..., 26.3.2.k, ... логических элементов И 26.3.T.1, 26.3.T.2, ..., 26.3. T. k соединены и объединены в единую информационную шину, являющуюся входом выбора модуля коммутации 26.3, и кроме того, объединены с выходами логических элементов И 26.3.1.1, 26.3.1.2, ..., 26.3.1.k, логических элементов И 26.3.2.1, 26.3.2.2, ..., 26.3.2.k, ... логических элементов И 26.3. T. 1, 26.3.T.2, ..., 26.3.T.k в единые информационные шины, являющиеся, соответственно, выходом 1, выходом 2, ..., выходом T модуля коммутации 26.3.

Логические элементы И 26.3.1.1, 26.3.1.2, . .., 26.3.1.k; 26.3.2.1, 26.3.2.2, . .., 26.3.2.k; ..., 26.3.T.1, 26.3.T.2, ..., 26.3.T.k предназначены для логического умножения двоичных сигналов, поступающих на их входы. Логические элементы И 26.3.1.1, 26.3.1.2, ..., 26.3.1.k; 26.3.2.1, 26.3.2.2, . .., 26.3.2.k, ..., 26.3.T.1, 26.3.T.2, ..., 26.3.T.k могут быть выполнены, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Модуль коммутации 26.4 идентичен модулю коммутации 26.3, показанному на фиг. 25, и предназначен для проключения двоичного значения длины L_j каждой j-й аппроксимирующей кодированной последовательности на соответствующий j-й накопитель 26.6.1, 26.6.2, ..., 26.6.T, в соответствии с сигналом, поступающим на вход выбора модуля коммутации 26.4 с выхода дешифратора 26.2. Модуль коммутации 26.3 состоит из логических элементов И 26.4.1.1, 26.4.1.2, .. ., 26.4.1.k; 26.4.2.1, 26.4.2.2, ..., 26.4.2.k; ..., 26.4.T.1, 26.4.T.2, ... , 24.3. T. k. Первые входы логических элементов И 26.4.1.1, 26.4.1.2, ..., 26.4.1. k; 26.4.2.1, 26.4.2.2, ..., 26.4.2.k; ..., 26.4.T.1, 26.4.T.2, ..., 26.4. T.k объединены в единую информационную шину, являющуюся информационным входом модуля коммутации 26.4. Вторые входы логических элементов И 26.4.1.1, 26.4.1.2, . . . , 26.4.1.k, логических элементов И 26.4.2.1, 26.4.2.2, ..., 26.4.2. k, ... логических элементов И 26.4.T.1, 26.4.T.2, ..., 26.4.T.k соединены и объединены в единую информационную шину, являющуюся входом выбора модуля коммутации 26.4, и кроме того, объединены с выходами логических элементов И 26.4.1.1, 26.4.1.2, ..., 26.4.1.k, логических элементов И 26.4.2.1, 26.4.2.2, ..., 26.4.2.k, ... логических элементов И 26.4.T.1, 26.4.T.2, ..., 26.4. T. k в единые информационные шины, являющиеся, соответственно, выходом 1, выходом 2, ..., выходом T модуля коммутации 26.4.

Логические элементы И 26.4.1.1, 26.4.1.2, . .., 26.4.1.k; 26.4.2.1, 26.4.2.2, . .., 26.4.2.k; ..., 26.4.T.1, 26.4.T.2, ..., 26.4.T.k предназначены для логического умножения двоичных сигналов, поступающих на их входы. Логические элементы И 26.4.1.1, 26.4.1.2, ..., 26.4.1.k; 26.4.2.1, 26.4.2.2, . .., 26.4.2.k; ..., 26.4.T.1, 26.4.T.2, ..., 26.4.T.k могут быть выполнены, например, на микросхемах типа К176ЛИ1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 313, 314, Рис. 3.21).

Накопители 26.5.1, 26.5.2, ..., 26.5.T предназначены для записи и хранения j-х аппроксимирующих кодированных последовательностей, считываемых с выхода записи второго регистра левого сдвига 24. В качестве накопителей 26.5.1, 26.5.2, . . ., 26.5.T может быть использован регистр, выполненный, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991 - 493 с.: ил., с. 185-188, Рис. 2.109).

Накопители 26.6.1, 26.6.2, ..., 26.6.T предназначены для записи и хранения длины L_j каждой j-й аппроксимирующей кодированной последовательности, считываемой с счетного выхода второго регистра левого сдвига 24. В качестве накопителей 26.6.1, 26.6.2, ..., 26.6.T может быть использован регистр, выполненый, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ. /М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Первый модуль мультиплексирования 26.7, показанный на фиг. 26, предназначен для проключения значения j-й аппроксимирующей кодированной последовательности с выхода одного из накопителей 26.5.1, 26.5.2, ..., 26.5.T, в соответствии с кодом адреса, поступающим с выхода счетчика 26.1 при наличии разрешающего сигнала на управляющем входе блока памяти аппроксимирующих кодированных последовательностей 26. Первый модуль мультиплексирования 26.7 состоит из мультиплексоров 26.7.1, 26.7.2, ..., 26.7.k. Входы S1 мультиплексоров 26.7.1, 26.7.2, ..., 26.7.k объединены в единую информационную шину, являющуюся первым информационным входом первого модуля мультиплексирования 26.7. Входы S2 мультиплексоров 26.7.1, 26.7.2, ..., 26.7.k объединены в единую информационную шину, являющуюся вторым информационным входом первого модуля мультиплексирования 26.7. . . . Входы S_T мультиплексоров 26.7.1, 26.7.2, ..., 26.7.k объединены в единую информационную шину, являющуюся T-м информационным входом первого модуля мультиплексирования 26.7. Входы разрешения (входы E) мультиплексоров 26.7.1, 26.7.2, ..., 26.7.k соединены и являются управляющим входом первого блока мультиплексирования 26.7. Адресные входы (входы A) мультиплексоров 26.7.1, 26.7.2, ..., 26.7.k соединены и являются входом выбора первого блока мультиплексирования 26.7. Выходы мультиплексоров 26.7.1, 26.7.2, . . ., 26.7.k объединены в единую информационную шину, являющуюся выходом первого модуля мультиплексирования 26.7.

Мультиплексоры 26.7.1, 26.7.2, ..., 26.7.k предназначены для проключения двоичного сигнала одного из входов (входа S1, S2, ..., S_T) на его выход, в соответствии с кодом адреса, поступающим на его адресный вход (вход A), при наличии сигнала разрешения на его разрешающем входе (входе E). Схема мультиплексоров 26.7.1, 26.7.2, ..., 26.7.k известна, приведена в книге: Л. А. Мальцева и др. "Основы цифровой техники". - М.: Радио и связь, 1986, стр. 52, рис. 48, и может быть реализована, например, на микросхемах К155КП5 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 161, 162, Рис. 2.83).

Второй модуль мультиплексирования 26.8, показанный на фиг. 27, предназначен для проключения значения длины L_j каждой j-й аппроксимирующей кодированной последовательности с выхода выбранного накопителя 26.6.1, 26.6.2, . . . , 26.6. T, в соответствии с кодом адреса, поступающим с выхода счетчика 26.1 на выход сравнения блока памяти аппроксимирующих кодированных последовательностей 26. Второй модуль мультиплексирования 26.8 состоит из мультиплексоров 26.8.1, 26.8.2, . . ., 26.8.k. Входы S1 мультиплексоров 26.8.1, 26.8.2, . . . , 26.8.k объединены в единую информационную шину, являющуюся первым информационным входом второго модуля мультиплексирования 26.8. Входы S2 мультиплексоров 26.8.1, 26.8.2, ..., 26.8.k объединены в единую информационную шину, являющуюся вторым информационным входом второго модуля мультиплексирования 26.8. ... Входы S_T мультиплексоров 26.8.1, 26.8.2, ..., 26.8. k объединены в единую информационную шину, являющуюся T-м информационным входом второго модуля мультиплексирования 26.8. Адресные входы (входы A) мультиплексоров 26.8.1, 26.8.2, ..., 26.8.k соединены и являются входом выбора второго блока мультиплексирования 26.8. Выходы мультиплексоров 26.8.1, 26.8.2, ..., 26.8.k объединены в единую информационную шину, являющуюся выходом первого модуля мультиплексирования 26.8.

Мультиплексоры 26.8.1, 26.8.2, ..., 26.8.k предназначены для проключения двоичного сигнала одного из входов (входа S1, S2, ..., S_T) на его выход, в соответствии с кодом адреса, поступающим на его адресный вход (вход A). Схема мультиплексоров 26.8.1, 26.8.2, . .., 26.8.k известна, приведена в книге: Л. А. Мальцева и др. "Основы цифровой техники". - М.: Радио и связь, 1986, стр. 52, рис. 48, и может быть реализована, например, на микросхемах К155КП5 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 161, 162, Рис. 2.83).

Блок сравнения 27, показанный на фиг. 28, предназначен для сравнения значения длины L_j j-й аппроксимирующей кодированной последовательности, считываемой с выхода сравнения блока памяти аппроксимирующих кодированных последовательностей 26 со значением предельно допустимой длины L_пр, считываемой с выхода блока памяти предельно допустимой длины 28 и выдачи разрешающего сигнала нулевого значения на вход выбора блока памяти аппроксимирующих кодируемых последовательностей 2.

Блок сравнения 27 состоит из регистров 27.1, 27.2 и компаратора 27.3. Управляющие входы (входы W) регистров 27.1 и 27.2 соединены и являются дополнительным управляющим входом блока сравнения 27. Информационный вход (вход X) регистра 27.1 является первым информационным входом блока сравнения 27. Информационный вход (вход X) регистра 27.2 является вторым информационным входом блока сравнения 27. Выход регистра 27.1 соединен с первым входом (входом A) компаратора 27.3, второй вход которого (вход B) соединен с выходом регистра 27.2. Выход компаратора 27.3 является выходом блока сравнения 27.

Регистр 27.1 предназначен для записи в него двоичного числа длины L_j j-й аппроксимирующей кодированной последовательности, считываемой с выхода сравнения блока памяти аппроксимирующих кодированных последовательностей 26. Регистр 27-1 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Регистр 27.2 предназначен для записи в него значения предельно допустимой длины L_пр, считываемой с выхода блока памяти предельно допустимой длины 28. Регистр 27.2 может быть выполнен, например, на микросхемах К555ИР11А (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с. 185-188, Рис. 2.109).

Компаратор 27.3 предназначен для сравнения значения чисел, поступающих на его входы. Схема компаратора известна, приведена, например, в книге: П.П. Мальцев и др. "Цифровые интегральные микросхемы: Справочник. - М.: Радио и связь, 1994, стр. 83 и может быть реализована, например, на микросхеме К555СП1 (см. Цифровые интегральные микросхемы: Справ./М. И. Богданович, И. Н. Грель, В. А. Прохоренко, В. В. Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., стр. 268, 272, Рис. 2.190).

Блок памяти предельно допустимой длины 28 предназначен для хранения двоичного значения предельно допустимой длины L_пр и считывания его на второй информационный вход блока сравнения 27. В качестве блока памяти предельно допустимой длины 28 может быть использовано статическое оперативное запоминающее устройство (ОЗУ), схема построения которого известна и приведена, например, в книге: В. А. Батушев, В.Н. Вениаминов и др. "Микросхемы и их применение: Справочное пособие". - М.: Радио и связь, 1983, стр. 175, рис. 5.12. Блок памяти предельно допустимой длины 28 может быть реализован, например, на микросхеме памяти К537РУ8 (см. В.И. Корнейчук, В.П. Тарасенко "Вычислительные устройства на микросхемах: Справочник". - К.: Тэхника, 1988, стр. 85-87).

Заявленное устройство сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов работает следующим образом.

Предварительно в первый блок памяти параметров кодирования 20 записывают двоичное значение нижней границы кодирования 1.00...0 длиной 2w двоичных разрядов и во второй блок памяти параметров кодирования 21 двоичное значение кодового интервала 0.00...0 длиной w двоичных разрядов. В блок памяти аппроксимирующих кодируемых последовательностей 2 записывают значения T предварительно сформированных аппроксимирующих кодируемых последовательностей. В блок памяти предельно допустимой длины 28 записывают значение предварительно заданной предельно допустимой длины L_пр.

Кодируемая последовательность из символов бесконечного алфавита поступает на вход устройства сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов, показанного на фиг. 7. и считывается на вход блока дискретной кодируемой последовательности 1.

Очередной символ кодируемой последовательности, с соответствующим ему уровнем напряжения, поступает на первые информационные входы компараторов 1.1.1, 1.1.2, ..., 1.1.q, сравнивается в каждом из них с уровнем напряжения, поступающим на вторые информационные входы с модулей опорного напряжения 1.2.1, 1.2.2, ..., 1.2.q. По управляющему сигналу единичного уровня, показанному на фиг. 29(а), каждый из компараторов формирует выходной сигнал единичного уровня, если значение напряжения, соответствующего очередному символу кодируемой последовательности, поступающее на его первый вход, больше или равно значению напряжения, соответствующего символу упорядоченного q-ичного алфавита, поступающего на его второй вход. Иначе компаратор формирует выходной сигнал нулевого уровня. Уровень напряжения на выходе каждого из модулей опорного напряжения выбирается таким образом, что U_1.2.1 > U_1.2.2 > ... >U_1.2.q. С выходов компараторов 1.1.1, 1.1.2, ..., 1.1.q сигналы единичного и нулевого уровней поступают на вход шифратора, который преобразует номер старшего входа с единичным уровнем в параллельный двоичный код на его выходе. Полученное значение очередного символа дискретной кодируемой последовательности в параллельном двоичном коде записывается в модуль памяти дискретной кодируемой последовательности 1.4.

По управляющему сигналу нулевого уровня, показанному на фиг. 29(а), поданному на управляющий вход (вход S) мультиплексора 4.6, являющийся вторым управляющим входом блока выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой, проключается второй информационный вход (вход Y) мультиплексора 4.6 на его выход и производится запись во все ячейки памяти регистра хранения минимальной суммы 4.5 блока выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой, информационного сигнала в виде кодовой комбинации, состоящей из единичных символов "1", что обеспечивает первоначальное заполнение регистра хранения минимальной суммы 4.5 максимальным значением хранимого числа.

По управляющим сигналам, поступающим на вход выбора блока памяти аппроксимирующих кодируемых последовательностей 2, показанным на фиг. 29(6), с выхода блока аппроксимирующих кодируемых последовательностей 2, из каждой j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности, последовательно, начиная с первого символа и до последнего, считывают очередной символ j-й аппроксимирующей кодируемой последовательности на информационный вход коммутатора 3. По управляющему сигналу, вид которого показан на фиг. 29(в), поданному на дополнительный управляющий вход коммутатора 3, замыкается ключ 3.1 и информационный вход коммутатора 3 проключается на его второй выход. Очередной символ j-й аппроксимирующей кодируемой последовательности поступает на вход блока идентификации 5 и параллельно поступает на первые входы m компараторов 5.1.1, 5.1.2, ..., 5.1.m, где сравнивается со значениями всех символов упорядоченного m-ичного алфавита, считываемых из m модулей памяти 5.2.1, 5.2.2, ..., 5.2.m на вторые входы соответствующих компараторов.

При идентификации очередного символа j-й аппроксимирующей кодируемой последовательности с i-м символом упорядоченного m-ичного алфавита срабатывает компаратор
5.1.i и на i-м выходе блока идентификации 5 формируется сигнал единичного уровня. На 1, 2, ..., m-м, за исключением i-го, выходах блока идентификации 5 остается сигнал нулевого уровня.

По управляющему сигналу, поступающему на дополнительный управляющий вход блока вычисления статистических параметров 6, показанному на фиг. 29(г), выполняются следующие действия:
данные управляющие сигналы подсчитываются счетчиком 6.2, предварительно установленным в состояние m. Выходной сигнал счетчика 6.2, численно равный значению N_j очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности, являющийся первым выходом блока вычисления статистических параметров 6, поступает на вход регистра 7.1 и вход регистра 7.2, соединенные в параллель (на соответствующие разряды). На информационный вход регистра 7.1 данное двоичное число подается, начиная с третьего разряда, а на информационный вход регистра 7.2 оно подается, начиная со второго разряда (считая от младших разрядов). На входы первого и второго разрядов (считая от младших разрядов), регистра 7.1, и на вход первого разряда (считая от младших разрядов), регистра 7.2, постоянно подают сигналы нулевого уровня "0". По управляющему сигналу, показанному на фиг. 29(д), поступающему по первому дополнительному управляющему входу блока нормализации 7, производится запись двоичных чисел, поступающих на информационные входы регистров 7.1 и 7.2 в ячейки памяти этих регистров. С выхода регистра 7.1 двоичное число поступает на первый вход (вход A) компаратора 7.3, на второй вход которого постоянно подается кодовая комбинация 00...0011 длиной W двоичных разрядов. С выхода регистра 7.2 двоичное число поступает на первый вход (вход A) компаратора 7.4, на второй вход которого постоянно подается кодовая комбинация 00...0010 длиной W двоичных разрядов. По началу сигнала единичного уровня на выходе компаратора 7.3 или на выходе компаратора 7.4 при совпадении значений на входах производится запись выходного сигнала счетчика 7.5 (отображающего число γ разрядов сдвига и предварительно установленного в нулевое состояние) в регистр 7.7. По управляющему сигналу, показанному на фиг. 29(е), поступающему по второму управляющему входу первого блока нормализации 7, производится сдвиг в направлении младших разрядов содержимого регистров 7.1 и 7.2;
по началу данного управляющего единичного сигнала на выходе i-го логического элемента И 6.1.i формируется сигнал единичного уровня, по концу которого i-й счетчик 6.3.i (предварительно установленный в состояние 000...01, длиной W двоичных разрядов) увеличит свое значение на единицу. Выходной сигнал сумматора 6.5.h, где h = m-2, численно равный значению Q_j,m очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности, являющийся вторым выходом блока вычисления статистических параметров 6, поступает на информационный вход (вход X) регистра 8.4 первого регистра нормализующего сдвига 8. Инвертированный двоичный сигнал второго входа логического элемента И 6.1. m является пятым выходом блока вычисления статистических параметров 6. Значение счетчика 6.3.i, численно равное значению двоичного числа n_j,i очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности, через мультиплексоры 6.4.1, 6.4.2, ..., 6.4.k, где k = log₂m, проключается на четвертый выход блока вычисления статистических параметров 6. Выходные сигналы счетчиков 6.3.1, 6.3.2, ..., 6.3.m суммируются сумматорами 6.5.1, 6.5.2, ..., 6.5.h, где h = m-2, и через i-е входы мультиплексоров коммутируются на их выходы, являющиеся выходом суммы Q_j,i появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности блока вычисления статистических параметров 6.

По управляющему сигналу, показанному на фиг. 29(ж), поступающему по первому дополнительному управляющему входу первого регистра нормализующего сдвига 8, второго регистра нормализующего сдвига 9 и третьего регистра нормализующего сдвига 10, в регистры 8.1, 9.1, 10.1, соответственно, производится запись двоичных значений Q_j,m, Q_j,i, n_j,i очередного символа j-й, где j = 1, 2, ..., T, аппроксимирующей кодируемой последовательности, в соответствующие блоки. Управляющие сигналы, показанные на фиг. 29(з), поступающие по вторым дополнительным управляющим входам первого регистра нормализующего сдвига 8, второго регистра нормализующего сдвига 9, третьего регистра нормализующего сдвига 10, подсчитываются счетчиками 8.5, 9.5, 10.5, соответственно. Если выходной сигнал двоичных счетчиков 8.5, 9.5, 10.5 меньше или равен двоичному числу γ разрядов сдвига, то на выходе совпадения (на фиг. 17 обозначен символом "= ") или на выходе нессовпадения (на фиг. 17 обозначен символом "<") компаратора 8.2, 9.2, 10.2 формируется сигнал единичного уровня, разрешающий прохождение управляющих сигналов, поступающих по второму дополнительному управляющему входу первого регистра нормализующего сдвига 8, второго регистра нормализующего сдвига 9, третьего регистра нормализующего сдвига 10, на второй управляющий вход (вход W2) регистров 8.4, 9.4, 10.4, соответственно. По началу каждого импульса, поступающего на второй управляющий вход (вход W2) регистров 8.4, 9.4, 10.4, происходит сдвиг содержимого регистров 8.4, 9.4, 10.4, соответственно, в сторону младших разрядов. Если выходной сигнал двоичных счетчиков 8.5, 9.5, 10.5 превысит двоичное число γ разрядов сдвига, то на выходе совпадения (на фиг. 17 обозначен символом "=") и на выходе несовпадения (на фиг. 17 обозначен символом "<") компаратора 8.2, 9.2, 10.2, соответственно, формируются сигналы нулевого уровня, запрещающие прохождение управляющих сигналов, поступающих по второму управляющему входу первого регистра нормализующего сдвига 8, второго регистра нормализующего сдвига 9, третьего регистра нормализующего сдвига 10, на второй управляющий вход (вход W2) регистров 8.4, 9.4, 10.4, соответственно, через логические элементы И 8.6, 9.6, 10.6, соответственно. По управляющему сигналу, показанному на фиг. 29(и), поступающему по третьему дополнительному управляющему входу первого регистра нормализующего сдвига 8, второго регистра нормализующего сдвига 9, третьего регистра нормализующего сдвига 10, производится установка двоичных счетчиков 8.5, 9.5, 10.5, соответственно, в нулевое состояние (сброс).

Нормализованное значение суммы Q_j,m, с выхода регистра 8.4 первого регистра нормализующего сдвига 8 поступает на первый информационный вход компаратора 14, на второй информационный вход которого поступает j-е двоичное значение кодового интервала с выхода регистра кодового интервала 22. Если значение числа, поступающего на первый вход компаратора 14, меньше значения числа, поступающего на второй вход компаратора 14, то на выходе компаратора 14 формируется управляющий сигнал нулевого уровня (формируется нулевое значение параметра β ), поступающий на управляющий вход первого блока коммутации 15 и в параллель на управляющий вход второго блока коммутации 16. Иначе на выходе компаратора 14 формируется управляющий сигнал единичного уровня (формируется единичное значение параметра β ), поступающий на управляющий вход первого блока коммутации 15 и в параллель на управляющий вход второго блока коммутации 16. Если на управляющие входы первого блока коммутации 15 и второго блока коммутации 16 подается сигнал нулевого уровня (нулевое значение параметра β ), то с выхода инвертора 15.1 и с выхода инвертора 16.1 на второй вход логических элементов 15.3.1, 15.3.2, ..., 15.3.m, на второй вход логических элементов 16.3.1, 16.3.2, . .., 16.3.m, соответственно, поступит сигнал единичного уровня, а на второй вход логических элементов 15.2.1, 15.2.2, . .., 15.2.m и на второй вход логических элементов 16.2.1, 16.2.2, ..., 16.2.m поступит сигнал нулевого уровня и на выход первого блока коммутации 15 и на выход второго блока коммутации 16 будет проключено двоичное значение, поступающее на первый информационный вход первого блока коммутации 15 и второго блока коммутации 16. Иначе, если на управляющий вход блока коммутации 15 и блока коммутации 16 подается сигнал единичного уровня (единичное значение параметра β ), то на второй вход логических элементов 15.3.1, 15.3.2, . .., 15.3.m и на второй вход логических элементов 16.3.1, 16.3.2, . .., 16.3.m, соответственно, поступит сигнал нулевого уровня, а на второй вход логических элементов 15.2.1, 15.2.2, ..., 15.2.m и на второй вход логических элементов 16.2.1, 16.2.2, ..., 16.2.m, соответственно, поступит сигнал единичного уровня и на выход блока коммутации 15 и блока коммутации 16 будет проключено двоичное значение, поступающее на их второй информационный вход с выхода первого регистра правого сдвига 11 и с выхода второго регистра правого сдвига 12. По управляющему сигналу, показанному на фиг. 29(к), поступающему по первому управляющему входу первого регистра правого сдвига 11 и второго регистра правого сдвига 12, производится запись в первый регистр правого сдвига 11 и второй регистр правого сдвига, информационного сигнала с выхода регистра 9.4 и регистра 10.4, соответственно, второго регистра нормализующего сдвига 9 и третьего регистра нормализующего сдвига 10, соответственно. По управляющему сигналу, показанному на фиг. 29(л), поступающему по второму управляющему входу первого регистра правого сдвига 11 и второго регистра правого сдвига 12, производится сдвиг в направлении младших разрядов содержимого первого регистра правого сдвига 11 и второго регистра правого сдвига 12, соответственно.

По управляющему сигналу, показанному на фиг. 29(г), поступающему по второму управляющему входу регистра кодового интервала 22 с блока управления, не входящего в состав заявляемого устройства и не показанного на фигурах, производится запись двоичного числа с выхода коммутирующего модуля 22.1 в регистр 22.2. Па выход коммутирующего модуля 22.1 проключается двоичное число с выхода второго блока памяти параметров кодирования 21 в том случае, если управляющий сигнал, показанный на фиг. 29(м), поступающий по первому управляющему входу регистра кодового интервала 22 с блока управления, не входящего в состав заявляемого устройства и не показанного на фигурах, принимает единичное значение. Если управляющий сигнал, показанный на фиг. 29(м), поступающий по первому дополнительному управляющему входу регистра кодового интервала 22, принимает нулевое значение, то на выход коммутирующего модуля 22.1 проключается двоичное число с выхода первого регистра левого сдвига 23. Двоичное число, с выхода регистра 22.2, являющееся выходом регистра кодового интервала 22, поступает на второй вход вычитателя 13 и на второй информационный вход компаратора 14. На первый вход вычитателя 13 поступает двоичное число с выхода первого блока коммутации 15. Вычитатель 13 формирует значение разности двоичных чисел, поступающих на его первый вход и второй вход, и полученное значение поступает на второй информационный вход третьего блока коммутации 17, на первый информационный вход которого поступает двоичное значение с выхода блока коммутации 16.

Если на управляющий вход третьего блока коммутации 17 с выхода идентификации очередного символа j-й аппроксимирующей кодируемой последовательности с последним символом упорядоченного m-ичного алфавита блока вычисления статистических параметров 6 подается сигнал нулевого уровня (i ≠ m), то на второй вход логических элементов 17.2.1, 17.2.2, ..., 17.2.m поступит сигнал нулевого уровня, а на второй вход логических элементов 17.3.1, 17.3.2, ..., 17.3. поступит сигнал единичного уровня и на выход блока коммутации 17 будет проключено двоичное значение, поступающее на его первый информационный вход с выхода второго блока коммутации 16. Иначе, если на управляющий вход блока коммутации 17 подается сигнал единичного уровня (i = m), то на второй вход логических элементов 17.2.1, 17.2.2, ..., 17.2. поступает сигнал единичного уровня, а на второй вход логических элементов 17.3.1, 17.3.2, ..., 17.3.m поступает сигнал нулевого уровня и на выход блока коммутации 17 проключается двоичное значение, поступающее на его второй информационный вход с выхода вычитателя 13.

Двоичное число с выхода третьего блока коммутации 17, численно равное j-му двоичному значению кодового интервала, поступает на вход регистра 18.1 и вход регистра 18.2, соединенные в параллель и являющиеся информационным входом второго блока нормализации 18. По управляющему сигналу, показанному на фиг. 29(н), поступающему по первому управляющему входу второго блока нормализации 18, производится запись двоичных чисел, поступающих на информационные входы регистров 18.1 и 18.2 в ячейки памяти этих регистров. С выхода регистра 18.1 два старших разряда записанного в него двоичного числа поступают на первый вход (вход A) компаратора 18.3, на второй вход которого постоянно подается кодовая комбинация 11. С выхода регистра 18.2 два старших разряда записанного в него двоичного числа поступают на первый и второй входы (входы A1 и A2) компаратора 18.4, на второй вход которого постоянно подается двоичная кодовая комбинация 10. По началу сигнала единичного уровня на выходе компаратора 18.3 или на выходе компаратора 18.4 при совпадении значений на входах, производится запись выходного сигнала счетчика 18.5, численно равного числу α старших разрядов j-го двоичного значения нижней границы кодирования и предварительно установленного в нулевое состояние, в регистр 18.7. По управляющему сигналу, показанному на фиг. 29(о), поступающему по второму дополнительному управляющему входу блока нормализации 18, производится сдвиг в направлении старших разрядов содержимого регистров 18.1 и 18.2 и увеличение двоичного значения на выходе счетчика 18.5 на единичное значение.

Полученное во втором блоке нормализации 18 двоичное число α старших разрядов j-го двоичного значения нижней границы кодирования с выхода регистра 18.7 поступает на управляющий вход первого регистра левого сдвига 23 и на управляющий вход второго регистра левого сдвига 24.

По управляющему сигналу, показанному на фиг. 29(п), поступающему по первому дополнительному управляющему входу первого регистра левого сдвига 23, в регистр 23.1 производится запись двоичного числа, поступающего по управляющему входу первого регистра левого сдвига 23, а в регистр 23.4 производится запись двоичного числа, поступающего по информационному входу первого регистра левого сдвига 23. Управляющие сигналы, показанные на фиг. 29(р), поступающие по второму дополнительному управляющему входу первого регистра левого сдвига 23, подсчитываются счетчиком 23.5. Если выходной сигнал двоичного счетчика 23.5 меньше или равен двоичному числу α старших разрядов j-го двоичного значения нижней границы кодирования, то на одном из выходов компаратора 23.2 формируется сигнал единичного уровня, разрешающий прохождение управляющих сигналов, поступающих по второму дополнительному управляющему входу первого регистра левого сдвига 23 на второй управляющий вход (вход W2) регистра 23.4. По началу каждого импульса, поступающего на второй управляющий вход (вход W2) регистра 23.4, происходит сдвиг содержимого регистра 23.4 в сторону старших разрядов. Если выходной сигнал двоичного счетчика 23.5 превысит двоичное число α старших разрядов j-го двоичного значения нижней границы кодирования, то на двух выходах компаратора 8.2 формируется сигнал нулевого уровня, запрещающий прохождению управляющих сигналов, поступающих по второму управляющему входу первого регистра нормализующего сдвига 23 на второй управляющий вход (вход W2) регистра 23.4 через логический элемент И 23.6. По управляющему сигналу, показанному на фиг. 29(с), поступающему по третьему дополнительному управляющему входу первого регистра левого сдвига 23, производится установка двоичного счетчика 23.5 в нулевое состояние (сброс).

По управляющему сигналу, показанному на фиг. 29(п), поступающему по первому дополнительному управляющему входу второго регистра левого сдвига 24, в регистр 24.1 производится запись двоичного числа, поступающего по управляющему входу второго регистра левого сдвига 24, а в регистр 24.4 производится запись двоичного числа, поступающего по информационному входу второго регистра левого сдвига 24. Управляющие сигналы, показанные на фиг. 29(р), поступающие по второму дополнительному управляющему входу второго регистра левого сдвига 24, подсчитываются счетчиком 24.5. Если выходной сигнал двоичного счетчика 24.5 меньше или равен двоичному числу α старших разрядов j-го двоичного значения нижней границы кодирования, то на одном из выходов компаратора 24.2 формируется сигнал единичного уровня, разрешающий прохождение управляющих сигналов, поступающих по второму дополнительному управляющему входу второго регистра левого сдвига 24 на второй управляющий вход (вход W2) регистра 24.4. По началу каждого импульса, поступающего на второй управляющий вход (вход W2) регистра 24.4, происходит сдвиг содержимого регистра 24.4 в сторону старших разрядов. Если выходной сигнал двоичного счетчика 24.5 превысит двоичное число α старших разрядов j-го двоичного значения нижней границы кодирования, то на двух выходах компаратора 24.2 формируется сигнал нулевого уровня, запрещающий прохождению управляющих сигналов, поступающих по второму управляющему входу второго регистра нормализующего сдвига 24 на второй управляющий вход (вход W2) регистра 24.4 через логический элемент И 24.6. По управляющему сигналу, показанному на фиг. 29(с), поступающему по третьему дополнительному управляющему входу второго регистра левого сдвига 24, производится установка двоичного счетчика 24.5 в нулевое состояние (сброс). На счетный выход второго регистра левого сдвига 24, со счетчика 24.8 поступает значение длины каждой j-й аппроксимирующей кодируемой последовательности, которое в блоке памяти аппроксимирующих кодированных последовательностей записывается в соответствующий j-й накопитель 26.6. j. Кодированная аппроксимирующая последовательность, с выхода регистра 24.7, записывается в соответствующий j-й накопитель 26.5.j.

Далее, если в блоке сравнения 27 определяется, что величина L_i меньше или равна величине L_пр, то с выхода блока сравнения 27 на вход выбора блока памяти аппроксимирующих кодированных последовательностей 2 поступает разрешающий сигнал, который поступив на управляющий вход (вход W) регистра хранения адреса 2.2, разрешает прохождение заранее сформированной j-й аппроксимирующей кодированной последовательности из запоминающего модуля 2.4 на информационный вход коммутатора 3.

Если в блоке сравнения 27 определяется, что величина L_i больше величины L_пр, то с выхода блока сравнения 27 на вход выбора блока памяти аппроксимирующих кодированных последовательностей 2 не поступает разрешающий сигнал и из запоминающего модуля 2.4 на информационный вход коммутатора 3 считывание не происходит. После чего оставшиеся аппроксимирующие кодируемые последовательности сравнивают с кодируемой последовательностью и в блоке выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой, выбирают из них наиболее близкую к кодируемой последовательности, и принимают в качестве кодированной последовательности двоичных символов аппроксимирующую кодированную последовательность, соответствующую выбранной аппроксимирующей кодируемой последовательности. Сигнал единичного уровня, поступающий с выхода блока выбора 4 аппроксимирующей последовательности, ближайшей к кодируемой, на управляющий вход первого модуля мультиплексирования 26.7 разрешает считывание аппроксимирующей кодированной последовательности, соответствующей выбранной аппроксимирующей кодируемой последовательности из соответствующего накопителя 26.5.1, 26.5.2, . .., 26.5.T, определяемого двоичным числом на выходе счетчика 26.1, на выход считывания блока памяти аппроксимирующих кодированных последовательностей 26 и на выход устройства.

Формула изобретения

1. Способ сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов, заключающийся в том, что предварительно устанавливают двоичное значение нижней границы кодирования длиной 2w двоичных разрядов, где w≥2, и двоичное значение кодового интервала длиной w двоичных разрядов, последовательно, начиная с первого и до последнего, считывают очередной символ кодируемой последовательности, состоящей из k символов алфавита, где k≥2, последовательно, начиная с первого и до последнего, считывают очередной символ кодируемой последовательности, состоящей из k символов упорядоченного m-ичного алфавита, где m≥2, и идентифицируют его с i-м, где i = 1, 2, ..., m, символом упорядоченного m-ичного алфавита, вычисляют статистические параметры очередного символа кодируемой последовательности, для чего в части кодируемой последовательности, предшествующей очередному символу кодируемой последовательности, определяют двоичное число n_i его появлений, сумму Q_i двоичных чисел появлений символов кодируемой последовательности, предшествующих очередному символу кодируемой последовательности в упорядоченном m-ичном алфавите, сумму Q_m двоичных чисел появлений символов кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите, и двоичное число N появлений всех символов упорядоченного m-ичного алфавита, после чего нормализуют вычисленные статистические параметры N, n_i, Q_i и Q_m очередного символа кодируемой последовательности, а затем по нормализованным значениям статистических параметров очередного символа кодируемой последовательности уточняют двоичные значения нижней границы кодирования и кодового интервала, выделяют и считывают в кодированную последовательность неизменяемую часть двоичного значения нижней границы кодирования, после чего стирают считанную часть двоичного значения нижней границы кодирования, сдвигают двоичное значение нижней границы кодирования в направлении старших разрядов на число разрядов его считанной части и дополняют таким же числом нулевых двоичных символов двоичное значение нижней границы кодирования со стороны младших разрядов, после уточнения двоичного значения нижней границы кодирования по нормализованным значениям статистических параметров последнего символа кодируемой последовательности, из позиций старших разрядов двоичного значения нижней границы кодирования последовательно считывают w двоичных символов в кодированную последовательность, отличающийся тем, что предварительно формируют Т, где Т≤m^k, аппроксимирующих кодируемых последовательностей, состоящих из k символов упорядоченного m-ичного алфавита, и для каждой из них устанавливают двоичное значение нижней границы кодирования длиной 2w двоичных разрядов и двоичное значение кодового интервала длиной w двоичных разрядов, последовательно, начиная с первого и до последнего, считывают очередной символ кодируемой последовательности, состоящей из k символов бесконечного алфавита, сравнивают его с символами упорядоченного q-ичного алфавита, где q≥m, и выбирают из них наиболее близкий к очередному символу кодируемой последовательности, который записывают в дискретную кодируемую последовательность, а затем из каждой j-й, где j = 1, 2, . .., T, аппроксимирующей кодируемой последовательности последовательно, начиная с ее первого символа и до последнего, считывают очередной символ j-й аппроксимирующей кодируемой последовательности и идентифицируют его с i-м символом упорядоченного m-ичного алфавита, вычисляют статистические параметры N_j, n_j,i, Q_j,i и Q_j,m очередного символа j-й аппроксимирующей кодируемой последовательности и нормализуют их, а затем по нормализованным значениям статистических параметров очередного символа j-й аппроксимирующей кодируемой последовательности уточняют j-е двоичные значения нижней границы кодирования и кодового интервала, выделяют и считывают в j-ю аппроксимирующую кодированную последовательность неизменяемую часть j-го двоичного значения нижней границы кодирования, после чего стирают считанную часть j-го двоичного значения нижней границы кодирования, сдвигают j-е двоичное значение нижней границы кодирования в направлении старших разрядов на число разрядов его считанной части и дополняют таким же числом нулевых двоичных символов j-е двоичное значение нижней границы кодирования со стороны младших разрядов, после уточнения j-го двоичного значения нижней границы кодирования по нормализованным значениям статистических параметров последнего символа j-й аппроксимирующей кодируемой последовательности, из позиций старших разрядов j-го двоичного значения нижней границы кодирования последовательно считывают w двоичных символов в j-ю аппроксимирующую кодированную последовательность, затем определяют и сравнивают длину L_j каждой j-й аппроксимирующей кодированной последовательности с предварительно заданной предельно допустимой длиной L_пр, j-е аппроксимирующие кодируемые последовательности, для которых длины L_j соответствующих им аппроксимирующих кодированных последовательностей превышают предельно допустимую длину L_пр, стирают, после чего оставшиеся аппроксимирующие кодируемые последовательности сравнивают с дискретной кодируемой последовательностью, выбирают из них наиболее близкую к дискретной кодируемой последовательности, и принимают в качестве кодированной последовательности двоичных символов аппроксимирующую кодированную последовательность, соответствующую выбранной аппроксимирующей кодируемой последовательности.

2. Способ по п.1, отличающийся тем, что каждую аппроксимирующую кодируемую последовательность формируют путем выбора k символов из упорядоченного m-ичного алфавита случайным образом.

3. Способ по п.1, отличающийся тем, что для каждой аппроксимирующей кодируемой последовательности устанавливают двоичное значение нижней границы кодирования длиной 2w двоичных разрядов, равное двоичному числу 000_0.00_0, состоящему из w двоичных разрядов в целой его части и из w двоичных разрядов в дробной его части, и устанавливают двоичное значение кодового интервала длиной w двоичных разрядов, равное двоичному числу 1.00_0 длиной w-1 двоичных разрядов в дробной его части.

4. Способ по п. 1, отличающийся тем, что статистические параметры N_j, n_j,i, Q_j,i и Q_j,m очередного символа j-й аппроксимирующей кодируемой последовательности нормализуют выполнением следующей последовательности действий: устанавливают нормализованное значение очередного символа j-й аппроксимирующей кодируемой последовательности равным значению последовательно сдвинутого в направлении старших разрядов двоичного числа N_j появлений всех символов упорядоченного m-ичного алфавита в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, на такое число γ разрядов, при котором нормализованное значение будет находиться в предопределенном диапазоне значений, затем устанавливают нормализованное значение очередного символа j-й аппроксимирующей кодируемой последовательности равным значению последовательно сдвинутого в направлении старших разрядов на γ разрядов двоичного числа n_j,i появлений очередного символа j-й аппроксимирующей кодируемой последовательности в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, после чего устанавливают нормализованное значение суммы очередного символа j-й аппроксимирующей кодируемой последовательности равным значению последовательно сдвинутой в направлении старших разрядов на γ разрядов суммы Q_j,i двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите, в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, и устанавливают нормализованное значение суммы очередного символа j-й аппроксимирующей кодируемой последовательности равным значению последовательно сдвинутой в направлении старших разрядов на γ разрядов суммы Q_j,m двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите, в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности.

5. Способ по п.4, отличающийся тем, что нижний предел предопределенного диапазона значений устанавливают равным двоичному числу 0.11, а верхний предел предопределенного диапазона значений устанавливают меньшим двоичного числа 1.1.

6. Способ по п. 1, отличающийся тем, что по нормализованным значениям статистических параметров очередного символа j-й аппроксимирующей кодируемой последовательности j-е двоичные значения нижней границы кодирования и кодового интервала уточняют выполнением следующей последовательности действий: если нормализованное значение суммы очередного символа j-й аппроксимирующей кодируемой последовательности меньше j-го двоичного значения кодового интервала, то значение переменной β устанавливают в нулевое значение, иначе значение переменной β устанавливают в единичное значение, далее, если очередной символ j-й аппроксимирующей кодируемой последовательности не является последним символом упорядоченного m-ичного алфавита, то j-е двоичное значение нижней границы кодирования заменяют суммой нормализованного значения суммы очередного символа j-й аппроксимирующей кодируемой последовательности и j-го двоичного значения нижней границы кодирования и j-е двоичное значение кодового интервала заменяют нормализованным значением очередного символа j-й аппроксимирующей кодируемой последовательности, иначе, если очередной символ j-й аппроксимирующей кодируемой последовательности является последним символом упорядоченного m-ичного алфавита, то j-е двоичное значение нижней границы кодирования заменяют суммой нормализованного значения суммы очередного символа j-й аппроксимирующей кодируемой последовательности и j-го двоичного значения нижней границы кодирования и j-е двоичное значение кодового интервала заменяют разностью между j-м двоичным значением кодового интервала и нормализованным значением суммы очередного символа j-й аппроксимирующей кодируемой последовательности, далее, если переменная β имеет единичное значение, то j-е двоичные значения нижней границы кодирования и кодового интервала сдвигают в направлении их старших разрядов на один разряд.

7. Способ по п. 1, отличающийся тем, что выделение неизменяемой части j-го двоичного значения нижней границы кодирования выполняют определением числа α старших разрядов j-го двоичного значения нижней границы кодирования, при котором последовательно сдвинутое в направлении старших разрядов j-е двоичное значение кодового интервала будет находиться в предопределенном диапазоне значений.

8. Способ по п.1, отличающийся тем, что предельно допустимую длину L_пр устанавливают не менее w+1 двоичных разрядов.

9. Способ по п.1, отличающийся тем, что для сравнения каждого очередного символа кодируемой последовательности, состоящей из k символов бесконечного алфавита, с символами упорядоченного q-ичного алфавита из значения очередного символа кодируемой последовательности вычитают значение каждого символа упорядоченного q-ичного алфавита, а наиболее близким к очередному символу кодируемой последовательности выбирают символ упорядоченного q-ичного алфавита с наименьшим положительным значением полученной разности.

10. Способ по п.1, отличающийся тем, что для сравнения каждой оставшейся аппроксимирующей кодируемой последовательности с дискретной кодируемой последовательностью из значения каждого очередного символа оставшейся аппроксимирующей кодируемой последовательности вычитают значение очередного символа дискретной кодируемой последовательности, абсолютные значения полученных разностей суммируют, а наиболее близкой к дискретной кодируемой последовательности выбирают оставшуюся аппроксимирующую кодируемую последовательность с наименьшей суммой полученных разностей.

11. Устройство сжатия кодируемой последовательности из символов бесконечного алфавита в кодированную последовательность двоичных символов, содержащее блок идентификации, выход которого подключен к информационному входу блока вычисления статистических параметров, выход двоичного числа N_j появлений всех символов упорядоченного m-ичного алфавита в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, подключен к информационному входу первого блока нормализации, выход суммы Q_j,m двоичных чисел появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих последнему символу в упорядоченном m-ичном алфавите в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности, выход суммы Q_j,i появлений символов j-й аппроксимирующей кодируемой последовательности, предшествующих очередному символу j-й аппроксимирующей кодируемой последовательности в упорядоченном m-ичном алфавите в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности и выход двоичного числа n_j,i появлений очередного символа j-й аппроксимирующей кодируемой последовательности в части j-й аппроксимирующей кодируемой последовательности, предшествующей очередному символу j-й аппроксимирующей кодируемой последовательности блока вычисления статистических параметров подключены к информационным входам, соответственно, первого, второго и третьего регистров нормализующего сдвига, управляющие входы первого, второго и третьего регистров нормализующего сдвига объединены и подключены к выходу первого блока нормализации, выход идентификации очередного символа j-й аппроксимирующей кодируемой последовательности с последним символом упорядоченного m-ичного алфавита блока вычисления статистических параметров подключен к управляющему входу третьего блока коммутации, выход первого регистра нормализующего сдвига подключен к первому информационному входу компаратора, выходы второго и третьего регистров нормализующего сдвига подключены к информационным входам, соответственно, первого и второго регистров правого сдвига и дополнительно к первым информационным входам, соответственно, первого и второго блоков коммутации, вторые информационные входы первого и второго блоков коммутации подключены к выходам, соответственно, первого и второго регистров правого сдвига, выход компаратора подключен к управляющим входам первого и второго блоков коммутации, выход первого блока коммутации подключен к первым входам вычитателя и сумматора, второй вход вычитателя подключен ко второму информационному входу компаратора и выходу регистра кодового интервала, выход второго блока коммутации подключен к первому информационному входу третьего блока коммутации, второй информационный вход которого подключен к выходу вычитателя, выход третьего блока коммутации подключен к информационным входам второго блока нормализации и первого регистра левого сдвига, выход второго блока нормализации подключен к управляющим входам первого и второго регистров левого сдвига, информационный вход второго регистра левого сдвига подключен к выходу сумматора, второй вход которого подключен к выходу регистра нижней границы кодирования, первый информационный вход которого подключен к выходу перезаписи второго регистра левого сдвига, второй информационный вход регистра нижней границы кодирования подключен к выходу первого блока памяти параметров кодирования, выход первого регистра левого сдвига подключен к первому информационному входу регистра кодового интервала, второй информационный вход которого подключен к выходу второго блока памяти параметров кодирования, причем блок вычисления статистических параметров, первый и второй блоки памяти параметров кодирования снабжены дополнительным управляющим входом, первый блок нормализации, первый и второй регистры правого сдвига, второй блок нормализации, регистр кодового интервала и регистр нижней границы кодирования снабжены первыми и вторыми дополнительными управляющими входами, а первый, второй и третий регистры нормализующего сдвига, первый и второй регистры левого сдвига снабжены первыми, вторыми и третьими дополнительными управляющими входами, отличающееся тем, что дополнительно введены блок дискретной кодируемой последовательности, информационный вход которого является входом устройства, а его выход подключен к первому информационному входу блока выбора аппроксимирующей последовательности, ближайшей к кодируемой, второй информационный вход которого подключен к первому выходу коммутатора, второй выход которого подключен к входу блока идентификации, информационный вход коммутатора подключен к выходу блока памяти аппроксимирующих кодируемых последовательностей, вход выбора которого подключен к выходу блока сравнения, выход блока выбора аппроксимирующей последовательности, ближайшей к кодируемой, подключен к управляющему входу блока памяти аппроксимирующих кодированных последовательностей, вход записи и счетный вход которого подключены к выходу записи и счетному выходу, соответственно, второго регистра левого сдвига, выход сравнения блока памяти аппроксимирующих кодированных последовательностей подключен к первому информационному входу блока сравнения, второй информационный вход которого подключен к выходу блока памяти предельно допустимой длины, выход считывания блока памяти аппроксимирующих кодированных последовательностей является информационным выходом устройства, причем коммутатор, блок сравнения и блок памяти предельно допустимой длины снабжены дополнительным управляющим входом, а блок дискретной кодируемой последовательности, блок памяти аппроксимирующих кодируемых последовательностей, блок выбора аппроксимирующей последовательности, ближайшей к кодируемой, и блок памяти аппроксимирующих кодированных последовательностей снабжены первыми и вторыми дополнительными управляющими входами.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11, Рисунок 12, Рисунок 13, Рисунок 14, Рисунок 15, Рисунок 16, Рисунок 17, Рисунок 18, Рисунок 19, Рисунок 20, Рисунок 21, Рисунок 22, Рисунок 23, Рисунок 24, Рисунок 25, Рисунок 26, Рисунок 27, Рисунок 28, Рисунок 29, Рисунок 30