Модуль коммуникационной сети, предназначенный для передачи сообщений, обмена сообщениями и организации вещательных режимов обмена сообщениями

 

Изобретение относится к области вычислительной техники и может найти применение при построении средств коммутации многопроцессорных вычислительных и управляющих систем, абонентских систем связи с децентрализованным управлением, систем сбора информации и информационно-измерительных систем. Техническим результатом является расширение области применения устройства на основе включения в его состав средств для организации вещательных режимов обмена сообщениями в коммуникационной сети, а именно: режимов вещания в текущем столбце, вещания в текущей строке и вещания на все модули сети. Устройство содержит три блока организации очереди сообщений, блок анализа очередей сообщений, мультиплексор, дешифратор, блок синхронизации, регистр, триггер, регистр адреса, два элемента сравнения, блок управления передачей сообщений, коммутатор, три блока элементов И, два элемента запрета. 2 з. п. ф-лы, 1 табл. , 6 ил.

Изобретение относится к области вычислительной техники и может найти применение при построении средств коммутации многопроцессорных вычислительных и управляющих систем, абонентских систем связи с децентрализованным управлением, систем сбора информации и информационно-измерительных систем.

Известно устройство для формирования маршрута сообщения в однородной вычислительной системе, содержащее девять буферных запоминающих блоков, блок считывания информации, блок памяти констант, регистр, демультиплексор, два блока сравнения, блок элементов И, блок элементов ИЛИ, элемент ИЛИ, элемент И, блок синхронизации (а. с. 1462344 СССР, G 06 F 15/16; опубл. 28.02.89, БИ N 8).

Недостатком известного устройства является отсутствие возможности выбора буферного запоминающего блока с наибольшей очередью сообщений и, как следствие, низкая пропускная способность.

Наиболее близким к предлагаемому модулю коммуникационной сети, предназначенному для передачи сообщений, обмена сообщениями и организации вещательных режимов обмена сообщениями, по технической сущности является модуль матричного коммутатора, содержащий три блока организации очередей сообщений, регистр идентификатора модуля, блок анализа очереди сообщений, мультиплексор, регистр, демультиплексор, триггер, блок синхронизации, два элемента сравнения, два дешифратора, элемент И (а. с. 1575167 СССР, G 06 F 7/00, 15/16; опубл. 30.06.90, БИ N 24).

Недостатком указанного модуля является отсутствие средств для организации вещательных режимов обмена сообщениями, при которых одно и то же сообщение передается всем модулям или определенной группе модулей (например, модулям текущей строки или столбца) в структуре коммутатора (коммуникационной сети). Ввиду отсутствия таких средств в рассматриваемом модуле, вещание может быть реализовано только путем многократной выдачи одного и того же сообщения. Это вызывает резкое увеличение потока сообщений в пределах коммутатора, ведет к росту времени межмодульной передачи сообщений и тем самым ограничивает область применения модуля.

Технической задачей изобретения является расширение области применения устройства на основе включения в его состав средств для организации вещательных режимов обмена сообщениями в коммуникационной сети. Предлагаемый модуль реализует три вещательных режима: вещание в текущем столбце, вещание в текущей строке, вещание на все модули сети.

Техническая задача решается тем, что в модуль коммуникационной сети, предназначенный для передачи сообщений, обмена сообщениями и организации вещательных режимов обмена сообщениями, содержащий блоки организации очереди сообщений с первого по третий, блок анализа очередей сообщений, мультиплексор, дешифратор, блок синхронизации, регистр, триггер, регистр адреса, первый и второй элементы сравнения, причем информационные входы модуля с первого по третий соединены с информационными входами блоков организации очереди сообщений с первого по третий соответственно, первые выходы которых подключены к информационным входам мультиплексора с первого по третий соответственно, выход которого соединен с информационным входом регистра, вторые выходы блоков организации очереди сообщений с первого по третий подключены к входам блока анализа очередей сообщений с первого по третий соответственно, первый выход которого подключен к адресному входу мультиплексора и к входу дешифратора, выходы с первого по третий которого соединены с управляющими входами блоков организации очереди сообщений с первого по третий соответственно, второй выход блока анализа очередей сообщений подключен к входу установки триггера, прямой выход которого подключен к входу блока синхронизации, первый выход которого соединен с входом синхронизации регистра, первый и второй адресные выходы которого подключены к вторым входам первого и второго элементов сравнения соответственно, первые входы которых соединены с первым и вторым выходами регистра адреса соответственно, дополнительно введены блок управления передачей сообщений, коммутатор, с первого по третий блоки элементов И, первый и второй элементы запрета, причем первый выход блока синхронизации подключен к входам синхронизации блоков организации очереди сообщений с первого по третий, второй выход блока синхронизации соединен с прямым входом первого элемента запрета, инверсный вход и выход которого подключены к второму выходу блока анализа очередей сообщений и к входу сброса триггера соответственно, выходы первого и второго элементов сравнения соединены с первым и вторым входами блока управления передачей сообщений соответственно, четвертый, первый и второй выходы которого подключены к управляющим входам первого, второго и третьего блоков элементов И соответственно, второй выход блока синхронизации соединен с первыми разрядами информационных входов блоков элементов И с первого по третий, разряды с второго по (s+1)-й информационных входов которых (где s - разрядность информационной части сообщения) подключены к информационному выходу регистра, первый адресный выход которого соединен с (s+2)-го по (s+u+1)-й разрядами (где разрядность поля номера строки сообщения, m - число строк коммуникационной сети, ближайшее целое число, не меньшее z) информационных входов второго и третьего блоков элементов И, выход первого блока элементов И подключен к первому информационному выходу модуля, второй выход регистра адреса подключен к первому информационному входу коммутатора, выход которого соединен с (s+u+2)-ro по (s+u+v+1)-й разрядами (где разрядность поля номера столбца сообщения, n - число столбцов коммуникационной сети) информационного входа второго блока элементов И, второй адресный выход регистра подключен к второму информационному входу коммутатора и к разрядам с (s+u+2)-го по (s+u+v+1)-й информационного входа третьего блока элементов И, первый выход признака режима, второй выход признака режима и выход признака начала передачи регистра подключены к третьему, четвертому и пятому входам блока управления передачей сообщений соответственно, третий и пятый выходы которого соединены с инверсным входом второго элемента запрета и управляющими входами коммутатора соответственно, первый выход признака режима регистра подключен к (s+u+v+2)-му разряду информационного входа третьего блока элементов И и к прямому входу второго элемента запрета, выход которого соединен с (s+u+v+2)-м разрядом информационного входа второго блока элементов И, второй выход признака режима регистра подключен к (s+u+v+3)-м разрядам информационных входов второго и третьего блоков элементов И, выходы которых соединены с младшими разрядами второго и третьего информационных выходов модуля соответственно, старший разряд которых соединен с шиной логического нуля.

Сущность изобретения поясняется чертежами, где на фиг. 1 представлена функциональная схема модуля коммуникационной сети, предназначенного для передачи сообщений, обмена сообщениями и организации вещательных режимов обмена сообщениями; на фиг. 2 изображена функциональная схема блока организации очереди сообщений; на фиг. 3 показана функциональная схема блока анализа очередей сообщений; на фиг. 4 приведена функциональная схема блока управления передачей сообщений; на фиг. 5 даны форматы адресной части сообщений для различных режимов; на фиг. 6 отображена структурная схема коммуникационной сети.

Общие особенности изобретения состоят в следующем.

Предлагаемый модуль предназначен для совместного с другими аналогичными модулями функционирования в составе коммуникационной сети. Сеть имеет ориентированную матричную структуру, в которой каждый модуль связан по входам с соседними модулями слева и снизу и по выходам - с соседними модулями справа и сверху (фиг. б). Каждый модуль сети обслуживает соответствующее операционное устройство (например, процессорный элемент в многопроцессорной вычислительной системе), принимая от него информацию, подлежащую передаче другим устройствам, и передавая ему информацию от других устройств. Взаимодействие модулей сети осуществляется на основе обмена сообщениями через другие (транзитные) модули. Каждое сообщение при этом включает информационную и адресную части. В информационной части сообщения размещается информация (данные), подлежащая передаче, а адресная часть содержит адресную информацию, которая определяет порядок передачи сообщения.

Аналогично прототипу предлагаемый модуль позволяет организовать попарный обмен сообщениями, при котором каждое сообщение передается от модуля-источника только одному модулю сети (приемнику). Дополнительно, в соответствии с заявляемой технической задачей, модуль реализует три вещательных режима обмена сообщениями: вещание в текущем столбце; вещание в текущей строке; вещание на все модули сети. Идентификация реализуемого режима при этом обеспечивается значениями специальных признаков режима P₁ и P₂, включенных в адресную часть сообщения. P₁P₂ = "00" соответствует попарному обмену, P₁P₂ = "01" - вещанию в текущем столбце, P₁P₂ = "10" - вещанию в текущей строке, P₁P₂ = "11" - вещанию на все модули сети. Соответствующие форматы адресной части сообщения представлены на фиг. 5.

Передача сообщения в указанных режимах происходит следующим образом.

При попарном обмене адресная часть сообщения имеет формат Ф1 и включает адрес a•b модуля-приемника, где а - номер строки, b - номер столбца сети, содержащих модуль-приемник. Аналогично прототипу сообщение выдается источником вправо (фиг. 6) и сначала движется слева направо вдоль текущей строки до столбца b, а затем - снизу вверх вдоль столбца b до строки а.

В случае вещания в текущем столбце адресная часть сообщения имеет формат Ф2 (фиг. 5) и содержит непосредственно адрес a^*•b^* источника. Сообщение выдается источником вверх (фиг. 6) и движется вдоль столбца b^*. При движении сообщения модули столбца b^* читают информационную часть сообщения и осуществляют его дальнейшую передачу. Таким образом сообщение перемещается вплоть до возврата модулю-источнику, после чего уничтожается.

При вещании в текущей строке адресной части сообщения соответствует формат ФЗ (фиг. 5) и адресная часть так же, как и при вещании по столбцу, включает адрес a^*•b^* источника. Однако теперь сообщение выдается источником вправо (фиг. 6) и движется вдоль строки a^*. В ходе движения сообщения модули строки a^* читают его информационную часть и передают сообщение дальше по строке a^*. Так сообщение перемещается вплоть до возврата источнику, после чего источник уничтожает сообщение.

В режиме вещания на все модули сети адресная часть сообщения содержит адрес a^*•b^* модуля-источника и имеет формат Ф4 (фиг. 5). Сообщение выдается источником вправо и передается вдоль строки a^* (фиг. 6). Одновременно источник выдает это же сообщение вверх, изменяя при этом значение P₁P₂ = "11" на "01". Таким образом, источник фактически генерирует два сообщения: первое (у которого P₁P₂ = "11") движется по строке a^*, второе (у которого P₁P₂ = "01") - по столбцу b^*. Обработка второго из названных сообщений осуществляется аналогично описанному выше (см. режим вещания в текущем столбце). Первое сообщение обрабатывается следующим образом. При поступлении сообщения в d-й модуль строки a^* (модуль a^*•d), d= 1, 2, . . . , n, d≠b^*, этот модуль читает его информационную часть и выдает сообщение следующему модулю строки a^*. Одновременно модуль a^*•d модифицирует сообщение, устанавливая в его адресной части ₁P₂ = "01" и заменяя номер столбца b^* на d, и выдает модифицированное сообщение вверх по d-му столбцу сети (инициирует вещание сообщения в d-м столбце). Передача и обработка модифицированного сообщения осуществляется как в режиме вещания в текущем столбце (см. выше) с тем лишь отличием, что источником сообщения считается модуль a^*•d. Между тем первое сообщение возвращается в модуль a^*•b^* и уничтожается.

Способ обработки сообщений, поступающих в модуль сети, задается их форматом и определяется в результате анализа соотношения адреса приемника (источника) сообщения и адреса текущего модуля, значений признаков P₁, P₂, а также значения признака q начала передачи сообщения (фиг. 5), назначение которого состоит в идентификации текущей фазы передачи сообщения: q= 1 в начале передачи сообщения (до его выдачи модулем-источником); q= 0 после выдачи сообщения источником следующему модулю сети. Для реализации анализа в состав модуля коммуникационной сети (фиг. 1) введен блок 9 управления передачей сообщений. Блок 9 вырабатывает значения пяти булевых функций Y₁, Y₂, Y₃, Y₄, Y₅. Набор этих значений определяет способ обработки сообщения.

Модуль коммуникационной сети, предназначенный для передачи сообщений, обмена сообщениями и организации вещательных режимов обмена сообщениями (фиг. 1), включает первый 1.1, второй 1.2 и третий 1.3 блоки организации очереди сообщений, блок 2 анализа очередей сообщений, мультиплексор 3, дешифратор 4, блок 5 синхронизации, регистр 6, триггер 7, регистр 8 адреса, блок 9 управления передачей сообщений, первый 10 и второй 11 элементы сравнения, коммутатор 12, первый 13.1, второй 13.2 и третий 13.3 блоки элементов И, первый 15 и второй 14 элементы запрета, причем информационные входы 16.1-16.3 модуля соединены с информационными входами блоков 1.1-1.3 организации очереди сообщений соответственно, первые выходы которых подключены к информационным входам мультиплексора 3 с первого по третий соответственно, выход которого соединен с информационным входом регистра 6, вторые выходы блоков 1.1-1.3 организации очереди сообщений подключены к входам блока 2 анализа очередей сообщений с первого по третий соответственно, первый выход которого подключен к адресному входу мультиплексора 3 и к входу дешифратора 4, выходы с первого по третий которого соединены с управляющими входами блоков 1.1-1.3 организации очереди сообщений соответственно, второй выход блока 2 анализа очередей сообщений подключен к входу установки триггера 7, прямой выход которого подключен к входу блока 5 синхронизации, первый выход которого соединен с входом синхронизации регистра 6, первый 6.2 и второй 6.3 адресные выходы которого подключены к вторым входам элементов 10 и 11 сравнения соответственно, первые входы которых соединены с выходами 8.1 и 8.2 регистра 8 адреса соответственно, первый выход блока 5 синхронизации подключен к входам синхронизации блоков 1.1-1.3 организации очереди сообщений, второй выход блока 5 синхронизации соединен с прямым входом элемента 15 запрета, инверсный вход и выход которого подключены к второму выходу блока 2 анализа очередей сообщений и к входу сброса триггера 7 соответственно, выходы элементов 10 и 11 сравнения соединены с первым и вторым входами блока 9 управления передачей сообщений соответственно, четвертый, первый и второй выходы которого подключены к управляющим входам блоков элементов И 13.1, 13.2 и 13.3 соответственно, второй выход блока 5 синхронизации соединен с первыми разрядами информационных входов блоков элементов И 13.1- 13.3, разряды с второго по (s+1)-й информационных входов которых подключены к информационному выходу 6.1 регистра 6, первый адресный выход 6.2 которого соединен с (s+2)-го по (s+u+1)-й разрядами информационных входов блоков элементов И 13.2 и 13.3, выход блока элементов И 13.1 подключен к информационному выходу 17.1 модуля, выход 8.2 регистра 8 адреса подключен к первому информационному входу коммутатора 12, выход которого соединен с (s+u+2)-ro по (s+u+v+1)-й разрядами информационного входа блока элементов И 13.2, второй адресный выход 6.3 регистра 6 подключен к второму информационному входу коммутатора 12 и к разрядам с (s+u+2)-ro по (s+u+v+1)-й информационного входа блока элементов И 13.3, первый выход 6.4 признака режима, второй выход 6.5 признака режима и выход 6.6 признака начала передачи регистра 6 подключены к третьему, четвертому и пятому входам блока 9 управления передачей сообщений соответственно, третий и пятый выходы которого соединены с инверсным входом элемента 14 запрета и управляющими входами коммутатора 12 соответственно, первый выход 6.4 признака режима регистра 6 подключен к (s+u+v+2)-му разряду информационного входа блока элементов И 13.3 и к прямому входу элемента 14 запрета, выход которого соединен с (s+u+v+2)-м разрядом информационного входа блока элементов И 13.2, второй выход 6.5 признака режима регистра 6 подключен к (s+u+v+3)-м разрядам информационных входов блоков элементов И 13.2 и 13.3, выходы которых соединены с младшими разрядами информационных выходов 17.2 и 17.3 модуля соответственно, старший разряд которых соединен с шиной 17.4 логического нуля.

Блок 1. i организации очереди сообщений, i= 1, 2, 3 (фиг. 2) содержит регистры 18.1-18. K (где K - максимальная длина очереди сообщений), блоки элементов ИЛИ 19.1-19. K-1, демультиплексор 20, первую группу элементов И 22.1-22. K, вторую группу элементов И 21.1-21. K, группу элементов ИЛИ 23.1-23. K, регистр 24 длины очереди, элемент И 25, элемент И- НЕ 26, элемент ИЛИ 27, элемент 28 задержки, причем прямые выходы регистров 18.2-18. K подключены к первым входам блоков элементов ИЛИ 19.1-19. K-1 соответственно, выходы которых подключены к информационным входам регистров 18.1-18. K-1 соответственно, управляющий вход и вход синхронизации блока соединены с первым и вторым входами элемента И 25 соответственно, выход которого подключен к управляющему входу демультиплексора 20 и к первому входу элемента ИЛИ 27, выход которого соединен с входом элемента 28 задержки, выход которого подключен к входу синхронизации регистра 24 длины очереди, выход которого подключен к младшим разрядам второго выхода блока, инверсные выходы регистров 18.1-18. K соединены с входами элементов И 22.1-22. K соответственно, выходы которых подключены к первым входам элементов И 21.1-21. K соответственно, к адресному входу демультиплексора 20, к информационному входу регистра 24 длины очереди и к входу элемента И-НЕ 26, выход которого соединен со старшим разрядом второго выхода блока, старшие разряды информационного входа блока соединены с информационным входом демультиплексора 20, выходы с первого по (K-1)-й которого подключены к вторым входам блоков элементов ИЛИ 19.1-19. K-1 соответственно, K-й выход демультиплексора 20 соединен с информационным входом регистра 18. K, прямой выход регистра 18.1 соединен с первым выходом блока, младший разряд информационного входа блока подключен к второму входу элемента ИЛИ 27 и к вторым входам элементов И 21.1-21. K, выходы которых соединены с первыми входами элементов ИЛИ 23.1-23. K соответственно, выход элемента И 25 подключен к вторым входам элементов ИЛИ 23.1-23. K, выходы которых соединены с входами синхронизации регистров 18.1-18. K соответственно.

Блок 2 анализа очередей сообщений (фиг. 3) включает узел 29 постоянной памяти, первый 30.1, второй 30.2 и третий 30.3 элементы сравнения, элемент ИЛИ 31, причем старшие разряды первого-третьего входов блока соединены с входом элемента ИЛИ 31, выход которого является вторым выходом блока, младшие разряды первого входа блока подключены к первому входу элемента 30.1 сравнения и к второму входу элемента 30.3 сравнения, младшие разряды второго входа блока подключены к первому входу элемента 30.2 сравнения и к второму входу элемента 30.1 сравнения, младшие разряды третьего входа блока подключены к первому входу элемента 30.3 сравнения и к второму входу элемента 30.2 сравнения, выходы элементов 30.1-30.3 сравнения соединены с первой-третьей группами входов узла 29 постоянной памяти соответственно, выход которого является первым выходом блока.

Блок 9 управления передачей сообщений (фиг. 4) содержит первый 32, второй 33, третий 34, четвертый 35, пятый 36, шестой 37, седьмой 38, восьмой 39, девятый 40, десятый 41, одиннадцатый 42 элементы И, первый 43 и второй 44 элементы запрета, первый 45, второй 46, третий 47, четвертый 48 и пятый 49 элементы ИЛИ, первый 50, второй 51 и третий 52 элементы ИЛИ-НЕ, элемент НЕ 53, причем первый вход блока соединен с входом элемента НЕ 53, выход которого подключен к первому входу элемента ИЛИ 45, третий вход блока соединен с первым входом элемента И 32, с инверсным входом элемента 43 запрета и с первым входом элемента ИЛИ-НЕ 50, выход которого подключен к прямому входу элемента 44 запрета, пятый вход блока подключен к второму входу элемента ИЛИ 45, выход которого соединен с первым входом элемента И 33, выход которого подключен к первому входу элемента ИЛИ 46, второй вход блока подключен к инверсному входу элемента 44 запрета, к первому входу элемента ИЛИ 47 и к первому входу элемента И 34, четвертый вход блока соединен с вторым входом элемента ИЛИ-НЕ 50 и с прямым входом элемента 43 запрета, выход которого подключен к второму входу элемента И 33, выход элемента НЕ 53 соединен с первым входом элемента И 35, выход которого подключен к второму входу элемента ИЛИ 46, выход которого является первым выходом блока, четвертый вход блока подключен к первому входу элемента И 36, второй вход и выход которого соединены с выходом элемента И 37 и с третьим входом элемента ИЛИ 46 соответственно, выход элемента ИЛИ-НЕ 50 подключен к второму входу элемента И 34, выход которого соединен с вторым входом элемента И 35, выход элемента 44 запрета подключен к первому входу элемента ИЛИ 48, выход которого соединен с вторым выходом блока, третий вход блока соединен с первым входом элемента И 37, выход которого подключен к второму входу элемента ИЛИ 48, первый вход блока соединен с первым входом элемента ИЛИ-НЕ 51 и с первым входом элемента И 38, второй вход и выход которого подключены к выходу элемента И 34 и к первому входу элемента ИЛИ 49 соответственно, выход элемента 43 запрета соединен с первым входом элемента И 39, второй вход и выход которого подключены к выходу элемента ИЛИ-НЕ 51 и к второму входу элемента ИЛИ 49 соответственно, выход элемента ИЛИ 49 подключен к четвертому выходу блока, третий вход блока соединен с первым входом элемента И 40, выход которого подключен к третьему входу элемента ИЛИ 49, второй вход блока соединен с первым входом элемента ИЛИ-НЕ 52, выход которого подключен к второму входу элемента И 40, пятый вход блока подключен к вторым входам элементов ИЛИ-НЕ 51, 52 и к второму входу элемента ИЛИ 47, выход которого соединен с вторым входом элемента И 37, четвертый вход блока соединен с вторым входом элемента И 32, выход которого подключен к первым входам элементов И 41, 42, вторые входы которых соединены с выходами элементов ИЛИ 48 и 49 соответственно, а выходы являются третьим и пятым выходами блока соответственно.

Назначение элементов, блоков, входов и выходов модуля коммуникационной сети, предназначенного для передачи сообщений, обмена сообщениями и организации вещательных режимов обмена сообщениями (фиг. 1), состоит в следующем.

Блоки 1.1-1.3 организации очереди сообщений служат для приема, хранения и выдачи сообщений, поступающих с входов 16.1-16.3 модуля соответственно, в порядке их поступления. Первое принятое в блок 1. i, i = 1, 2, 3, сообщение появляется на первом выходе этого блока. На втором выходе блока 1. i формируется код длины очереди принятых сообщений.

Блок 2 анализа очередей сообщений предназначен для сравнения длин очередей сообщений в блоках 1.1-1.3 и выбора блока с наибольшей очередью сообщений. Код номера выбранного блока образуется на первом выходе блока 2. На втором выходе блока 2 формируется сигнал-признак наличия сообщений в блоках 1.1-1.3.

Мультиплексор 3 осуществляет коммутацию сообщений из блоков 1.1-1.3 на информационный вход регистра 6.

Дешифратор 4 служит для преобразования кода с первого выхода блока 2 в соответствующий унитарный код.

Блок 5 синхронизации предназначен для формирования двух непересекающихся последовательностей импульсов t₁, t₂, синхронизирующих работу различных узлов модуля.

Регистр 6 обеспечивает хранение считываемых из блоков 1.1-1.3 сообщений во время анализа их адресной части. Регистр 6 имеет шесть выходов: 6.1 - информационный выход; 6.2 - первый адресный выход; 6.3 - второй адресный выход; 6.4 - первый выход признака режима; 6.5 - второй выход признака режима; 6.6 - выход признака начала передачи. С выхода 6.1 снимается информационная часть сообщений; на выходах 6.2 и 6.3 формируются номера (коды номеров) соответственно строки a (a^*) и столбца b (b^*) модулей-приемников (или источников) сообщений; на выходах 6.4 и 6.5 образуются признаки режима P₁ и P₂ соответственно; с выхода 6.6 снимается признак q начала передачи сообщения.

Триггер 7 служит для управления работой блока 5 (единичное состояние триггера 7 включает блок 5, нулевое - выключает).

Регистр 8 адреса предназначен для постоянного хранения адреса (c•d) текущего модуля. Номер строки (c) текущего модуля снимается с выхода 8.1, а номер столбца (d) - с выхода 8.2 регистра 8.

Блок 9 управления передачей сообщений необходим для анализа соотношения адреса приемника (источника) сообщения и адреса текущего модуля, а также значений признаков P₁, P₂ и q с выходов 6.4, 6.5 и 6.6 регистра 6 соответственно, и формирования значений функций Y₁-Y₅, определяющих способ обработки сообщения. Выражения для функций Y₁-Y₅ вместе с описанием действий, инициируемых при их единичных значениях, представлены в таблице (приведена в конце описания).

Элементы 10 и 11 сравнения предназначены для сравнения номеров соответственно строк (a, c или a^*, c) и столбцов (b, d или b^*, d) модуля-источника (приемника) сообщения и текущего модуля.

Коммутатор 12 служит для реализации замены номера столбца b^* модуля-источника на номер столбца d текущего модуля в адресной части сообщения при вещании сообщения на все модули сети.

Блоки элементов И 13.1, 13.2, 13.3 обеспечивают запрещение передачи информационной части сообщения на выход 17.1 модуля и выдачи сообщения на выход 17.2 и выход 17.3 модуля соответственно.

Элемент 14 запрета введен с целью замены значения признака ₁ в адресной части сообщения на нулевое при вещании сообщения на все модули сети.

Элемент 15 запрета служит для блокировки поступления импульсов t₂ с блока 5 на вход сброса триггера 7 при наличии сообщений хотя бы в одном из блоков 1.1-1.3.

Информационные входы 16.1, 16.2, 16.3 модуля предназначены для приема сообщений от операционного устройства, обслуживаемого модулем, от соседнего модуля слева и от соседнего модуля снизу соответственно.

Информационные выходы 17.1, 17.2, 17.3 модуля служат для выдачи информационной части сообщения операционному устройству, обслуживаемому модулем, и передачи сообщения соседнему модулю сверху и соседнему модулю справа соответственно.

Рассмотрим процесс функционирования предлагаемого модуля. Поскольку модуль предназначен для совместной работы с другими аналогичными модулями в составе коммуникационной сети (фиг. 6), его функционирование будем рассматривать во взаимосвязи с другими модулями. Будем считать, что рассматриваемый модуль расположен в строке с и столбце d коммуникационной сети и, таким образом, имеет адрес c•d.

В начальный момент времени триггер 7 и все регистры модуля (фиг. 1, 2) за исключением регистра 8, содержащего адрес c. d модуля, и регистра 24, установленного в единичное состояние, находятся в состоянии логического нуля. На выходах элементов И 22.1-22. К блоков 1.1-1.3 находятся единичные сигналы. Эти сигналы открывают элементы И 21.1-21. К, формируют нулевой сигнал на выходах элементов И-НЕ 26 и обеспечивают подключение информационных входов демультиплексоров 20 к их первым выходам. На втором выходе блока 2 установлен нулевой сигнал, индицирующий отсутствие сообщений в блоках 1.1-1.3. Нулевой сигнал с прямого выхода триггера 7 запрещает формирование импульсов на выходах блока 5. (Цепи начальной установки на фиг. 1, 2 для упрощения условно не показаны. ) Работа модуля начинается с момента поступления на один из входов 16.1, 16.2 или 16.3 модуля сообщения от соответствующего операционного устройства, соседнего модуля слева или соседнего модуля снизу соответственно. Допустим, сообщение поступило на вход 16. i, i∈{1,2,3}. Далее это сообщение через информационный вход подается в блок 1. i и после записи в указанный блок появляется на его первом выходе (процесс записи сообщения в блок 1. i детально рассмотрен ниже). Одновременно на втором выходе блока 1. i образуется код "1. . . 10", отражающий текущую длину очереди сообщений в данном блоке, а также единичный сигнал, индицирующий наличие сообщений в блоке 1. i. Код "1. . . 10" со второго выхода блока 1. i совместно с кодами "1. . . 11" со вторых выходов блоков 1. j, j≠i, подаются в блок 2, в результате чего на первом выходе блока 2 образуется код номера блока организации очереди сообщений с наибольшей очередью сообщений (в данном случае это блок 1. i). В то же время единичный сигнал-признак наличия сообщений в блоке 1. i через i-й вход блока 2 (фиг. 3) воздействует на элемент ИЛИ 31 и тем самым формирует на втором выходе блока 2 единичный сигнал. Этот сигнал устанавливает триггер 7 (фиг. 1) в единичное состояние, в результате чего на выходах блока 5 синхронизации начинается генерация импульсов t₁, t₂. Таким образом, модуль приступает к обработке первого сообщения.

Спустя некоторое время в блоки 1.1-1.3 начинают поступать новые сообщения и в указанных блоках образуются очереди сообщений длины L₁-L₃ соответственно. Запись очередного сообщения в блок 1. i происходит следующим образом. Очередное сообщение с входа 16. i, i∈{1,2,3}, модуля через информационный вход блока 1. i проходит на информационный вход демультиплексора 20 (фиг. 2). Так как в блоке 1. i имеется L_i сообщений (указанные сообщения размещены в регистрах 18.1-18. L_i), на выходах элементов И 22.1-22. L_i находятся нулевые сигналы, а на выходах элементов И 22. L_i+1-22. K установлены сигналы логической единицы. Сигналы с выходов элементов 22.1-22. K подаются на адресный вход демультиплексора 20 и обеспечивают коммутацию поступившего сообщения на его (L_i+1)-й выход. Далее сообщение проходит через блок элементов ИЛИ 19. L_i+1 и устанавливается на информационном входе регистра 18. L_i+1 (если L_i = K-1, то сообщение с демультиплексора 20 непосредственно подается на информационный вход регистра 18. K).

Одновременно на информационный вход блока 1. i поступает импульс, сопровождающий сообщение. Этот импульс проходит через открытые элементы И 21. L_i+1-21. K и затем через элементы ИЛИ 23. L_i+1-23. K поступает на входы синхронизации регистров 18L_i+1-18. K. В результате по заднему фронту рассматриваемого импульса поступившее сообщение заносится в регистр 18. L_i+1, после чего на выходе элемента И 22. L_i+1 образуется сигнал логического нуля, блокирующий элемент И 21. L_i+1. Сигналы с выходов элементов И 22.1-21. K воздействуют на демультиплексор 20 и коммутируют его информационный вход с (L_i+2)-м выходом, обеспечивая тем самым возможность записи следующего сообщения в регистр 18. L_i+2. В то же самое время, импульс, сопровождающий поступившее сообщение, проходит через элемент ИЛИ 27 и элемент 28 задержки на вход синхронизации регистра 24. В результате по заднему фронту этого импульса в регистре 24 фиксируются значения сигналов с выходов элементов И 22.1-21. K в виде нового кода длины очереди сообщений (длина очереди сообщений в блоке 1. i становится равной L_i+1). На этом процесс записи поступившего сообщения в блок 1. i завершается.

Одновременно с записью (приемом) сообщений в блоки 1.1-1.3 происходит считывание ранее принятых сообщений и их обработка. Считывание очередного сообщения осуществляется следующим образом.

Коды длин очередей сообщений со вторых выходов блоков 1.1-1.3 (фиг. 1) поступают в блок 2. Блок 2 анализирует соотношение этих кодов и выдает код номера блока организации очереди сообщений с наибольшей очередью сообщений, например блока 1. i (блок 2 функционирует так же, как и в прототипе, и поэтому его работа подробно не рассматривается). Указанный код подается на адресный вход мультиплексора 3 и обеспечивает прохождение на его выход сообщения из блока 1. i. Одновременно этот же код воздействует на дешифратор 4 и формирует на его выходах соответствующий унитарный код. Далее разряды полученного унитарного кода с соответствующих выходов дешифратора 4 поступают на управляющие входы блоков 1.1- 1.3 соответственно. В результате обеспечивается открытие элемента И 25 блока 1. i (фиг. 2) и блокировка элементов И 25 блоков 1. j, j≠i.

После окончания описанных процессов на первом выходе блока 5 (фиг. 1) появляется очередной импульс t₁. Этот импульс поступает на вход синхронизации регистра 6 и задним фронтом фиксирует считанное из блока 1. i сообщение в регистре 6. На этом процесс считывания очередного сообщения завершается и осуществляется переход к анализу адресной части и организации выдачи сообщения в соответствии с требуемым режимом.

В ходе анализа происходит сравнение содержимого полей номера строки (выход 6.2 регистра 6) и номера столбца (выход 6.3 регистра 6) сообщения с адресом c•d текущего модуля из регистра 8 на элементах 10 и 11 сравнения. Далее сигналы (признаки сравнения) с выходов элементов 10 и 11 сравнения вместе с признаками P₁, P₂ и q с выходов 6.4, 6.5 и 6.6 регистра 6 соответственно передаются на входы блока 9. Блок 9 (фиг. 4) вырабатывает значения функций Y₁-Y₅ в соответствии с таблицей. Указанные значения воздействуют (фиг. 1) на коммутатор 12, блоки элементов И 13.1-13.3 и элемент 14 запрета и обеспечивают передачу сообщения в соответствии с заданным режимом (так как блок 9 фактически является комбинационной схемой, реализующей функции Y₁-Y₅, его функционирование далее подробно не анализируется).

Рассмотрим процесс выдачи сообщения в каждом из четырех режимов, реализуемых модулем.

Режим 1. Попарный обмен.

В данном режиме сообщение имеет формат Ф1 (фиг. 5). На выходах 6.4 и 6.5 регистра 6 (фиг. 1) появляется нулевой уровень сигнала (P₁= P₂= "0"), на выходах 6.2 и 6.3 формируются номера соответственно строки (a) и столбца (b) модуля-приемника сообщения.

Номер строки а приемника поступает на второй вход элемента 10 сравнения и сравнивается с номером строки с текущего модуля с выхода 8.1 регистра 8, а номер столбца b приемника подается на второй вход элемента 11 сравнения и сопоставляется с номером столбца d текущего модуля с выхода 8.2 регистра 8. Если a= c (b= d), то на выходе элемента 10 (11) сравнения образуется единичный сигнал, иначе сигнал на выходе элемента 10(11) нулевой.

Далее в зависимости от соотношения номеров а и с, b u d возможны следующие случаи.

1. Если b≠d (на выходе элемента 11 сравнения находится нулевой сигнал), то согласно таблице Y₁= Y₃= Y₄= Y₅= "0", Y₂= "1" и сообщение должно быть выдано вправо модулю c•(d+1) (если d= n, то сообщение выдается модулю c•1 (фиг. 6)). Нулевые значения Y₄ и Y₁ с четвертого и первого выходов блока 9 закрывают блоки элементов И 13.1 и 13.2, запрещая тем самым передачу информации на выходы 17.1 и 17.2 модуля. Нулевое значение Y₃ с третьего выхода блока 9 открывает элемент 14 запрета и на выход этого элемента проходит значение признака P₁ с выхода 6.4 регистра 6. Нулевое значение Y₅ с пятого выхода блока 9 воздействует на коммутатор 12 и на его выход проходит номер столбца b приемника с выхода 6.3 регистра 6.

В то же время единичное значение Y₂ с второго выхода блока 9 поступает на управляющий вход блока элементов И 13.3. В результате на выходе блока 13.3 образуется сообщение, содержащее информационную часть в объединении с номерами строки а и столбца b приемника и с признаками P₁, P₂ режима с выходов 6.1, 6.2, 6.3, 6.4, 6.5 регистра 6 соответственно. Полученное сообщение проходит на выход 17.3 модуля и передается вправо модулю c•(d+1) (при d= n - модулю c•1). Передача признака q с выхода 6.6 регистра 6 через блок 13.3 не происходит. Вместо этого к выдаваемому сообщению добавляется константное нулевое значение с шины 17.4 логического нуля, которое фактически замещает исходное значение признака q и тем самым восстанавливает первоначальный формат сообщения при его выдаче.

2. Если b= d и a≠c (на выходах элементов 10 и 11 сравнения соответственно нулевой и единичный сигналы), то в соответствии с таблицей ₁= "1", Y₂= Y₃= Y₄= Y₅= "0" и сообщение необходимо выдать вверх модулю (c-1)•d (если c= 1, то сообщение выдается модулю m•d (фиг. 6)). Нулевые значения Y₄ и Y₂ с четвертого и второго выходов блока 9 запрещают прохождение информации через блоки элементов И 13.1, 13.3 на выходы 17.1, 17.3 модуля. Нулевое значение Y₃ с третьего выхода блока 9 разрешает прохождение признака P₁ через элемент 14 запрета (в данном случае, однако, P₁= "0" и на выходе элемента 14 также будет нуль). Нулевое значение Y₅ воздействует на управляющие входы коммутатора 12 и обеспечивает передачу на его выход номера столбца b приемника сообщения с выхода 6.3 регистра 6. Одновременно единичный сигнал с первого выхода блока 9 открывает блок элементов И 13.2. В результате на выходе блока 13.2 формируется сообщение, включающее информационную часть с выхода 6.1 регистра 6, номер строки а с выхода 6.2 регистра 6, номер столбца b с выхода коммутатора 12, признак P₁ с выхода элемента 14 запрета и признак P₂ с выхода 6.5 регистра 6. К сформированному сообщению добавляется нулевое значение с шины 17.4 логического нуля и сообщение через выход 17.2 модуля передается в модуль (с-1)•d (при с= 1 - в модуль m•d).

3. Если b= d и а= с (на выходах элементов 10 и 11 сравнения единичные сигналы), то согласно таблице Y₁= Y₂= Y₃= Y₅= "0", Y₄= "1"; модуль c•d является приемником сообщения и информационную часть сообщения необходимо выдать операционному устройству. Нулевые значения Y₁ и Y₂ с первого и второго выходов блока 9 закрывают блоки элементов И 13.2 и 13.3, запрещая передачу сообщения на выходы 17.2 и 17.3 модуля. В то же время единичное значение ₄ с четвертого выхода блока 9 открывает блок элементов И 13.1. Информационная часть сообщения с выхода 6.1 регистра 6 проходит через блок 13.1 и через выход 17.1 модуля передается операционному устройству. (Действие сигналов с третьего и пятого выходов блока 9 в данном случае несущественно. ) Режим 2. Вещание в текущем столбце.

В рассматриваемом режиме сообщение имеет формат Ф2 (фиг. 5). На выходах 6.4 и 6.5 регистра 6 (фиг. 1) появляются сигналы соответственно логического нуля (P₁= "0") и логической единицы (P₂= "1"), а на выходах 6.2 и 6.3 формируются номера соответственно строки a^* и столбца b^* модуля-источника сообщения. На выходе 6.6 регистра 6 образуется значение признака q начала передачи сообщения.

Номер строки а^* источника сопоставляется с номером строки с текущего модуля, поступающим с выхода 8.1 регистра 8, на элементе 10 сравнения, а номер столбца b^* источника сравнивается с номером столбца d текущего модуля с выхода 8.2 регистра 8 на элементе 11 сравнения. При a^*= c (b^*= d) на выходе элемента 10 (11) сравнения образуется единичный сигнал, иначе уровень сигнала на выходе элемента 10 (11) остается нулевым.

В дальнейшем в зависимости от соотношения номеров а^* и с, b^* и d, а также от значения признака q возможны следующие случаи.

1. Если q= "1" (начало вещания сообщения: с= а^*, d= b^*), то согласно таблице Y₁= "1", Y₂= Y₃= "0" и, так как а^*= с, Y₄= Y₅= "0"; сообщение требуется передать вверх модулю (с-1)•d (при с= 1 - модулю m•d). Нулевые значения Y₂ и Y₄ со второго и четвертого выходов блока 9 запрещают прохождение информации через блоки элементов И 13.3 и 13.1. Нулевое значение признака P₁= "0" с выхода 6.4 регистра 6 формируют нулевое значение сигнала на выходе элемента 14 запрета. Нулевой сигнал с пятого выхода блока 9 обеспечивает прохождение через коммутатор 12 номера столбца b^* с выхода 6.3 регистра 6.

Одновременно единичный сигнал с первого выхода блока 9 открывает блок элементов И 13.2 и на выходе указанного блока образуется сообщение, полученное объединением информационной части с выхода 6.1 регистра 6, номеров строки а^* и столбца b^* источника с выхода 6.2 регистра 6 и с выхода коммутатора 12 соответственно, а также признака P₁= "0" с элемента 14 запрета и признака P₂= "1" с выхода 6.5 регистра 6. Далее к полученному сообщению добавляется нулевое значение (q= "0") с шины 17.4 логического нуля, после чего сообщение выдается в модуль (c-1)•d (при с= 1 - в модуль m•d) (начинается вещание сообщения в столбце d= b^* сети).

2. Если q= "0" (процесс вещания сообщения в столбце d= b^*), в зависимости от соотношения номеров строки а^* источника и строки с текущего модуля возможны два следующих варианта.

а) Если а^*≠c (сообщение не достигло модуль-источник), то в соответствии с таблицей Y₁= Y₄= "1", Y₂= Y₃= Y₅= "0", необходимо чтение информационной части сообщения модулем c•d и выдача сообщения вверх модулю (с- 1)•d (при с= 1 - модулю m•d). Нулевой сигнал с второго выхода блока 9 запрещает передачу информации через блок элементов И 13.3. Нулевой сигнал с выхода 6.4 регистра 6 формирует нулевой уровень сигнала на выходе элемента 14 запрета. Нулевое значение Y₅ с пятого выхода блока 9 обеспечивает прохождение через коммутатор 12 номера столбца b^* модуля-источника с выхода 6.3 регистра 6.

В то же самое время единичные значения Y₁ и Y₄ с первого и четвертого выходов блока 9 открывают блоки элементов И 13.2 и 13.1 и тем самым обеспечивают возможность передачи информации на выходы 17.2 и 17.1 модуля. Информационная часть сообщения с выхода 6.1 регистра 6 проходит через блок 13.1 на выход 17.1 модуля и затем поступает в операционное устройство, обслуживаемое текущим модулем (осуществляется чтение информационной части сообщения). Одновременно на выходе блока 13.2 появляется исходное сообщение. Далее сообщение объединяется с нулевым значением с шины 17.4 логического нуля и через выход 17.2 модуля передается в модуль (с-1)•d (или m•d) - вещание сообщения в столбце d= b^* продолжается.

б) Если а^*= с (сообщение вернулось в модуль-источник), то из таблицы следует, что Y₁= Y₂= Y₃= Y₄= Y₅= "0" (на всех выходах блока 9 находятся нулевые сигналы). Нулевые сигналы с четвертого, первого и второго выходов блока 9 закрывают блоки элементов И 13.1-13.3. Тем самым дальнейшая передача обрабатываемого сообщения прекращается (происходит уничтожение сообщения - вещание завершено).

Режим 3. Вещание в текущей строке.

В данном режиме сообщению соответствует формат Ф3 (фиг. 5). На выходах 6.4 и 6.5 регистра 6 (фиг. 1) формируются соответственно единичный и нулевой сигналы (P₁= "1", P₂= "0"), а на выходах 6.2 и 6.3 образуются номера соответственно строки а^* и столбца b^* источника сообщения. На выходе 6.6 регистра 6 появляется нулевое или единичное значение признака q. Номера а^* и b^* сравниваются с номерами с и d, поступающими из регистра 8, на элементах 10 и 11 соответственно. Сигналы с выходов элементов 10 и 11 подаются на первый и второй входы блока 9.

Далее в зависимости от результата сравнения номеров а^* и с, b^* и d, а также от значения признака q возможны следующие случаи.

1. Если q= "1" (начало вещания сообщения: с= а^*, d= b^*), то в соответствии с таблицей Y₂= "1", Y₁= Y₃= Y₄= Y₅= "0"; сообщение должно быть выдано вправо модулю c•(d+1) (при d= n - модулю c•1). Нулевые значения Y₁ и Y₄ с первого и четвертого выходов блока 9 закрывают блоки элементов И 13.2 и 13.1; тем самым запрещается передача информации на выходы 17.2 и 17.1 модуля. В то же время единичный сигнал со второго выхода блока 9 открывает блок элементов И 13.3. В результате исходное сообщение (за исключением признака q) из регистра 6 поступает на выход 17.3 модуля и далее в объединении с нулевым значением с шины 17.4 логического нуля передается в модуль c•(d+1) (или c•1) для дальнейшей обработки. Таким образом, начинается вещание сообщения в строке с= а^* сети.

2. Если q= "0" (процесс вещания сообщения в строке с= а^*), то в зависимости от результата сравнения номеров столбца ^* источника сообщения и столбца d текущего модуля возможны следующие варианты.

а) Если b^*≠d (сообщение не достигло модуль-источник), то согласно таблице Y₂= Y₄= "1", Y₁= Y₃= Y₅= "0"; необходимо чтение информационной части сообщения модулем c•d и выдача сообщения вправо модулю c•(d+1) (или модулю с•1 при d= n).

Нулевой сигнал с первого выхода блока 9 запрещает передачу информации через блок элементов И 13.2 на выход 17.2 модуля. Единичные сигналы с четвертого и второго выходов блока 9 открывают блоки элементов И 13.1 и 13.3. В результате информационная часть сообщения с выхода 6.1 регистра 6 проходит на выход 17.1 модуля и далее поступает в операционное устройство для обработки. Одновременно на выход 17.3 модуля через блок элементов И 13.3 поступает сообщение из регистра 6 (за исключением признака q с выхода 6.6). После объединения с нулевым значением с шины 17.4 логического нуля сообщение передается модулю c•(d+1) (или c•1) - вещание сообщения в строке с= а^* продолжается.

б) Если b^*= d (сообщение вернулось в модуль-источник), то согласно таблице Y₁= Y₂= Y₃= Y₄= Y₅= "0". Нулевые значения сигнала с четвертого, первого и второго выходов блока 9 закрывают блоки элементов И 13.1, 13.2 и 13.3, чем обеспечивается блокировка дальнейшей передачи сообщения (вещание завершено).

Режим 4. Вещание на все модули сети.

В этом режиме сообщение имеет формат Ф4 (фиг. 5). На выходах 6.4 и 6.5 регистра 6 (фиг. 1) появляются единичные сигналы (P₁= P₂= "1"), на выходах 6.2 и 6.3, как и в режимах вещания в столбце или строке, формируются номера соответственно строки а^* и столбца b^* модуля-источника сообщения, а на выходе 6.6 образуется значение признака q. Номера а^* и b^* сравниваются с номерами строки с и столбца d текущего модуля с выходов 8.1 и 8.2 регистра 8 элементами 10 и 11 сравнения и результаты сравнения в виде соответствующих сигналов передаются в блок 9.

В зависимости от значения признака q и результатов сравнения номеров а^* и с, b^* и d дальнейшая обработка сообщения осуществляется следующим образом.

1. Если q= "1" (начало вещания сообщения: с= а^*, d= b^*), то согласно таблице Y₁= Y₂= Y₃= "1", Y₄= Y₅= "0", сообщение должно быть выдано вправо модулю c•(d+1) (при d= n - модулю с•1), и вверх модулю (с-1)•d (при с= 1 - модулю m•d) при этом значение признака P₁ при выдаче сообщения вверх должно быть изменено с единичного на нулевое.

Нулевое значение Y₄ с четвертого выхода блока 9 запрещает прохождение информации через блок элементов И 13.1. Нулевое значение Y₅ с пятого выхода блока 9 поступает на управляющие входы коммутатора 12 и обеспечивает передачу на его выход номера ^* с выхода 6.3 регистра 6. Единичные сигналы с первого и второго выходов блока 9 открывают блоки элементов И 13.2 и 13.3, чем обеспечивают возможность выдачи информации как вверх (в модуль (с-1)•d или m•d), так и вправо (в модуль c•(d+1) или с•1). Одновременно единичное значение Y₃ с третьего выхода блока 9 поступает на инверсный вход элемента 14 запрета и тем самым формирует на его выходе нулевой уровень сигнала (происходит модификация значения признака P₁ из "1" в "0").

По завершении описанных процессов на выходе блока элементов И 13.3 формируется исходное сообщение (без признака q), поступающее с выходов 6.1-6.5 регистра 6, а на выходе блока элементов И 13.2 образуется модифицированное сообщение, получаемое объединением информационной части с выхода 6.1, номера а^* с выхода 6.2 регистра 6, номера b^* с выхода коммутатора 12, нового значения P₁= "0" с выхода элемента 14 запрета и исходного значения P₂= "1" с выхода 6.5 регистра 6. После добавления нулевого значения с шины 17.4 логического нуля указанные сообщения передаются на выходы 17.3 и 17.2 модуля соответственно и поступают в модули c•(d+1) (или c•1) и (c-1)•d (или m•d). Первое из рассматриваемых сообщений начинает перемещаться в строке а^*= с, а второе - модифицированное - в столбце b^*= d.

2. Если q= "0" (процесс вещания сообщения: с= а^*), то в зависимости от соотношения номера столбца b^* источника сообщения и номера столбца d текущего модуля возможны два следующих варианта обработки сообщения.

а) При b^*≠d (сообщение не достигло модуль-источник), исходя из таблицы, Y₁= Y₂= Y₃= Y₄= Y₅= "1" (на всех выходах блока 9 установлены единичные сигналы); сообщение должно быть выдано вправо модулю c•(d+1) (при d= n - модулю с•1)и вверх модулю (с-1)•d (при с= 1 - модулю m•d), причем значение признака P₁ при выдаче сообщения вверх должно быть изменено из "1" в "0", а номер b^* столбца источника, содержащийся в формате сообщения, заменен номером d столбца текущего модуля.

Единичные сигналы с четвертого, первого и второго выходов блока 9 открывают блоки элементов И 13.1, 13.2 и 13.3, обеспечивая тем самым возможность передачи информации на выходы 17.1, 17.2 и 17.3 модуля. Единичный сигнал с третьего выхода блока 9, как и в случае, описанном выше, формирует нулевой уровень сигнала на выходе элемента 14 запрета, модифицируя значение признака P₁ из "1" в "0". В то же время единичное значение Y₅ с пятого выхода блока 9 воздействует на управляющие входы коммутатора 12. В результате на выход коммутатора 12 проходит номер d столбца текущего модуля с выхода 8.2 регистра 8; таким образом, происходит замещение номера b^* в формате сообщения на d.

По окончании рассмотренных процессов на выходах блоков элементов И 13.2 и 13.3 формируются сообщения, подлежащие выдаче соответственно вверх и вправо. В первом из этих сообщений значения признака режима P₁ и номера столбца источника заменены на "0" и d соответственно; второе сообщение появляется на выходе блока 13.3 без изменений (из обоих сообщений, как и во всех описанных ранее случаях, изымается исходное значение признака q). После добавления к сформированным сообщениям нулевого значения с шины 17.4 логического нуля сообщения выдаются на выход 17.2 модуля (вверх, в модуль (с-1)•d или m•d), на выход 17.3 модуля (вправо, в модуль c•(d+1) или c•1) соответственно. Таким образом, процесс вещания исходного сообщения в строке а^* продолжается, а в столбце d начинается вещание модифицированного сообщения. Одновременно с выдачей сообщений на выходы 17.2 и 17.3 информационная часть исходного сообщения с выхода 6.1 регистра 6 проходит через открытый блок элементов И 13.1 и далее через выход 17.1 модуля передается в операционное устройство.

б) При b^*= d (сообщение вернулось в модуль-источник) согласно таблице Y₁= Y₂= Y₃= Y₄= Y₅= "0". Нулевые значения сигнала с четвертого, первого и второго выходов блока 9 запрещают передачу информации через блоки элементов И 13.1, 13.2, 13.3. Вещание исходного сообщения в строке а^*= с завершено - сообщение уничтожается. (Вместе с тем модифицированные сообщения, сформированные при движении исходного сообщения, могут все еще находиться в состоянии передачи и уничтожаются при возврате в соответствующие им модули-источники строки с).

Одновременно с анализом адресной части и выдачей сообщения осуществляется сдвиг очереди сообщений в блоке 1. i (из которого было считано рассматриваемое сообщение). Сдвиг очереди обеспечивается тем же импульсом t₁ с первого выхода блока 5 синхронизации, по которому производится запись сообщения в регистр 6, и происходит следующим образом.

Импульс t₁ с блока 5 поступает на входы синхронизации блоков 1.1-1.3 (фиг. 1, 2), откуда подается на вторые входы элементов И 25 указанных блоков. Так как элементы 25 блоков 1. j, j≠i, заблокированы нулевыми сигналами с соответствующих выходов дешифратора 4, импульс t₁ не проходит через эти элементы и состояние блоков 1. j остается неизменным. В то же время импульс t₁ проходит через элемент 25 блока 1. i, открытый единичным сигналом с i-го выхода дешифратора 4.

Далее импульс t₁ поступает на управляющий вход демультиплексора 20 (фиг. 2) и устанавливает на всех его выходах нулевой уровень сигнала. Этот же импульс одновременно проходит через элементы ИЛИ 23.1-23. K на входы синхронизации регистров 18.1-18. K и задним фронтом фиксирует информацию, проходящую из регистра 18.2 через блок элементов ИЛИ 19.1, в регистре 18.1, информацию, проходящую из регистра 18.3 через блок элементов ИЛИ 19.2, в регистре 18.2, и т. д. , и, наконец, записывает нулевой код с K-го выхода демультиплексора 20 в регистр 18. K. Таким образом, выполняется сдвиг очереди сообщений в блоке 1. i. В результате сдвига на первом выходе блока 1. i оказывается сообщение, ранее находившееся в регистре 18.2, содержимое регистра 18. L_i становится нулевым (здесь L_i - как и ранее, текущая длина очереди сообщений в блоке 1. i). На выходе элемента И 22. L_i образуется сигнал логической единицы. Сигнал с выхода элемента 22. L_i открывает элемент И 21. L_i.

Далее сигналы с выходов элементов И 22.1-22. K поступают на адресный вход демультиплексора 20 и коммутируют его информационный вход с L_i-м выходом; тем самым вновь обеспечивается возможность приема очередного сообщения в регистр 18. L_i. Одновременно сигналы с выходов элементов 22.1-22. K подаются на информационный вход регистра 24 и в виде нового кода длины очереди сообщений фиксируются в данном регистре по заднему фронту импульса t₁, проходящего через элемент ИЛИ 27 и элемент 28 задержки с элемента И 25. Если в результате сдвига очередь сообщений в блоке 1. i уничтожается (в регистре 18.1 фиксируется нулевой код), то на выходах всех элементов И 22.1-22. K будет единичный уровень сигнала. Соответственно, в регистре 24 будет записан код " 11. . . 1", а на выходе элемента И-НЕ 26 будет установлен нулевой сигнал, индицирующий отсутствие сообщений в блоке 1. i. На этом сдвиг очереди сообщений в блоке 1. i завершается. Если после сдвига очереди сообщений хотя бы в одном из блоков 1.1-1.3 (фиг. 1) остается по меньшей мере одно сообщение, то на втором выходе блока 2 сохраняется единичный уровень сигнала, на первом выходе блока 2 образуется новый код номера блока организации очереди сообщений с наибольшей по длине очередью. Если же ни в одном из блоков 1.1-1.3 не остается сообщений, то на втором выходе блока 2 появляется нулевой уровень сигнала.

После окончания описанных процессов на втором выходе блока 5 появляется импульс t₂. Этот импульс поступает на информационные входы блоков элементов И 13.1-13.3 и проходит на выходы тех из них, которые в результате анализа адресной части обрабатываемого сообщения оказались открыты. Проходя через блок 13.1 на выход 17.1 модуля, импульс t₂ синхронизирует прием информационной части сообщения операционным устройством. Поступая через блок 13.2 на выход 17.2 модуля, данный импульс обеспечивает прием сообщения в блок 1.3 модуля (с-1)•d или m•d. Распространяясь через блок 13.3 на выход 17.3 модуля, рассматриваемый импульс фиксирует сообщение в блоке 1.2 модуля c•(d+1) или c•1. Если все блоки 13.1-13.3 оказываются закрыты, то импульс ₂ не проходит на выходы 17.1-17.3 модуля (текущее сообщение уничтожается).

Одновременно этот же импульс 12 поступает на прямой вход элемента 15 запрета. Если на втором выходе блока 2 находится нулевой уровень сигнала (блоки 1.1-1.3 не содержат сообщений), то импульс t₂ проходит через элемент 15 на вход сброса триггера 7 и сбрасывает данный триггер в нулевое состояние. Блок 5 прекращает формирование импульсов t₁, t₂; работа модуля приостанавливается. Если на втором выходе блока 2 присутствует единичный уровень сигнала (в блоках 1.1-1.3 остается хотя бы одно сообщение), то импульс t₂ не проходит через элемент 15. Триггер 7, соответственно, остается в единичном состоянии; блок 5 продолжает генерировать импульсы t₁, t₂ - работа модуля продолжается.

Таким образом, как следует из описания, предлагаемый модуль позволяет организовать как попарный режим обмена сообщениями, так и режимы вещания сообщения в столбце, строке и на все модули коммуникационной сети. В прототипе при вещании сообщения в строке необходима последовательная выдача n-1 идентичных сообщений, вещание в столбце требует выдачи m-1 сообщений, а вещание на все модули может быть реализовано только путем выдачи n(m-1) сообщений. Предлагаемый модуль при вещании в строке или столбце вырабатывает единственное сообщение, а при вещании на все модули происходит генерация n+1 сообщений (одно сообщение исходное - передается в строке - и n модифицированных сообщений). Уменьшение количества сообщений, передаваемых в сети при вещании, снижает общий поток сообщений и минимизирует среднее время передачи сообщений. Тем самым достигается расширение области применения модуля коммуникационной сети.

Формула изобретения

1. Модуль коммуникационной сети, предназначенный для передачи сообщений, обмена сообщениями и организации вещательных режимов обмена сообщениями, содержащий блоки организации очереди сообщений с первого по третий, блок анализа очередей сообщений, мультиплексор, дешифратор, блок синхронизации, регистр, триггер, регистр адреса, первый и второй элементы сравнения, причем информационные входы модуля с первого по третий соединены с информационными входами блоков организации очереди сообщений с первого по третий соответственно, первые выходы которых подключены к информационным входам мультиплексора с первого по третий соответственно, выход которого соединен с информационным входом регистра, вторые выходы блоков организации очереди сообщений с первого по третий подключены к входам блока анализа очередей сообщений с первого по третий соответственно, первый выход которого подключен к адресному входу мультиплексора и к входу дешифратора, выходы с первого по третий которого соединены с управляющими входами блоков организации очереди сообщений с первого по третий соответственно, второй выход блока анализа очередей сообщений подключен к входу установки триггера, прямой выход которого подключен к входу блока синхронизации, первый выход которого соединен с входом синхронизации регистра, первый и второй адресные выходы которого подключены к вторым входам первого и второго элементов сравнения соответственно, первые входы которых соединены с первым и вторым выходами регистра адреса соответственно, отличающийся тем, что в него дополнительно введены блок управления передачей сообщений, коммутатор, с первого по третий блоки элементов И, первый и второй элементы запрета, причем первый выход блока синхронизации подключен к входам синхронизации блоков организации очереди сообщений с первого по третий, второй выход блока синхронизации соединен с прямым входом первого элемента запрета, инверсный вход и выход которого подключены к второму выходу блока анализа очередей сообщений и к входу сброса триггера соответственно, выходы первого и второго элементов сравнения соединены с первым и вторым входами блока управления передачей сообщений соответственно, четвертый, первый и второй выходы которого подключены к управляющим входам первого, второго и третьего блоков элементов И соответственно, второй выход блока синхронизации соединен с первыми разрядами информационных входов блоков элементов И с первого по третий, разряды с второго по (s+1)-й информационных входов которых (где s - разрядность информационной части сообщения) подключены к информационному выходу регистра, первый адресный выход которого соединен с (s+2)-гo по (s+u+1)-й разрядами (где разрядность поля номера строки сообщения, m - число строк коммуникационной сети, ближайшее целое число, не меньшее z) информационных входов второго и третьего блоков элементов И, выход первого блока элементов И подключен к первому информационному выходу модуля, второй выход регистра адреса подключен к первому информационному входу коммутатора, выход которого соединен с (s+u+2)-гo по (s+u+v+1)-й разрядами (где разрядность поля номера столбца сообщения, n - число столбцов коммуникационной сети) информационного входа второго блока элементов И, второй адресный выход регистра подключен к второму информационному входу коммутатора и к разрядам с (s+u+2)-гo по (s+u+v+1)-й информационного входа третьего блока элементов И, первый выход признака режима, второй выход признака режима и выход признака начала передачи регистра подключены к третьему, четвертому и пятому входам блока управления передачей сообщений соответственно, третий и пятый выходы которого соединены с инверсным входом второго элемента запрета и управляющими входами коммутатора соответственно, первый выход признака режима регистра подключен к (s+u+v+2)-му разряду информационного входа третьего блока элементов И и к прямому входу второго элемента запрета, выход которого соединен с (s+u+v+2)-м разрядом информационного входа второго блока элементов И, второй выход признака режима регистра подключен к (s+u+v+3)-м разрядам информационных входов второго и третьего блоков элементов И, выходы которых соединены с младшими разрядами второго и третьего информационных выходов модуля соответственно, старший разряд которых соединен с шиной логического нуля.

2. Модуль по п. 1, отличающийся тем, что каждый блок организации очереди сообщений содержит К регистров (где К - максимальная длина очереди сообщений), К-1 блоков элементов ИЛИ, демультиплексор, первую группу из К элементов И, вторую группу из К элементов И, группу из К элементов ИЛИ, регистр длины очереди, элемент И, элемент И-НЕ, элемент ИЛИ, элемент задержки, причем прямые выходы регистров с второго по К-й подключены к первым входам блоков элементов ИЛИ с первого по (К-1)-й соответственно, выходы которых подключены к информационным входам регистров с первого по (К-1)-й соответственно, управляющий вход и вход синхронизации блока организации очереди сообщений соединены с первым и вторым входами элемента И соответственно, выход которого подключен к управляющему входу демультиплексора и к первому входу элемента ИЛИ, выход которого соединен с входом элемента задержки, выход которого подключен к входу синхронизации регистра длины очереди, выход которого подключен к младшим разрядам второго выхода блока организации очереди сообщений, инверсные выходы регистров с первого по К-й соединены с входами элементов И первой группы с первого по К-й соответственно, выходы которых подключены к первым входам элементов И второй группы с первого по К-й соответственно, к адресному входу демультиплексора, к информационному входу регистра длины очереди и к входу элемента И-НЕ, выход которого соединен со старшим разрядом второго выхода блока организации очереди сообщений, старшие разряды информационного входа блока организации очереди сообщений соединены с информационным входом демультиплексора, выходы с первого по (К-1)-й которого подключены к вторым входам блоков элементов ИЛИ с первого по (К-1)-й соответственно, К-й выход демультиплексора соединен с информационным входом К-го регистра, прямой выход первого регистра соединен с первым выходом блока организации очереди сообщений, младший разряд информационного входа блока организации очереди сообщений подключен к второму входу элемента ИЛИ и к вторым входам элементов И второй группы с первого по К-й, выходы которых соединены с первыми входами элементов ИЛИ группы с первого по К-й соответственно, выход элемента И подключен к вторым входам элементов ИЛИ группы с первого по К-й, выходы которых соединены с входами синхронизации регистров с первого по К-й соответственно.

3. Модуль по п. 1, отличающийся тем, что блок управления передачей сообщений содержит с первого по одиннадцатый элементы И, первый и второй элементы запрета, с первого по пятый элементы ИЛИ, с первого по третий элементы ИЛИ-НЕ, элемент НЕ, причем первый вход блока соединен с входом элемента НЕ, выход которого подключен к первому входу первого элемента ИЛИ, третий вход блока соединен с первым входом первого элемента И, с инверсным входом первого элемента запрета и с первым входом первого элемента ИЛИ-НЕ, выход которого подключен к прямому входу второго элемента запрета, пятый вход блока подключен к второму входу первого элемента ИЛИ, выход которого соединен с первым входом второго элемента И, выход которого подключен к первому входу второго элемента ИЛИ, второй вход блока подключен к инверсному входу второго элемента запрета, к первому входу третьего элемента ИЛИ и к первому входу третьего элемента И, четвертый вход блока соединен с вторым входом первого элемента ИЛИ-НЕ и с прямым входом первого элемента запрета, выход которого подключен к второму входу второго элемента И, выход элемента НЕ соединен с первым входом четвертого элемента И, выход которого подключен к второму входу второго элемента ИЛИ, выход которого является первым выходом блока, четвертый вход блока подключен к первому входу пятого элемента И, второй вход и выход которого соединены с выходом шестого элемента И и с третьим входом второго элемента ИЛИ соответственно, выход первого элемента ИЛИ-НЕ подключен к второму входу третьего элемента И, выход которого соединен с вторым входом четвертого элемента И, выход второго элемента запрета подключен к первому входу четвертого элемента ИЛИ, выход которого соединен с вторым выходом блока, третий вход блока соединен с первым входом шестого элемента И, выход которого подключен к второму входу четвертого элемента ИЛИ, первый вход блока соединен с первым входом второго элемента ИЛИ-НЕ и с первым входом седьмого элемента И, второй вход и выход которого подключены к выходу третьего элемента И к первому входу пятого элемента ИЛИ соответственно, выход первого элемента запрета соединен с первым входом восьмого элемента И, второй вход и выход которого подключены к выходу второго элемента ИЛИ-НЕ и к второму входу пятого элемента ИЛИ соответственно, выход пятого элемента ИЛИ подключен к четвертому выходу блока, третий вход блока соединен с первым входом девятого элемента И, выход которого подключен к третьему входу пятого элемента ИЛИ, второй вход блока соединен с первым входом третьего элемента ИЛИ-НЕ, выход которого подключен к второму входу девятого элемента И, пятый вход блока подключен к вторым входам второго и третьего элементов ИЛИ-НЕ и к второму входу третьего элемента ИЛИ, выход которого соединен с вторым входом шестого элемента И, четвертый вход блока соединен с вторым входом первого элемента И, выход которого подключен к первым входам десятого и одиннадцатого элементов И, вторые входы которых соединены с выходами четвертого и пятого элементов ИЛИ соответственно, а выходы являются третьим и пятым выходами блока соответственно.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7