Генератор квазиортогонально-противоположных сигналов

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах связи, применяющих цифровые методы формирования больших систем сложных сигналов. Технический результат заключается в расширение функциональных возможностей устройства путем увеличения числа генерируемых сигналов до значения квадрата базы кодирования L=B² при величине неортогональности R=1/3 и незначительном объеме используемой памяти. Устройство содержит блок инверсии знака, элемент ИЛИ, тактовый генератор и сумматор по модулю (В-1), m-разрядный двоичный счетчик по модулю В, выполненный с выходом переполнения, регистр выполненный с увеличенной емкостью с третьими n-разрядными информационными входом и выходом, блок памяти выполненный с увеличенной емкостью с n-разрядным вторым адресным входом. 3 ил., 2 табл.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в радиотехнических системах связи с шумоподобными сигналами, применяющих цифровые методы формирования больших систем сложных сигналов [1,2] . При заданной базе кодирования В генерируемые устройством L=B² полярно-манипулированных сигналов с величиной неортогональности R=1/5 могут быть использованы в качестве исходных для синтеза больших систем квазиортогональных фазоманипулированных сигналов (аналогично [4], с.37; [3]) или частотно-фазоманипулированных сигналов.

Известен ряд устройств [2,5,6], которые могут быть использованы для формирования систем временных сложных сигналов периода Т с величиной неортогональности (максимальным уровнем пика взаимокорреляционной функции) между любой парой сигналов ϕ_i(t) и ϕ_j(t) Для полярно-манипулированных сигналов на основе заданных групповых помехоустойчивых (B, L, d)-кодов с кодовым расстоянием d и мощностью L=2^k кодовых слов величина неортогональности рассчитывается по формуле R =|(B-2d)/B|. (2) Как правило (см. [1], с.101-102), системы ортогональных сигналов с R=0 строились на основе (В,L=B,d=B/2)-кодов матриц Адамара. Например, для формирования системы ортогональных сигналов может быть использован генератор функций Уолша [5], содержащий блок памяти и группы сумматоров по модулю два. Недостаток известного устройства [5] заключается в малом объеме системы сигналов L=B, обуславливающий очень низкую относительную скорость передачи информации r=]log₂L[/B, (3) где ]х[ - целая часть числа х.

В [3] на основе нелинейного кода с большей мощностью вместо строк матрицы Адамара, формируемой по рекуррентному правилу Сильвестра (см.[7], с.53) предложен ансамбль квазиортогональных сигналов с параметрами В=3^m и L=4^m. При приемлемых взаимокорреляционных свойствах R=1/3 недостаток известного ансамбля [3] заключается в малом числе сигналов L<B, обуславливающий малую относительную скорость r=2m/3^m.

На основе кодов Боуза-Чоудхури (см. [2], с.254, табл.6.4) построены в общем виде инвариантные к циклическому сдвигу системы временных фазоманипулированных сигналов с параметрами L=(B+1)², R=0,26 при базах кодирования В= 127 и В=255. Недостаток известных систем сигналов [2], некоторые из которых эквивалентны системам Гольда, заключается в том, что при малых значениях базы кодирования В<100 величина неортогональности между любой парой сигналов составляет R>1/2.

Наиболее близким к предлагаемому устройству является генератор ортогонально-противоположных сигналов [6], содержащий регистр, тактовый генератор, m-разрядный счетчик по модулю В с первым логическим элементом И признака переполнения (обнуления) счетчика, сумматор по модулю (В-1), где В- число импульсов в формируемом квазиортогонально-противоположенном сигнале, блок памяти, второй логический элемент И, признака единичного сигнала "11...1", логический элемент ИЛИ сборки сигнала, блок инверсии знака, причем одноразрядный и m-разрядный информационные входы регистра являются управляющими входами устройства, а одноразрядный выход регистра соединен с управляющим входом блока инверсии знака, m-разрядный выход регистра соединен поразрядно с входами первого слагаемого сумматора и с входами второго элемента И, выход второго элемента И соединен с первым входом элемента ИЛИ, счетный вход счетчика соединен с выходом тактового генератора, информационный выход счетчика соединен поразрядно с входами второго слагаемого сумматора и с входами первого элемента И переполнения счетчика, выход первого элемента И соединен с управляющим входом записи регистра и с вторым входом элемента ИЛИ, m-разрядный вход блока памяти поразрядно соединен с выходом суммы сумматора, выход блока памяти соединен с третьим входом логического элемента ИЛИ, выход элемента ИЛИ соединен с информационным входом блока инверсии знака, выход блока инверсии знака является выходом устройства.

Недостаток известного генератора ортогонально-противоположных сигналов [6] заключается в малом объеме формируемой системы сигналов L=2В, обуславливающий низкую относительную скорость r=(m+1)/2^m.

Решаемая задача - расширение функциональных возможностей устройства путем увеличения числа генерируемых сигналов квазиортогонально-противоположной системы L=B² при приемлемой величине неортогональности R=1/3 и незначительном объеме используемой памяти.

Поставленная задача достигается тем, что в устройство, содержащее регистр, блок инверсии знака, блок памяти, элемент ИЛИ, тактовый генератор, m-разрядный двоичный счетчик по модулю В и сумматор по модулю (В-1), где В - число импульсов в формируемом квазиортогонально-противоположном сигнале, причем первый одноразрядный и второй m-разрядный информационные входы регистра служат двумя управляющими входами устройства, первый одноразрядной выход регистра соединен с управляющим входом блока инверсии знака, второй m-разрядный выход регистра и информационный выход m-разрядного двоичного счетчика по модулю В поразрядно соединены соответственно с m-разрядными входами первого и второго слагаемых сумматора по модулю (В-1), m-разрядный выход суммы сумматора по модулю (В-1) поразрядно соединен с m-разрядным адресным входом блока памяти, выход блока памяти соединен с первым входом элемента ИЛИ, выход элемента ИЛИ соединен с информационным входом блока инверсии знака, выход блока инверсии знака служит выходом устройства, а счетный вход m-разрядного двоичного счетчика по модулю В соединен с выходом тактового генератора, отличающийся тем, что m-разрядный двоичный счетчик по модулю В выполнен с выходом переполнения, регистр выполнен увеличенной емкости с третьими n-разрядными информационными входом и выходом, блок памяти выполнен увеличенной емкостью с n-разрядным вторым адресным входом, причем выход переполнения m-разрядного двоичного счетчика по модулю В соединен с вторым входом элемента ИЛИ и с управляющим входом записи регистра, третий n-разрядный информационный выход регистра соединен поразрядно с вторым n-разрядным адресным входом блока памяти, а третий n-разрядный информационный вход регистра служит третьим управляющим входом устройства.

В предлагаемом устройстве в качестве двоичных кодовых последовательностей системы квазиортогонально-противоположных сигналов используются кодовые слова двоичного нелинейного (12,144,4)-кода, исправляющего одну ошибку. Для системы сигналов с параметрами В=12, L=B2=144, R=1/3 132 кодовых слова группового (12,144,4)-кода задаются в виде блоков комбинаторной схемы Штейнера S(5,6,12) (см.[7], 2.7, с.78-79, теорема 30). 12 добавочных кодовых слов (см.[7], рис.2.16) состоят из 6 кодовых слов веса "2" с кодовым расстоянием d= 4 и им противоположных (инверсных, дополненных по модулю два). Для уменьшения объема используемой памяти в предлагаемом устройстве применяется циклическая комбинаторная схема Штейнера S(5,6,12) (см.[8], с. 83, табл. 3.18, схема сверху 3), задаваемая базовыми блоками: (∞,0,1,2,6,9), (∞,0,1,2,3,5), (∞,0,1,2,7,8), (4) (∞,0,1,3,4,7), (∞,0,1,3,6,8), (∞,0,1,5,7,9) все по mod II, и им противоположными (инверсными) в двоичном представлении:
(3,4,5,7,8,10), (4,6,7,8,9,10), (3,4,5,6,9,10), (5)
(2,5,6,8,9,10), (2,4,5,7,9,10), (2,3,4,6,8,10) все по mod II.

В устройстве в качестве шести добавочных кодовых последовательностей веса "2" используется базовый блок:
(0,6) mod 12 периода 6, (6)
и используется шесть им противоположных кодовых слов веса "10":
(1,2,3,4,5,7,8,9,10,11) mod 12 периода 6. (7)
Существенное отличие предлагаемого устройства от известного описания [7] (12,144,4)-кода заключается в том, что применение циклической t-схемы Штейнера позволяет хранить в блоке памяти только базовые кодовые последовательности, относительно которых остальные сигналы могут быть вычислены в реальном масштабе времени при помощи сумматора по модулю (В-1). В сравнении с прототипом [6] предлагаемое устройство позволяет генерировать ортогонально-противоположную систему сигналов на основе базового блока комбинаторной 3-схемы Адамара, а для увеличения общего числа сигналов квазиортогонально-противоположной системы вместо двух добавочных кодовых последовательностей единичного "11. ..1" и нулевого "00...0" сигналов в устройстве используется 12 добавочных кодовых последовательностей веса "2" и "10". В сравнении с рекуррентным правилом построения квазиортогонального ансамбля сигналов [3] предлагаемое устройство при одинаковых взаимокорреляционных свойствах R=1/3 позволяет увеличить объем системы сигналов до значения квадрата базы кодирования L=B². По сравнению с системами временных фазоманипулированных сигналов объемом L=(B+1)² на основе кодов Боуза-Чоудхури [2] с базой кодирования В= 31, В=63 и величиной неортогональности R>0,5 предлагаемое устройство позволяет генерировать систему сигналов объемом L=B² с лучшими взаимокорреляционными свойствами R=1/3. Таким образом, предлагаемое устройство существенно отличается от известных (2,3,6,7]. Варианты реализации генератора квазиортогональных сигналов рассматривались в неопубликованных материалах заявки [9,10].

Функциональная схема генератора квазиортогонально-противоположных сигналов представлена на фиг.1, на фиг.2 - временные диаграммы работы устройства, на фиг.3 - вид 22-х из 144-х генерируемых сигналов. Базовые кодовые последовательности (12,144,4)-кода, записанные в блок памяти, представлены в табл. 1. Работа генератора характеризуется табл.2.

Генератор квазиортогонально-противоположных сигналов содержит регистр 1 составного номера сигнала (У1, У2, У3), блок 2 инверсии знака, m-разрядный двоичный счетчик 3 по модулю В, сумматор 4 по модулю (В-1), блок 5 памяти, логический элемент ИЛИ 6 сборки сигнала, тактовый генератор 7, причем одноразрядный информационный вход У1 регистра 1 является входом инверсии полярно-манипулированных сигналов квазиортогональной системы на противоположное значение, n-разрядный У2 и m-разрядный У3 информационные входы регистра 1 являются соответственно входами выбора базовой кодовой последовательности сигнала и ее циклического смещения (фазового сдвига У3=0,Т-2), а одноразрядный выход регистра 1 соединен с управляющим входом блока 2 инверсии знака, m-разрядный выход регистра 1 и информационный выход счетчика 3 поразрядно соединены соответственно с входами первого и второго слагаемых сумматора 4, m-разрядный выход суммы сумматора и n-разрядный выход регистра 1 поразрядно соединены с соответствующими группами адресных входов блока 5 памяти, выход блока 5 памяти соединен с первым входом логического элемента ИЛИ 6, счетный вход счетчика 3 соединен с выходом тактового генератора 1, выход переполнения счетчика 3 соединен с управляющим входом записи регистра 1 и с вторым входом элемента ИЛИ 6, выход элемента ИЛИ 6 соединен с информационным входом блока 2 инверсии знака, выход блока 2 инверсии знака является выходом устройства.

Входной регистр 1 предназначен для приема и хранения цифровых кодов составного номера (У1, У2, У3) на весь период времени формирования сложного сигнала:
- код У1∈(0,1} определяет вид полярно-манипулированного сигнала в прямом или противоположном коде;
код У2∈{ 0,1,....,7} осуществляет выбор одной из 8 базовых двоичных кодовых последовательностей (12,144,4)-кода, записанных в блок 5 памяти;
- код У3∈{0,1,....,10} при m=4 и В=12, поступающие на второй вход регистра 1, задает номер бита в выбранной базовой кодовой последовательности, начиная с которого циклически считывается двоичный код из блока 5 памяти. Прием двоичного кода с входной шины устройства осуществляется под воздействием логического уровня "1", поступающего на управляющий (синхронизирующий) вход записи регистра 1. Смена информации на выходной шине регистра 1 происходит по отрицательному перепаду на управляющем входе записи, то есть в начале каждого периода. При наличии на управляющем входе записи логического уровня "0" регистр 1 осуществляет хранение принятой информации на все время Т генерирования сложного сигнала.

Блок 2 инверсии знака позволяет получить выходной сигнал в прямом или противоположном коде в зависимости от управляющего логического уровня на одноразрядном выходе регистра 1. Кроме того, в функции блока 2 переход от логических уровней "0","1" к аналоговым значениям "+1", "-1".

Счетчик 3, подсчитывающий тактовые импульсы от генератора 7, задает период Т=2Т_иВ квазиортогонально-противоположных сигналов. В конце каждого периода по логическому состоянию "1011" счетчика 3 вырабатывается логический уровень "1" на выходе переполнения (обнуления) счетчика 3. Этот сигнал управляет приемом входной информации в регистр 1, причем запись осуществляется в начале каждого периода.

Сумматор 4 по модулю (B-1) из текущих состояний счетчика 3 по модулю и постоянного (в течение периода Т) смещения, заданного с m-разрядного выхода регистра 1, вырабатывает цикл адресов считывания битов в базовой кодовой последовательности из блока 5 памяти.

В блок 5 памяти записаны двоичные кодовые последовательности базовых блоков циклической комбинаторной схемы Штейнера S(5,6,12), представленные в первых шести строках табл.1, и две базовых двоичных кодовых последовательности для формирования 12 добавочных сигналов квазиортогонально-противоположной системы, состоящей всего из 144 сигналов с величиной неортогональности R=1/3.

Элемент ИЛИ 6 выполняет функцию логической сборки сигналов, объединяя в одну кодовую последовательность (В-1) бит с выхода блока 5 памяти и логический уровень "1" с выхода переполнения счетчика 3 в конце каждого периода Т.

Генератор квазиортогонально-противоположных сигналов работает следующим образом.

При включении источника питания (на фиг.1 не показано) подается импульс на установку в логическое состояние "1011" счетчика 3 по модулю В=12 и на установку в единичное состояние двухтактных D-триггеров входного регистра 1, поэтому с одноразрядного выхода регистра 1 логический уровень "1" поступает на управляющий вход блока 2 инверсии знака. С выхода переполнения счетчика 3 логический уровень "1" поступает на управляющий вход регистра 1, переводя его в режим приема (n+m+1)-разрядного цифрового кода номера сигнала, и через элемент ИЛИ 6 на информационный вход блока 2 инверсии знака, поэтому на выходе устройства устанавливается положительный потенциал единичной амплитуды "+1".

Тактовый генератор 7 начинает вырабатывать импульсы с периодом следования Т_и, -которые поступают на счетный вход двоичного счетчика 3. По окончании первого тактового импульса счетчик 3 из состояния (В-1) переходит в нулевое состояние, при этом логический уровень "0" с выхода обнуления счетчика 3 поступает на управляющий вход регистра 1, переводя его в режим хранения входного кода составного номера (У1,У2,У3) на все время Т=ВТ_и генерирования сложного сигнала. Логический уровень "0" или "1" в соответствии входным кодом У1 с одноразрядного выхода регистра 1 поступает на управляющий вход блока 2 инверсии знака для генерирования полярно-манипулированного сигнала квазиортогональной системы в прямом или противоположном (инверсном) коде. С n-разрядного выхода регистра 1 на соответствующую группу адресных входов блока 5 памяти поступает двоичный код У2∈{0,1,....,7}, в соответствии со значением которого осуществляется выбор одной из строк матричного блока 5 памяти, то есть осуществляется выбор одной из 8 двоичных базовых кодовых последовательностей (12,144,4)-кода. С m-разрядного выхода регистра 1 на вход первого слагаемого сумматора 4 по модулю (В-1) поступает двоичный код У3∈{ 0,1, ...,10}, в соответствии со значением которого на все время генерирования квазиортогонального сигнала задается постоянное смещение-номер бита в выбранной базовой кодовой последовательности.

Под воздействием каждого тактового импульса счетчик 3 из состояния α-1 переходит в состояние α, цифровой код которого поступает на вход второго слагаемого сумматора 4. С выхода сумматора 4 вычисленная сумма
h = (У3+α)mod(B-1) (8)
поступает на соответствующую группу m адресных входов блока 5 памяти. По порядковому номеру h осуществляется выбор столбца в матричном блоке 5 памяти. Значение бита, находящегося на пересечении У2-й строки и h-го столбца поступает через элемент ИЛИ 6 на информационный вход блока 2 инверсии знака. Таким образом, под воздействием (В-1) тактовых импульсов происходит последовательное циклическое считывание всех (В-1) бит предварительно выбранной по коду У2 двоичной кодовой последовательности, начиная с бита по порядковому номеру У3 и заканчивая битом по порядковому номеру (У3-1) по mod(B-1).

При переходе счетчика 3 в состояние (В-1) логический уровень "1" с выхода переполнения счетчика 3 поступает на управляющий вход записи регистра 1 и через элемент ИЛИ 6 на информационный вход блока 2 инверсии знака. В зависимости от значения бита "0" или "1" на управляющем входе блока 2, на выходе устройства на время Т устанавливается уровень напряжения единичной амплитуды отрицательной "-1" или положительной "+1" полярности соответственно. Входной регистр 1 переходит в режим приема нового (n+m+1)-раз рядного двоичного кода - номера квазиортогонально-противоположного сигнала. Под воздействием следующих синхроимпульсов цикл работы устройства повторяется.

На временных диаграммах работы устройства (фиг.2) показано, что счетчик 3 по модулю В (диаграммы сверху 10,11,...,13) осуществляет деление частоты следования тактовых импульсов, поступающих на его счетный вход с выхода тактового генератора 7 (диаграмма 9). Если счетчик 3 переходит в состояние (В-1), то на его выходе переполнения устанавливается логический уровень "1" (диаграмма 14), и регистр 1 осуществляет прием с входной восьмиразрядной шины устройства двоичных цифровых кодов У1,У2,У3 (диаграммы 1,2,...,8). По окончании следующего тактового импульса счетчик 3 переходит в нулевое состояние, на его выходе переполнения устанавливается логический уровень "0", и регистр 1 переходит в режим хранения входных кодов У1,У2,У3 на все время Т генерирования сложного сигнала (диаграммы 15,16,....,22). За время Т на входах регистра 1 подготавливаются новые цифровые коды У1,У2,У3 (диаграммы 1,2,...,8). В процессе формирования сложного сигнала на выход элемента ИЛИ 6 (диаграмма 24) логический уровень "1" поступает с выхода блока 5 памяти (диаграмма 23) и с выхода переполнения счетчика 3 (диаграмма 14). В зависимости от выходного сигнала элемента ИЛИ 6 (диаграмма 24) и от выходного сигнала одноразрядного выхода регистра 1 (диаграмма 15) формируется выходной полярно-манипулированный сигнал генератора (диаграмма 25) в прямом или противоположном коде.

В табл.2 символы "+" и "-" обозначают импульсы единичной амплитуды положительной и отрицательной полярности соответственно. В зависимости от 8 бит входного кода (У1,У2,У3) (в табл.2 колонки с 2-й по 9-ю) генерируется 1 из 144 двенадцатиимпульсных полярно-манипулированных сигналов (в табл.2 колонки с 10-й по 21-ю). Аналогично прототипу [6] предлагаемое устройство позволяет генерировать относительно базовой двоичной кодовой последовательности 3-схемы Адамара, записанной в первой строке табл.1, ортогонально-противоположные сигналы, представленные на фиг.3 и в первых 22-х строках табл.2. В табл. 2 первые одиннадцать сигналов ϕ_i(t), ϕ_j(t) (фиг.3(А)) образуют ортогональную систему, так как в соответствии с формулой (1) R=0. Вторые одиннадцать сигналов ψ_i(t), ψ_j(t) (фиг. 3 (Б), в табл.2 строки; 12,13,..,22) также образуют ортогональную систему с R=0. Сигналы ϕ_i(t) и ψ_i(t) противоположны при Квазиортогональную систему с величиной неортогональности R=1/3 образуют 66 полярно -манипулированных сигналов на основе комбинаторной циклической схемы Штейнера S(4,5,11) (в табл.2 строки 1,2,..,11; 23,24,..,33; 43,44,..,55; 67,68,..,77; 89,90,..,99; 111,112,..,121) и 6 добавочных сигналов (в табл.2 строки 133,134,..,137; 143).

Преимущество предлагаемого устройства по сравнению с описанным в [3] рекуррентным правилом построения квазиортогональных сигналов заключается в большем объеме L системы сигналов при одинаковых максимальных уровнях пика взаимокорреляционной функции R=1 /3 и более чем в два раза меньшей базе кодирования В. Например, в [3](см.с.69) приведен ансамбль квазиортогональных сигналов с параметрами В=27, L=64 и R=1/3. Предлагаемое устройство при меньшей базе кодирования В (12 вместо 27) и при одинаковой величине неортогональности генерирует с учетом противоположных более чем в два раза больше сигналов L (144 вместо 64), что повышает относительную скорость передачи информации r в соответствии с выражением (4) от 0,22 до 0,58.

Кроме того, предлагаемое устройство может использоваться в двух режимах эксплуатации. В режиме передачи информации со скоростью r=0,58 квазиортогонально-противоположными сигналами с величиной неортогональности R=1/3, и аналогично прототипу [6] в режиме передачи информации, для сильнозашумленных каналов связи со скоростью r=1/3 ортогонально-противоположными сигналами с R=0.

Аналогично [3] на основе предлагаемого устройства могут быть построены системы сигналов с параметрами L=B, R=1/3 при базе кодирования В=12^m и r= 7m/12^m, где m- целое число.

Источники информации
1. Варакин Л.Е. Системы связи с шумоподобными сигналами. - М.: Радио и связь, 1985.- 383 с.

2. Системы подвижной радиосвязи / И.М. Пышкин, И.И. Дежурный, В.Н. Талызин, Г.Д. Чвилев; Под ред. И.М. Пышкина.- М.: Радио и связь, 1986.- 328 с.

3. Моисеева Г. Г. Построение больших производных систем ФМ сигналов // Электросвязь, 1977, 6, с. 67-72.

4. Портной С. Л. , Тузков А.Е., Щаев О.И. Зарубежная радиоэлектроника, 1968, 1 с. 26-43.

5. Чеголин П.М., Садыков Р.Х., Шаренков А.В., Золотой С.А. Генератор функций Уолша / Авторское свидетельство СССР 1324018, МКИ G 06 F 1/02.

6. Гриченко Н. И., Лысаковский А.Ф., Шевчук П.С. Генератор ортогонально-противоположных сигналов / Авторское свидетельство СССР 1697071 A1, МКИ G 06 F 1/02.

7. Мак-Вильямс У.Д, Слоэн Н.Дж.А. Теория кодов, исправлящих ошибки.- М.: Связь, 1979.- 744 с.

8. Hanani H., Hartman A., Kramer E.S. On three-designs of small order. Disсret Mathematics 45(1983), 75-93. (North-Holland Publishing Compаny).

9. Гриненко Н.И., Лысаковский A.Ф., Величко Г.А., Оплачко Г.А. Генератор квазиортогональных сигналов / Заявка ВНИИГПЭ 4769688/24 (149052) от 13.12.89; п/о 16.07.90 по форме 3/20 от 20.06.90.

10. Байков В. , Шелобанова Н. Заключение экспертизы отдела 24 ВНИИГПЭ: форма 3/20, 242675 от 17.09.90.

Формула изобретения

Генератор квазиортогонально-противоположных сигналов, содержащий регистр, блок инверсии знака, блок памяти, элемент ИЛИ, тактовый генератор, m-разрядный двоичный счетчик по модулю В и сумматор по модулю (В-1), где В - число импульсов в формируемом квазиортогонально-противоположном сигнале, причем первый одноразрядный и второй m-разрядный информационные входы регистра служат двумя управляющими входами устройства, первый одноразрядный выход регистра соединен с управляющим входом блока инверсии знака, второй m-разрядный выход регистра и информационный выход m-разрядного двоичного счетчика по модулю В поразрядно соединены соответственно с m-разрядными входами первого и второго слагаемых сумматора по модулю (В-1), m-разрядный выход суммы сумматора по модулю (В-1) поразрядно соединен с m-разрядным адресным входом блока памяти, выход блока памяти соединен с первым входом элемента ИЛИ, выход элемента ИЛИ соединен с информационным входом блока инверсии знака, выход блока инверсии знака служит выходом устройства, а счетный вход m-разрядного двоичного счетчика по модулю В соединен с выходом тактового генератора, отличающийся тем, что m-разрядный двоичный счетчик по модулю В выполнен с выходом переполнения, регистр выполнен с увеличенной емкостью с третьими n-разрядными информационными входом и выходом, блок памяти выполнен с увеличенной емкостью с n-разрядным вторым адресным входом, причем выход переполнения m-разрядного двоичного счетчика по модулю В соединен с вторым входом элемента ИЛИ и с управляющим входом записи регистра, третий n-разрядный информационный выход регистра соединен поразрядно с вторым n-разрядным адресным входом блока памяти, а третий n-разрядный информационный вход регистра служит третьим управляющим входом устройства.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11