Логический вычислитель

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является упрощение структуры за счет уменьшения количества выходов в n раз при сохранении функциональных возможностей. Устройство содержит 2n элементов “И”, n элементов “ИЛИ”, n D-триггеров. 2 ил., 1 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, рис.5.3 на стр. 144 в книге Гутников В.С. Интегральная электроника в измерительных устройствах. Л.: Энергоатомиздат, 1988), которые реализуют простую симметричную булеву функцию τ ₂=x₁x₂∨x₁x₃∨x₂x₃, зависящую от трех аргументов - входных двоичных сигналов x₁,x₂,x₃∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов x₁,... x_n∈{0,1}.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, логический вычислитель (см. рис.2 в статье Савченко Ю.Г., Хмелевая А.В. О методах последовательной реализации симметричных булевых функций// Автоматика и вычислительная техника. 1974. №3. С.24-29), который содержит n-1 элементов “И”, n-1 элементов “ИЛИ” и реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов x₁,... ,x_n∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится сложная структура, поскольку прототип имеет n выходов.

Техническим результатом изобретения является упрощение структуры за счет уменьшения количества выходов в n раз при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n-1 элементов “И” и n-1 элементов “ИЛИ”, особенность заключается в том, что в него введены n+1 элементов “И”, n D-триггеров и элемент “ИЛИ”, причем выход i-го элемента “И” соединен с вторым входом i-го элемента “ИЛИ” и первым входом (n+i)-го элемента “И”, подключенного вторым входом и выходом соответственно к первому входу i-го элемента “ИЛИ” и входу данных i-го D-триггера, вход установки и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного i-ым информационным входом к второму входу i-го элемента “И”, первый вход которого соединен с неинвертирующим выходом i-го D-триггера, выход каждого предыдущего элемента “ИЛИ” подключен к первому входу последующего элемента “ИЛИ”, а первый вход первого и выход n-го элементов “ИЛИ” соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы сигналов настройки.

Логический вычислитель содержит элементы “И” 1₁,... ,1_2n, элементы “ИЛИ” 2₁,... ,2_n и D-триггеры 3₁,... ,3_n, причем выход элемента соединен с вторым входом элемента 2_i и первым входом элемента 1_n+i, подключенного вторым входом и выходом соответственно к первому входу элемента 2_i и входу данных D-триггера 3_i, вход установки и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного i-ым информационным входом к второму входу элемента 1_i, первый вход которого соединен с неинвертирующим выходом D-триггера 3_i, выход элемента подключен к первому входу элемента 2_k+1, первый вход элемента 2₁ и выход элемента 2_n соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый,... ,n-ый информационные и первый, второй управляющие входы подаются соответственно двоичные сигналы x₁,... , x_n∈{0,1} и импульсные сигналы y₁,y₂∈{0,1} (фиг.2). Тогда сигналы на выходах элементов 1_n+i и будут определяться соответственно рекуррентными выражениями

и

где есть номер момента времени t_j (фиг.2); V_i0=1; W_0j=0. Период Т сигнала y₂ должен удовлетворять условию Т>Δ t, где Δ t=Δ t₁+nΔ t₂+Δ t₃, а Δ t₁, Δ t₂ и Δ t₃ есть длительности задержек, вносимых соответственно элементами 1_i, 2_i и D-триггером 3_i. Поскольку согласно (1.1) имеем V_i(j-1)=V_i(j-2)x_iW_(i-1)(j-1)=V_i(j-4)x_iW_(i-1)(j-3)W_(i-1)(j-2)W_(i-1)(j-1)=V_i0x_iW_(i-1)1...W_(i-1)(j-1)=x_iW_(i-1)1...W_(i-1)(j-1), то с учетом (1.2) получим

В представленной ниже таблице приведены значения выражения (2) при n=4.

W11=х1	W21=x1∨х2	W31=x1∨х2∨x3	W41=x1∨х2∨x3∨x4
W12=0	W22=x1х2	W32=x1х2∨x1x3∨х2x3	W42=x1х2∨x1x3∨х1x4∨х2x3∨х2x4∨x3x4
W13=0	W23=0	W33=x1х2x3	W43=x1х2x3∨х1x2х4∨х1x3x4∨x2x3x4
W14=0	W24=0	W34=0	W44=х1x2x3x4

Таким образом, предлагаемый логический вычислитель на своем выходе реализует функцию

где τ ₁,... ,τ _n есть простые симметричные булевы функции (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). Согласно (3) и фиг.2 настройка вычислителя (фиг.1) на реализацию функции τ _j осуществляется соответствующим количеством m=j-1 импульсов сигнала y₂.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, и обладает более простой по сравнению с прототипом структурой, так как имеет только один выход.

Логический вычислитель для реализации любой из n простых симметричных булевых функций, содержащий n-1 элементов "И" и n-1 элементов "ИЛИ", отличающийся тем, что в него введены n+1 элементов "И", nD-триггеров и элемент "ИЛИ", причем выход i-го элемента "И" соединен с вторым входом i-го элемента "ИЛИ" и первым входом (n+i)-го элемента "И", подключенного вторым входом и выходом соответственно к первому входу i-го элемента "ИЛИ" и входу данных i-го D-триггера, вход установки и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного i-ым информационным входом к второму входу i-го элемента "И", первый вход которого соединен с неинвертирующим выходом i-го D-триггера, выход каждого предыдущего элемента "ИЛИ" подключен к первому входу последующего элемента "ИЛИ", а первый вход первого и выход n-го элементов "ИЛИ" соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя.