Полупроводниковое запоминающее устройство

Изобретение относится к полупроводниковому запоминающему устройству и полупроводниковому элементу памяти. Техническим результатом является защищенность полупроводникового запоминающего устройства от сбоев в работе, связанных с явлениями случайного вероятностного характера. Устройство содержит большое количество элементов памяти, каждый из которых содержит области истока и стока, изолирующую пленку, канальную область, электрод затвора, область для хранения электрических зарядов, устройство также содержит большое количество периферийных схем, содержащих усилитель считывания, регистр для сохранения записанной информации элементов памяти, регистр, который удерживает флажок, показывающий окончание записи при ее проверке, и схему, которая после операции записи сравнивает значение, считанное с ячейки памяти, со значением, зафиксированным флажком в конце записи, и переписывает значение, которое показывает флажок. 5 н. и 30 з.п. ф-лы, 71 ил.

 

Настоящее изобретение относится к полупроводниковому запоминающему устройству и полупроводниковому элементу памяти.

В настоящее время известны энергонезависимые запоминающие устройства, такие как электрически стираемые программируемые постоянные запоминающие устройства (ЭСППЗУ) флэш-типа, в которых используются МОП-транзисторные устройства с плавающими и управляющими затворами. В таких устройствах хранение и считывание информации осуществляется за счет того, что при накоплении носителей заряда на плавающем затворе происходит изменение порогового напряжения МОП-транзистора. Обычно в плавающем затворе используют поликристаллический кремний. Использование МОП-транзисторных устройств с плавающим затвором позволяет с помощью только одного транзистора хранить один бит информации в течение длительных промежутков времени. В качестве примеров ЭСППЗУ флэш-типа можно назвать обычную ячейку памяти и бесконтактную ячейку памяти, которые описаны в Nikkei Electronics, № 444, стр.151-157 (1988).

Технология изготовления подобных устройств описана в работе К. Yano и др., 1993 IEEE International Electron Devices Meeting, Digest of technical papers, стр.541-545 и в работе К.Yano и др., 1996 IEEE International Solid-State Circuits Conference, Digest of technical papers, стр.266-267 и 458, в которых речь идет об одноэлектронных запоминающих устройствах, в которых используется поликристаллический кремний. По этой технологии в тонком слое поликристаллического кремния одновременно формируются канал, который является проводником тока, и область хранения, в которой происходит захват электронов. Хранение информации осуществляется за счет изменения пороговых напряжений при захвате электронов в области захвата заряда. Особенностью такого способа является то, что хранение одного бита информации происходит при захвате одного электрона. Такая технология позволяет изготовить устройства, меньшие по своим размерам, чем устройства, изготовленные при использовании кристаллитов поликристаллического кремния, и при этом изготовленные таким способом устройства могут работать при комнатной температуре.

С целью проверить изменение порогового напряжения в ЭСППЗУ флэш-типа при инжекции и стоке носителя заряда с плавающего затвора (операция записи и операция стирания) осуществляется контроль его состояния после подачи напряжения высокого уровня (или низкого уровня), а затем выполняется проверка, во время которой происходит повторная подача напряжения и регулирование величины пороговых напряжений в тех ячейках памяти, в которых заданное пороговое напряжение не было достигнуто.

Технология такой проверки запоминающего устройства описана в работах Т. Tanaka и др., IEEE J. Solid-State Circuits, т. 29, № 11, стр.1366-1372 (1994), и К. Kimura и др., IEICE Transactions of Electronics, т. Е78-С, № 7, стр.832-837 (1995).

Технология, которую ранее использовали авторы настоящего изобретения, описана в выложенных патентах Японии №№ Hei 7-111295, Hei 8-288469, Hei 9-213822 и Hei 9-213898.

Широкое использование в последние годы методов литографии позволило добиться большого прогресса в создании небольших по площади ячеек памяти, в частности таких, как динамические запоминающие устройства с произвольной выборкой (ДЗУПВ), статические запоминающие устройства с произвольной выборкой (СЗУПВ) и запоминающие устройства типа флэш-памяти. Имеющие небольшую площадь ячейки памяти обладают существенными преимуществами, заключающимися в возможности уменьшения размеров и увеличения выхода готовых микросхем, а также снижения их стоимости за счет увеличения количества микросхем, изготовленных из одной и той же по размерам полупроводниковой пластины. Еще одним преимуществом небольших по площади ячеек памяти является возможность уменьшения длины соединений и обусловленного этим увеличения их быстродействия.

Технологические размеры и габариты ячейки определяются главным образом методом изготовления. Если базовый технологический размер принять равным F, то ДЗУПВ с согнутой разрядной шиной будет иметь размер, равный 8F2, а флэш-память со схемой типа "И" будет иметь размер, равный 6F2. Ячейки памяти с меньшими размерами можно изготовить путем выполнения флэш-памяти на одном транзисторе, при этом полагают, что создание ячеек памяти с меньшими размерами в сравнении с ячейками, изготовленными в виде МОП-транзисторов, выполненных на поверхности подложки, практически невозможно. Для создания ячеек с меньшими габаритами необходимо, как очевидно, использовать объемные конструкции кубической формы. При уменьшении размеров запоминающих устройств за счет придания им кубической формы и при снижении шага между информационными шинами или словарными (или числовыми) шинами до величины, меньшей минимального размера 2F, возникают серьезные и трудноразрешимые проблемы, связанные с расположением информационных шин и словарных шин, с необходимостью соединения ячеек с периферийными схемами и с необходимостью управления матрицами памяти, состоящими из отдельных ячеек, такими периферийными схемами.

С другой стороны, при инжекции и экстракции электронов в микроскопических по размерам частицах металла или полупроводника можно эффективно использовать возникающую в электростатическом поле отталкивающую силу, и при этом теоретически один электронный элемент, контролирующий процесс переноса электронов в отдельных модулях, может работать в очень небольших по размерам структурах порядка 10 нм, потребляя при этом крайне незначительную электрическую мощность. Одноэлектронная память, представляющая собой одноэлектронное запоминающее устройство, способна хранить информацию при накоплении небольшого количества электронов. Одноэлектронная память может хранить один или несколько битов информации в одном элементе, и, поскольку управление хранящимся в памяти электрическим зарядом может быть выполнено в отдельных модулях, такие запоминающие устройства могут работать при толщине порядка одного нанометра. Кроме того, при небольшом количестве сохраненных или накопленных в памяти электронов такие устройства должны обладать существенным преимуществом за счет уменьшения времени перезаписи и увеличения количества возможных перезаписей. Однако реально при изготовлении таких элементов их технологические размеры зависят от ограничений, которые накладываются на ток самим процессом литографии. Кроме того, из-за достаточно большого размера удаляемых участков области стока и истока не удается на базе существующих элементов создать элемент, который благодаря небольшим размерам можно было бы успешно использовать в различных интегральных микросхемах.

Было изготовлено и исследовано работающее при комнатной температуре одноэлектронное запоминающее устройство. Установлено, что для накопления электрического заряда при подаче на одно и то же устройство одного и того же напряжения записи в течение одного и того же времени требуется затратить разное время. Иными словами, было обнаружено, что при подаче одного и того же напряжения записи в течение одного и того же времени в таком устройстве накапливается разное количество электронов. Такое явление можно объяснить случайным вероятностным характером протекающих в устройстве процессов, в частности процесса, связанного с туннельным эффектом, или процесса теплового возбуждения, обусловленных небольшим количеством электронов, участвующих в работе одноэлектронного запоминающего устройства.

Прогресс, достигнутый в создании интегрированных полупроводниковых запоминающих устройств и позволивший повысить плотность расположения в них отдельных ячеек памяти и увеличить емкость устройства, связан с увеличением стоимости оборудования, которое используется для изготовления устройств с высокой степенью интеграции. Плотность устройства памяти можно существенно повысить при многозначной логике сохранения в одной ячейке двух или более битов, не прибегая при этом к еще большей интеграции образующих устройство ячеек памяти. При многозначном хранении данных особую важность приобретает проблема, связанная с возможностью четко различать состояния ячеек памяти, выполняющих операции записи, считывания и стирания накопленной информации.

Использование одноэлектронных запоминающих устройств требует того, чтобы величина заряда была небольшой и чтобы периферийные схемы не создавали большого шума. В полупроводниковых запоминающих устройствах в качестве усилителей считывания часто используют дифференциальные усилители. При этом усилитель считывания обычно располагают относительно информационной шины таким образом, чтобы согласующие информационные шины были выполнены либо открытыми и располагались с обеих сторон усилителя считывания, либо согнутыми в одном и том же направлении. Открытое выполнение согласующих шин обладает определенным преимуществом, поскольку при этом ячейки памяти можно разместить во всех точках пересечения информационных шин и словарных шин, обеспечив тем самым высокую степень интеграции устройства. Однако такая схема обладает и определенным недостатком, связанным с большим уровнем шума, возникающего в словарных шинах. Преимуществом устройств, в которых согласующие шины выполнены согнутыми, является низкий уровень шума, возникающего в словарных шинах, но такие устройства обладают и недостатками, которые связаны с невозможностью расположения ячеек памяти во всех точках пересечения информационных шин и словарных шин и с невозможностью обеспечить в таких устройствах высокую степень интеграции.

К периферийным схемам, под размещение которых требуется большая площадь, помимо усилителя считывания, относятся регистр, который временно сохраняет записанную информацию во время записи, регистр, который удерживает флажок, показывающий окончание записи при ее проверке, и схема, которая после операции записи сравнивает значение, считанное с ячейки памяти, со значением, зафиксированным флажком в конце записи, и переписывает значение, которое показывает флажок.

С учетом всего вышесказанного для расширения пределов, накладывающих определенные ограничения на существующие в настоящее время запоминающие устройства, в настоящем изобретении ставятся следующие задачи: создание одноэлектронной ячейки памяти, наиболее пригодной для разработки запоминающих устройств с высокой степенью интеграции на небольшой по размерам площади, создание полупроводникового запоминающего устройства, защищенного от возможных сбоев в работе, связанных с явлениями случайного вероятностного характера, создание полупроводникового запоминающего устройства, решающего проблему удержания нескольких хранящихся в его памяти значений, создание занимающей небольшую площадь периферийной схемы, не оказывающей отрицательного влияния на характеристики занимающего небольшую площадь устройства памяти и одноэлектронного запоминающего устройства с высокой степенью интеграции, а также создание обладающей низким уровнем шума периферийной схемы, наиболее пригодной для одноэлектронных запоминающих устройств, работающих с небольшими электрическими зарядами и чувствительных к влиянию шума.

В частности, в настоящем изобретении в его основном варианте предлагается полупроводниковое запоминающее устройство, содержащее большое количество элементов памяти, каждый из которых содержит область истока и область стока, расположенные друг над другом, изолирующую пленку, расположенную между областями стока и истока, канальную область, содержащуюся в полупроводнике и соединяющую область истока с областью стока, электрод затвора для создания электрического поля в канальной области, область для хранения электрических зарядов, отделенную от канальной области потенциальным барьером, в котором запоминается указанное большое количество элементов памяти при изменении проводимости указанной канальной области в соответствии с количеством зарядов, при этом полупроводниковое запоминающее устройство содержит также большое количество периферийных схем, предназначенных для передачи сигналов к информационным и словарным шинам и содержащих усилитель считывания, регистр для сохранения записанной информации элементов памяти, регистр, который удерживает флажок, показывающий окончание записи при ее проверке, и схему, которая после операции записи сравнивает значение, считанное с ячейки памяти, со значением, зафиксированным флажком в конце записи, и переписывает значение, которое показывает флажок, причем по меньшей мере часть этих периферийных схем представляет собой элементы КМОП, состоящие из n-канальных МОП-транзисторов и р-канальных МОП-транзисторов.

В изобретении предлагается еще один вариант полупроводникового запоминающего устройства, имеющего многослойную структуру и содержащего первую локальную информационную шину, первый промежуточный слой над первой локальной информационной шиной, шину истока над первым промежуточным слоем, второй промежуточный слой над шиной истока, вторую локальную информационную шину над вторым промежуточным слоем, причем эти первый и второй промежуточные слои являются изолирующими пленками, первую канальную область, соединенную с шиной истока и первой локальной информационной шиной и расположенную на боковой стороне многослойной структуры, и вторую канальную область, соединенную со второй шиной истока и второй локальной информационной шиной и расположенную на боковой поверхности многослойной структуры над первой канальной областью, область захвата электрического заряда, окруженную потенциальным барьером и расположенную в непосредственной близости от первой и второй канальных областей или внутри канальной области, расположенной на боковой стороне многослойной структуры, и словарную шину, соединенную с канальной областью через изолирующую пленку затвора, и два полупроводниковых элемента памяти, расположенных над точками пересечения и под точками пересечения первой и второй локальных информационных шин и словарной шины, в которых хранение информации осуществляется изменением порогового напряжения полупроводника за счет контролируемого изменения количества носителей в области захвата электрического заряда, при этом полупроводниковые элементы памяти объединены последовательно в матрицу большим количеством локальных информационных шин и словарных шин, а первая и вторая локальные информационные шины соединены с одной и той же общей информационной шиной через транзисторы выборки.

При этом транзисторы выборки имеют управляемые индивидуально электроды затвора.

Предпочтительно выполнение устройства, при котором общая информационная шина перекрывает первую и вторую локальные информационные шины.

Причем контактное отверстие, соединяющее общую информационную шину с транзистором выборки, предпочтительно расположить между контактными отверстиями, соединяющими первую и вторую локальные информационные шины с транзистором выборки.

В одном из предпочтительных вариантов выполнения полупроводникового запоминающего устройства первая и вторая локальные информационные шины, соединенные с одной и той же общей информационной шиной через отдельные МОП-транзисторы выборки, имеют отдельную структуру диффузионного слоя для транзистора выборки, а контактное отверстие для общей информационной шины и этого отдельного участка диффузионного слоя проходит по крайней мере через одну локальную информационную шину.

Полупроводниковое запоминающее устройство в соответствии с изобретением может иметь вспомогательную информационную шину, выполненную из такого же материала, что и основная локальная информационная шина, расположенную параллельно ей и имеющую по существу равную с ней ширину, причем вспомогательная шина не используется для хранения информации.

Предложенное полупроводниковое запоминающее устройство может иметь изолирующую пленку, выполненную на внутренней стенке контактного отверстия шины истока или локальной информационной шины, при этом полупроводниковый материал, нанесенный на боковую поверхность изолирующей пленки, отделяющей шину истока от локальной информационной шины, имеет окисленную изолирующую пленку.

В одном из предпочтительных вариантов выполнения полупроводниковое запоминающее устройство имеет полупроводниковый элемент, выполненный на поверхности полупроводниковой подложки, и в этом устройстве контактное отверстие перекрывает электрод затвора или диффузионный слой полупроводникового элемента, выполненного на полупроводниковой подложке, и по крайней мере шину истока или локальную информационную шину.

Кроме того, в этом устройстве целесообразно предусмотреть вспомогательную структуру, которая не используется в качестве локальной информационной шины, но изготовлена из того же материала, что и локальная информационная шина, и структуру, в которой контактное отверстие для словарной шины расположено на этой вспомогательной структуре.

В этом устройстве может быть также вспомогательная структура, которая не используется в качестве локальной информационной шины, но изготовлена из того же материала, что и локальная информационная шина, и полупроводниковая пленка, перекрывающая на 1 мкм или больше в продольном направлении боковую сторону изолирующей пленки вспомогательной структуры.

Целесообразно в предложенном полупроводниковом запоминающем устройстве шину от источника питания, по которой напряжение подается в схему считывания информации из полупроводникового элемента памяти, расположить параллельно словарной шине.

Целесообразно в предложенном устройстве в качестве общей информационной шины использовать второй слой снизу или верхний слой изготовленных из металла межсоединений.

В еще одном предпочтительном варианте выполнения предложенное полупроводниковое запоминающее устройство имеет схему считывания информации из полупроводникового элемента памяти, которая соединена с общей информационной шиной через слой изготовленных из металла межсоединений, расположенный ниже общей информационной шины.

Предпочтительно в предложенном устройстве локальную информационную шину соединить с общей информационной шиной МОП-транзистором.

В данном устройстве первая и вторая локальные информационные шины могут быть соединены с одной и той же общей информационной шиной отдельными МОП-транзисторами выборки, которые имеют разные электроды затвора, при этом на вход первой и второй локальных информационных шин через соответствующие электроды затворов подаются взаимоинверсные сигналы.

В еще одном из предпочтительных вариантов выполнения полупроводниковое запоминающее устройство имеет устройство управления, предназначенное для выполнения первой операции стирания информации, хранящейся в полупроводниковом элементе памяти, второй операции повторного стирания информации, оставшейся в этом полупроводниковом элементе памяти при неполном стирании информации во время первой операции стирания, третьей операции записи информации "0" или "1" в этот полупроводниковый элемент памяти, четвертой операции повторной записи информации в этот полупроводниковый элемент памяти при неполной записи информации во время третьей операции и пятой операции считывания информации, хранящейся в полупроводниковом элементе памяти, а также имеет регистр для хранения информации "0" или "1" во внешней части полупроводникового устройства, и устройство для хранения перечня полупроводниковых элементов памяти, в которых стирание информации было выполнено полностью, или перечня полупроводниковых элементов памяти, в которых стирание информации после первой операции стирания было выполнено не полностью, и устройство для хранения информации, записанной в полупроводниковом элементе памяти во время третьей операции записи, и устройство для хранения перечня полупроводниковых элементов памяти, в которых стирание информации было выполнено полностью, или перечня полупроводниковых элементов памяти, в которых после третьей операции стирание информации было выполнено не полностью, и устройство, использующее этот регистр для хранения информации, считанной с полупроводникового элемента памяти во время пятой операции считывания.

При этом упомянутое выше полупроводниковое запоминающее устройство выполняет первую операцию записи в полупроводниковый элемент информации "0" или "1", вторую операцию повторной записи информации в полупроводниковый элемент при неполной записи информации во время первой операции записи и имеет регистр для хранения перечня полупроводниковых элементов памяти, в которые информация была записана полностью, или перечня полупроводниковых элементов памяти, в которые информация была записана не полностью после первой операции записи, и имеет устройство для повторной записи значений регистра в полупроводниковые элементы памяти, в которые информация была записана полностью.

В предпочтительном варианте выполнения устройство для перезаписи значений регистра, выполняемой в том случае, когда информация, свидетельствующая о полной записи информации, представляет собой напряжение высокого уровня, состоит из одного р-канального МОП-транзистора и одного n-канального МОП-транзистора и в котором исток n-канального МОП-транзистора соединен с источником напряжения высокого уровня, сток р-канального МОП-транзистора соединен со стоком n-канального МОП-транзистора, информация, свидетельствующая о полной записи информации, подается на вход затвора n-канального МОП-транзистора, сток n-канального МОП-транзистора соединен с входом регистра, хранящего информацию, свидетельствующую о том, что запись информации была выполнена полностью, а сигнал управления подается на вход затвора р-канального МОП-транзистора.

В предпочтительном варианте выполнения устройство для перезаписи значений регистра, выполняемой в том случае, когда информация, свидетельствующая о полной записи информации, представляет собой напряжение низкого уровня, состоит из одного n-канального МОП-транзистора и одного р-канального МОП-транзистора и в котором исток р-канального МОП-транзистора соединен с источником напряжения низкого уровня, сток n-канального МОП-транзистора соединен со стоком р-канального МОП-транзистора, информация, свидетельствующая о полной записи информации, подается на вход затвора р-канального МОП-транзистора, сток р-канального МОП-транзистора соединен со входом регистра, хранящего информацию, свидетельствующую о том, что запись информации была выполнена полностью, а сигнал управления подается на вход затвора n-канального МОП-транзистора.

В соответствии с изобретением предлагается еще один предпочтительный вариант выполнения полупроводникового запоминающего устройства, которое выполнено на подложке и состоит из большого количества ячеек памяти для хранения информации путем накапливания или разрядки электрических зарядов и в котором группа из двух ячеек памяти расположена вертикально на подложке, причем эти ячейки памяти соответствующим образом соединены с информационными шинами и словарными шинами, и в котором при выборе по крайней мере одной из всех ячеек памяти адресный сигнал поступает на вход преддешифратора адреса и дешифратора локальной информационной шины, причем по сигналу от преддешифратора адреса выбирается одна словарная шина, по сигналу от дешифратора локальной информационной шины выбирается информационная шина, а при выборке пригодной для использования информации информационные шины для группы из двух вертикально расположенных ячеек памяти в случаях стирания выбираются одновременно, а в случаях считывания выбираются раздельно.

В соответствии с изобретением предлагается еще один вариант предпочтительного выполнения полупроводникового запоминающего устройства, содержащего большое количество элементов памяти, каждый из которых содержит область истока и область стока, канальную область, содержащуюся в полупроводнике и соединяющую область истока с областью стока, область для хранения электрических зарядов, отделенную от канальной области потенциальным барьером, в которой запоминается указанное большое количество элементов памяти при изменении проводимости указанной канальной области в соответствии с количеством зарядов, при этом полупроводниковое запоминающее устройство содержит также большое количество локальных информационных шин и общую информационную шину, а большое количество элементов памяти включает в себя расположенные друг над другом элементы памяти, указанные локальные информационные шины включают в себя расположенные друг над другом и разделенные изолирующей пленкой локальные информационные шины, причем область стока или истока элемента памяти, расположенного в верхнем слое элементов памяти, соединена с локальной информационной шиной, расположенной в указанном верхнем слое, а область стока или истока элемента памяти, расположенного в нижнем слое элементов памяти, соединена с локальной информационной шиной указанного нижнего слоя, указанные локальные информационные шины указанных слоев соединены с общей информационной шиной через МОП-транзисторы выборки, имеющие разные по длине электроды затвора.

В соответствии с изобретением предлагается также еще один вариант предпочтительного выполнения полупроводникового запоминающего устройства, содержащего блоки ячеек памяти, каждый из которых состоит из большого количества ячеек памяти, расположенных в точках пересечения пересекающихся словарных шин и информационных шин, и периферийных схем, подающих сигналы к словарным и информационным шинам, причем ячейка памяти состоит из подложки, первой многослойной области, расположенной на подложке, второй многослойной области, расположенной над первой областью, изолирующей пленки, расположенной между первой и второй областями, канальной области, соединяющей друг с другом первую и вторую области, электрода затвора, который создает электрическое поле в канальной области, и области захвата электрического заряда, причем периферийные схемы включают в себя усилитель считывания, регистр для сохранения записанной информации элементов памяти, регистр, который удерживает флажок, показывающий окончание записи при ее проверке, и схему, которая после операции записи сравнивает значение, считанное с ячейки памяти, со значением, зафиксированным флажком в конце записи, и переписывает значение, которое показывает флажок, при этом хранение заряда осуществляется изменением порогового напряжения полупроводника при контролируемом изменении количества носителей заряда в области захвата электрического заряда, при этом по меньшей мере часть периферийных схем представляют собой комплементарную МОП-структуру, состоящую из n-канальных МОП-транзисторов и р-канальных МОП-транзисторов.

Область захвата электрического заряда образована предпочтительно мелкими частицами из металла или полупроводникового материала со средним размером до 10 нм.

Канальная область в предпочтительном виде выполнения полупроводникового элемента памяти представляет собой тонкий слой полупроводника, средняя толщина которого не превышает 10 нм.

В соответствии с изобретением канальная область в полупроводниковом запоминающем устройстве выполняет функцию области захвата электрического заряда.

Целесообразно по крайней мере первую или вторую области сформировать в подложке полупроводникового запоминающего устройства.

При этом первая область или область стока предпочтительно выполнить из поликристаллического кремния.

Целесообразно, чтобы минимальное значение эффективной ширины канальной области в полупроводниковом элементе памяти не превышало 20 нм.

Предпочтительно в полупроводниковом элементе памяти блок, состоящий из большого количества ячеек памяти, выполнить в виде многослойной структуры из двух или более слоев.

Предпочтительно в предложенном полупроводниковом запоминающем устройстве две ячейки памяти первой области, расположенные одна над другой, соединить с одной и той же информационной шиной через соответствующий транзистор выборки.

Полупроводниковое запоминающее устройство целесообразно оснастить схемой управления, выполняющей три операции, включая первую операцию, заключающуюся в подаче напряжения записи к ячейке памяти, вторую операцию, заключающуюся в считывании информации, сохраненной в ячейке памяти после выполнения первой операции, и третью операцию, заключающуюся в повторной подаче к ячейке памяти напряжения записи в том случае, если при выполнении второй операции будет установлено, что информация в ячейку памяти была записана не в полном объеме.

Предложенное в изобретении полупроводниковое запоминающее устройство может иметь схему хранения информации, которая хранит записанную в ячейке памяти информацию (или перечень элементов для записи информации "0" или информации "1") во внешней части ячейки памяти, при этом операция записи выполняется вторично, если будет установлено, что информация, которая хранится в схеме хранения, после приложения напряжения записи не соответствует состоянию информации полупроводникового элемента памяти.

В соответствии с изобретением полупроводниковое запоминающее устройство за счет подачи на ячейку памяти разных по величине напряжений записи имеет возможность в этой ячейке хранить два или более битов информации.

Другие элементы, преимущества и отличительные особенности предлагаемого изобретения более подробно рассмотрены ниже в описании различных вариантов его выполнения.

Ниже изобретение поясняется со ссылкой на чертежи, на которых показано:

на фиг.1 (а) и 1 (б) - полупроводниковый элемент согласно первому варианту выполнения, при этом на фиг.1(а) показан вид в изометрии, а на фиг.1 (б) показано поперечное сечение,

на фиг.2 (а) и 2 (б) - полупроводниковый элемент согласно третьему варианту выполнения, при этом на фиг.2 (а) показан вид в изометрии, а на фиг.2 (б) показано поперечное сечение,

на фиг.3(а) и 3 (б) - полупроводниковый элемент согласно четвертому варианту выполнения, при этом на фиг.3 (а) показан вид в изометрии, а на фиг.3 (б) показано поперечное сечение,

на фиг.4 (а), 4 (б) и 4 (в) - полупроводниковый элемент согласно пятому варианту выполнения, при этом на фиг.4 (а) показан вид в изометрии, на фиг.4 (б) показано поперечное сечение, включая поперечное сечение каналов, а на фиг.4 (в) показано поперечное сечение, включая поперечное сечение истока,

на фиг.5 (а) и 5 (б) - полупроводниковый элемент согласно шестому варианту выполнения, при этом на фиг.5 (а) показан вид в изометрии в процессе формирования канала, а на фиг.5 (б) показан вид в изометрии после формирования затворов,

на фиг.6 - полупроводниковый элемент согласно седьмому варианту выполнения,

на фиг.7 (а) и 7(б) - полупроводниковый элемент согласно восьмому варианту выполнения, при этом на фиг.7 (а) показан вид в изометрии в процессе формирования канала, а на фиг.7(б) показан вид в изометрии после формирования затворов,

на фиг.8 (а) - вид в изометрии полупроводникового устройства согласно девятому варианту выполнения, а на фиг.8 (б) показан вид сверху,

на фиг.9 (а) и 9 (б) - полупроводниковый элемент согласно десятому варианту выполнения, при этом на фиг.9 (а) показан вид в изометрии, а на фиг.9 (б) показан вид сверху,

на фиг.10 (а) и 10 (б) - виды сверху, на которых показан процесс изготовления полупроводникового устройства согласно одиннадцатому варианту выполнения,

на фиг.11 (а) и 11 (б) - виды сверху, на которых показан процесс изготовления полупроводникового устройства согласно одиннадцатому варианту выполнения,

на фиг.12(а) и 12 (б) - виды сверху, на которых показано полупроводниковое устройство согласно одиннадцатому варианту выполнения и процесс его изготовления,

на фиг.13 (а) и 13 (б) - полупроводниковый элемент согласно двенадцатому варианту выполнения,

на фиг.14 - полупроводниковый элемент согласно тринадцатому варианту выполнения,

на фиг.15 (а) и 15 (б) - полупроводниковый элемент согласно второму варианту выполнения, при этом на фиг.15 (а) показан вид в изометрии, а на фиг.15 (б) показано поперечное сечение,

на фиг.16 (а) и 16 (б) - изображение в изометрии полупроводникового устройства согласно первому варианту выполнения в процессе его изготовления,

на фиг.17 - поперечное сечение, на котором показана контактная часть полупроводникового устройства согласно одиннадцатому варианту выполнения,

на фиг.18 (а) и 18 (б) - полупроводниковый запоминающий элемент, который является конструктивным элементом полупроводникового запоминающего устройства согласно четырнадцатому варианту выполнения, при этом на фиг.18 (а) показан вид после формирования канала, а на фиг.18 (б) показан вид в изометрии после формирования словарных шин,

на фиг.19 - вид сверху полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно четырнадцатому варианту выполнения,

на фиг.20 - чертеж, иллюстрирующий принцип работы полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового устройства согласно четырнадцатому варианту выполнения,

на фиг.21 - вид сверху плоского полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно четырнадцатому варианту выполнения, в состоянии до формирования запоминающего элемента,

на фиг.22 - вид сверху плоского полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно четырнадцатому варианту выполнения, после формирования информационных шин,

на фиг.23 - вид сверху плоского полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно четырнадцатому варианту выполнения, после нанесения сетки резиста для формирования каналов,

на фиг.24 - вид сверху плоского полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно четырнадцатому варианту выполнения, после формирования словарных шин,

на фиг.25 - вид сверху плоского полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно четырнадцатому варианту выполнения, после формирования контактных отверстий,

на фиг.26 - вид сверху плоского полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно четырнадцатому варианту выполнения, после формирования первого слоя соединительных проводников,

на фиг.27 - вид сверху плоского полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно четырнадцатому варианту выполнения, после формирования второго слоя соединительных проводников,

на фиг.28 - вид сверху плоского полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно четырнадцатому варианту выполнения, после формирования контактных отверстий, при этом, в частности, показана сеть контактов словарных шин, расположенных в конце матрицы запоминающих элементов,

на фиг.29 - поперечное сечение контактной структуры МОП-транзистора выборки плоского полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно четырнадцатому варианту выполнения,

на фиг.30 (а) и 30 (б) - изображение полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно пятнадцатому варианту выполнения, при этом на фиг.30 (а) показан вид сверху после формирования каналов, а на фиг.30 (б) показан вид сверху после формирования словарных шин,

на фиг.31 (а) и 31 (б) - изображение другого по форме варианта плоского полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно пятнадцатому варианту выполнения, при этом на фиг.31 (а) показан вид сверху полупроводникового запоминающего элемента после формирования каналов, а на фиг.31 (б) показан вид в изометрии после формирования словарных шин,

на фиг.32 - вид сверху плоского полупроводникового запоминающего элемента, который является конструктивным элементом полупроводникового запоминающего устройства согласно пятнадцатому варианту выполнения, после формирования контактных отверстий,

на фиг.33 - изображение в изометрии матрицы ячеек, используемой в устройствах, выполненных согласно вариантам с шестнадцатого по двадцать второй,

на фиг.34 - чертеж, на котором показана последовательность операций считывания, стирания и записи полупроводникового запоминающего устройства согласно шестнадцатому варианту,

на фиг.35 - чертеж, на котором показана последовательность операций считывания, стирания и записи полупроводникового запоминающего устройства согласно семнадцатому варианту выполнения,

на фиг.36 - блок-схема полупроводникового запоминающего устройства согласно семнадцатому варианту выполнения,

на фиг.37 - чертеж, на котором показана последовательность операций считывания, стирания и записи полупроводникового запоминающего устройства согласно восемнадцатому варианту выполнения,

на фиг.38 - блок-схема полупроводникового запоминающего устройства согласно девятнадцатому варианту выполнения,

на фиг.39 - чертеж, на котором показана последовательность операций при работе полупроводникового запоминающего устройства согласно девятнадцатому варианту выполнения,

на фиг.40 - блок-схема полупроводникового запоминающего устройства согласно двадцатому варианту выполнения,

на фиг.41 - чертеж, на котором показана последовательность операций при работе полупроводникового запоминающего устройства согласно двадцатому варианту выполнения,

на фиг.42 - блок-схема полупроводникового запоминающего устройства согласно двадцать первому варианту выполнения,

на фиг.43 - график, который показывает изменения во времени тока в информационной шине элемента памяти согласно двадцать первому варианту выполнения,

на фиг.44 - чертеж, на котором показана последовательность операций обновления при работе полупроводникового запоминающего устройства согласно двадцать второму варианту выполнения,

на фиг.45 - рисунок, на котором условно изображен элемент памяти с плавающим затвором,

на фиг.46 - чертеж, на котором показана схема полупроводникового запоминающего устройства согласно двадцать третьему варианту выполнения, в котором считывание и запись выполняются в матрице ячеек памяти мультиплексным методом,

на фиг.47 - чертеж, на котором показаны напряжения, приложенные к элементам выполненной по двадцать третьему варианту ячейки памяти во время операций считывания, стирания и записи,

на фиг.48 - временная диаграмма операции считывания в полупроводниковом запоминающем устройстве согласно двадцать третьему варианту выполнения,

на фиг.49 - временная диаграмма операций стирания и записи в полупроводниковом запоминающем устройстве согласно двадцать третьему варианту выполнения,

на фиг.50 - схема расположения элементов памяти во всех точках пересечения словарных шин и информационных шин в устройстве со свернутой структурой информационных шин, выполненном согласно двадцать четвертому варианту,

на фиг.51 - чертеж, на котором показаны схемы ввода/вывода, а также схемы контроля в устройстве, выполненном согласно двадцать пятому варианту,

на фиг.52 - блок-схема полупроводникового запоминающего устройства согласно двадцать шестому варианту выполнения и

на фиг.53 - блок-схема полупроводникового запоминающего устройства согласно двадцать седьмому варианту выполнения.

Первый вариант

Ниже приведено подробное описание конкретных вариантов выполнения полупроводникового запоминающего элемента, полупроводникового запоминающего устройства и способа управления ими со ссылкой на прилагаемые чертежи. Для простоты в описании рассмотрена только часть полупроводникового запоминающего устройства, хотя на практике оно содержит и другие соответствующие соединения и периферийные схемы.

На фиг.1 (а) и 1 (б) изображена структура полупроводникового элемента памяти, выполненного согласно первому варианту. На фиг.1 (а) этот элемент изображен в изометрии, а на фиг.1 (б) показано его поперечное сечение. Исток 76 и сток 77 представляют собой соответственно области, выполненные из поликристаллического кремния n-типа с высокой концентрацией примесей. Между областями истока 76 и стока 77 выполнена изолирующая пленка 82 из SiO₂. На боковой поверхности этой изолирующей пленки 82 из поликристаллического кремния р-типа выполнен канал 78 толщиной 20 нм и шириной 150 нм. Область 79 захвата электрического заряда выполнена из поликристаллического кремния и изолирована тонкой изолирующей пленкой 87. Канал 78 и область 79 захвата электрического заряда связаны с электродом 80 затвора через изолирующую пленку 81 из SiO₂. Расстояние между электродом 80 затвора и областью 79 захвата электрического заряда равно 30 нм.

По сравнению с рассмотренным ниже устройством, выполненным согласно третьему варианту, в котором канал и область захвата электрического заряда выполнены одновременно, в первом варианте изобретения канал 78 и область 79 захвата электрического заряда формируются отдельно, что позволяет создать больше вариантов и создает большие возможности при их изготовлении. Особое преимущество такой схемы состоит в том, что она позволяет произвольно задавать высоту и ширину области потенциального барьера, выбирая соответствующим образом материал и толщину слоя изолирующей пленки 87 между областью 79 захвата электрического заряда и каналом 78. В этом варианте изобретения область потенциального барьера расположена ниже, чем исток и сток, но она может также быть выполнена и с противоположной стороны. Кроме того, в этом варианте изобретения, как и в последующих, в качестве носителей заряда используются электроны, однако в качестве носителей заряда могут также использоваться положительно заряженные дырки.

В полупроводниковом элементе памяти по этому варианту изобретения исток 76 и сток 77 вертикально перекрывают друг друга, что уменьшает необходимую площадь поверхности. Размер площади поверхности в таком элементе уменьшен и за счет вертикального расположения канальной области (канала) 78. При таком выполнении элемента емкость памяти может быть увеличена при последовательном расположении элементов памяти. Во всех последующих вариантах предполагается, что запоминающие элементы размещаются именно таким образом.

Работа запоминающих элементов, выполненных согласно этому варианту, происходит следующим образом. Потенциал напряжения на электроде 80 затвора изменяется при операциях стирания и записи. Между истоком 76 и стоком 77 создается некоторое напряжение, и, когда напряжение подается на затвор, электроны проходят через тонкий слой поликристаллического кремния канала 78 и начинается протекание электрического тока. При большом напряжении на затворе разность потенциалов между областью 79 захвата электрического заряда и канальной областью 78 становится большой и из-за туннельного эффекта или теплового возбуждения электроны пересекают потенциальный барьер изолирующей пленки 87 и попадают в область 79 захвата электрического заряда. В результате пороговое напряжение возрастает, а величина электрического тока при том же самом напряжении на затворе уменьшается. Считывание информации осуществляется измерением величины этого электрического тока. Стирание информации осуществляется приложением к затвору другого по направлению напряжения.

Ниже со ссылками на фиг.16 (а) и 16 (б) рассмотрен процесс изготовления устройства, выполненного по этому варианту. После окисления поверхности подложки 86 р-типа и формирования слоя 84 из SiO₂ на нее наносят последовательно слой SiO₂, слой поликристаллического кремния n-типа и слой SiO₂. Затем наносится слой защитного фоторезиста и выполняется одновременное травление всех четырех слоев с образованием области 76 истока, области 77 стока и показанных на фиг.16 (а) слоев 82, 83 из SiO₂. При одновременном (в пакете) формировании всех слоев в многослойной структуре элемента никакого увеличения его размеров в процессе литографической обработки не происходит. Затем после формирования слоя аморфного Si толщиной 20 нм в процессе термической обработки осуществляется кристаллизация. После защиты фоторезистом из кристаллического кремния выполняют травление, формируя канал 78 (фиг.16 (б)), представляющий собой линейную область, которая соединяет сток 77 и исток 76. Во время травления наличие покрытия слоем 83 из SiO₂ области 77 стока предотвращает чрезмерное удаление материала в области 77 стока. После осаждения тонкого слоя 87 SiO₂ наносят поликристаллический кремний на область 79 захвата электронов и осуществляют травление. Затем после формирования слоя 81 из SiO₂ наносят слой поликристаллического кремния n-типа и после защиты фоторезистом и травления формируют электрод 80 затвора.

Второй вариант

На фиг.15 (а) и 15 (б) показана структура элемента памяти, выполненного согласно второму варианту. Исток 1 и сток 2 представляют собой области поликристаллического кремния n-типа с высокой концентрацией примесей. Между истоком 1 и стоком 2 выполнена изолирующая пленка 7 из SiO₂. На стороне изолирующей пленки 7 из SiO₂ выполнен канал 3 шириной 20 нм и толщиной 10 нм из нелегированного поликристаллического кремния. Область 4 захвата электрического заряда состоит из большого количества поликристаллических кремниевых частиц со средним размером 6 нм и изолирована изолирующей пленкой. Канал 3 и область 4 захвата электрического заряда соединены с электродом затвора 4 через изолирующую пленку 6 из SiO₂. Расстояние между электродом затвора и областью 4 захвата электрического заряда равно 30 нм. Весь элемент расположен на изолирующей пленке 8 из SiO₂. Место расположения элемента на изолирующей пленке выполнено аналогичным образом и в других рассмотренных ниже вариантах изобретения (если не указано иное). Канал 3 и область 4 захвата электрического заряда в этом варианте выполнены отдельно, однако известен и может быть использован и способ одновременного формирования канала 3 и области захвата электрического заряда. Отдельное формирование канала и области захвата предусмотрено и во всех последующих вариантах изобретения. Слой 18 из SiO₂, ширина которого равна ширине стока 2 и истока 1, расположен выше стока 2 и предотвращает чрезмерное удаление материала из области стока 2 аналогично слою из SiO₂ в первом варианте изобретения.

Ниже рассмотрены отдельные аспекты, связанные с работой устройства, выполненного по этому варианту изобретения, и отличающиеся от особенностей работы элементов памяти, выполненных по первому варианту. В этом варианте изобретения после захвата носителей заряда из-за узости канала 3 распределенная емкость между электродом 5 затвора и каналом 3 становится небольшой, и поэтому из области 4 захвата можно считывать небольшие накопленные в ней электрические заряды. В этом варианте изобретения при изменении порогового напряжения приблизительно на один вольт можно считать три сохраненных (или накопленных) электрических заряда. Увеличивая ширину канала и используя большее количество кремниевых кристаллических частиц в области захвата электрического заряда, число сохраненных электрических зарядов можно увеличить и получить в результате необходимое изменение порогового напряжения. Увеличение ширины канала позволяет увеличить протекающий через него электрический ток и существенно упростить процесс литографии. Размер области захвата электрического заряда ограничен 10 нм, а полная периферийная емкость не превышает 3аF. При комнатной температуре, даже принимая во внимание тепловые эффекты, всегда можно определить устойчивое число носителей, удерживаемых в области захвата электрического заряда. Поэтому в таких устройствах не должны происходить ни инжекция в область захвата избыточного числа носителей заряда, ни экстракция из нее сохраненных (накопленных) носителей заряда. Стирание информации осуществляется изменением направления напряжения на затворе.

Третий вариант

На фиг.2 (а) и 2 (б) показан третий вариант предлагаемого в изобретении устройства. Это устройство отличается от устройства по второму варианту только тем, что канал и область захвата 11 электрического заряда интегрированы в один элемент и что канал 11 выполнен на обеих сторонах истока 9 и стока 10. В качестве материала для канала и области 11 захвата электрического заряда используют нелегированный поликристаллический кремний в виде тонкого слоя со средней толщиной приблизительно 3 нм. Это устройство, в котором значительные колебания потенциала происходят в тонком слое из поликристаллического кремния со средней толщиной менее 5 нм и в котором канал и область захвата электрического заряда формируются в тонкой пленке (11), имеет очень небольшие размеры и, будучи изготовлено простым способом, наиболее пригодно для работы при комнатной температуре. Размер кристаллических частиц в этом устройстве равен приблизительно 3 нм, что позволяет выдержать размер в поперечном направлении в пределах приблизительно 10 нм при таком же размере соответствующих областей захвата электрического заряда.

Отличительная особенность данной структуры состоит в том, что, формируя канал и область 11 захвата электрического заряда на обеих сторонах истока 9 и стока 10, при определенной ширине электрода 12 затвора ширину канала можно практически удвоить, повысив тем самым протекающий через него ток. Обычно увеличение ширины канальной области и увеличение величины электрического тока требует увеличения площади поверхности, однако при такой структуре предлагаемого устройства никакого увеличения размеров не требуется. В структурах с объединенными каналом и областью захвата электрического заряда возникают проблемы, поскольку при простом увеличении ширины канала из-за захвата носителей возможный диапазон изменения порогового напряжения снижается. В предлагаемом устройстве эта проблема, однако, не возникает, т.к. имеющиеся в нем в большом количестве каналы изолированы друг от друга.

Четвертый вариант

Четвертый вариант предлагаемого в изобретении устройства показан на фиг.3(а) и 3 (б).

Это устройство отличается от устройства по третьему варианту наличием двух стоков и трехслойной структурой, состоящей из стока (1) 13, истока 14 и стока (2) 15. В этом варианте устройства емкость памяти можно удвоить по сравнению с первым вариантом, не увеличивая площади поверхности. Помимо совместного использования истока 14, это устройство отличается тем, что хранение данных в нем осуществляется истоком 14 и стоком (1) 13 и каналом и областью 16 захвата электрического заряда, соединенной с указанным стоком и истоком. Кроме того, хранение данных в нем осуществляется также истоком 14, стоком (2) 15 и каналом и областью 88 захвата электрического заряда, соединенной с указанным стоком и истоком. Два канала и две области 16, 88 захвата электрического заряда формируются одновременно (осаждением). Из-за разного положения относительно истока и стока они выполняют различные функции. При этом, хотя они совместно используют один электрод 17 затвора, только одна сторона элемента способна при изменении напряжения на стоке (1) 13 или стоке (2) 15 выполнять операции записи и стирания. Кроме того, поскольку исток 14, а также сток (1) 13 и сток (2) 15 могут быть выполнены все вместе одновременно и также одновременно могут быть выполнены и канал, и области 16, 88 захвата электрического заряда, такое устройство обладает определенным преимуществом, заключающимся в небольшом числе операций, необходимых для его изготовления. В этом варианте изобретения канал и область захвата электрического заряда объединены друг с другом, хотя их можно выполнить и отдельно друг от друга.

Пятый вариант

Пятый вариант предлагаемого в изобретении устройства показан на фиг.4(а), 4 (б) и 4(в).

Это устройство отличается от устройств по вариантам с первого по четвертый тем, что исток и сток в нем выполнены в виде многослойной структуры, а также тем, что электрод затвора также выполнен в виде многослойной структуры. На внешней стороне многослойного электрода (1) 19 затвора и электрода (2) 20 затвора выполнены исток 21 и сток 22, которые изолированы изолирующей пленкой 26 из SiO₂. Нелегированный тонкопленочный поликристаллический кремний 23 толщиной приблизительно 3 нм соединяет исток 21 и сток 22 на боковой поверхности изолирующей пленки из SiO₂. Функции канала и области захвата электрического заряда выполняет тонкий слой пленки 23. Поликристаллический кремний в виде тонкой пленки 23 содержит очень тонкие круглые кристаллические частицы, которые определяют высокое пороговое напряжение элемента.

При подаче напряжения на затвор только участок тонкой пленки в области электрода затвора может пропускать электрический ток и, хотя тонкая пленка 24 на стороне электрода 1 (19) затвора и тонкая пленка 25 на стороне электрода 2 (20) затвора изолированы в процессе травления, эти пленки формируют в устройстве соответствующие каналы и области захвата электрического заряда. За счет этого обеспечивается хранение в элементе по крайней мере двух битов информации в элементе. Электроды затворов в этом устройстве выполнены в виде двух слоев, хотя фактически количество слоев может быть и большим. В этом варианте структуры истоки и стоки выполнены в виде слоев так же, как и в третьем варианте, при этом следует, однако, отметить, что использование структуры, у которой количество слоев больше четырех, затруднительно, поскольку при совместном использовании стоков устройство обычно работает плохо. Структура в этом варианте изобретения имеет определенное преимущество, заключающееся в возможности увеличения емкости памяти пропорционально числу добавленных слоев электродов затворов.

Шестой вариант

Шестой вариант выполнения предлагаемого в изобретении устройства показан на фиг.5 (а) и 5 (б).

Выполненный по этому варианту изобретения запоминающий элемент предназначен для хранения по крайней мере двух битов информации. Структура элемента в этом варианте по существу аналогична структуре элемента по третьему варианту изобретения, за исключением только того, что она состоит из двух частей, однако изготовлена она несколько иным способом.

Процесс изготовления этого элемента памяти рассмотрен ниже. После окисления поверхности подложки р-типа на нее последовательно наносят слой поликристаллического кремния n-типа, слой SiO₂, слой поликристаллического кремния n-типа, после чего выполняют защиту фоторезистом и формируют исток 27, сток 28 и изолирующий их слой 32 из SiO₂. Затем наносят осаждением тонкий слой из Si₃N₄ толщиной 15 нм и слой 32 из SiO₂. После нанесения фоторезиста на образующую отверстия маску, которая включает ступенчатый участок бокового края стока 27 (фиг.5 (а)), выполняют травление слоя SiO₂ и слоя Si₃N₄. При этом обнажается боковая поверхность слоя (30) из Si₃N₄. Затем на этот слой Si₃N₄ (30) наносят слой из аморфного Si толщиной 3 нм. По сравнению с нанесением нижнего слоя из SiO₂ процесс нанесения нижнего слоя из Si₃N₄, начиная от момента подачи газа и кончая началом процесса фактического сцепления кремния с поверхностью подложки, занимает большее время, и поэтому в данном случае на поверхность слоя SiO₂ аморфный Si (a-Si) вообще не осаждается. Поэтому тонкий слой из a-Si с шириной приблизительно 15 нм можно нанести на поверхность слоя 30 из Si₃N₄ в виде слоя, соединяющего исток 27 и сток 28. Затем при термической обработке a-Si происходит кристаллизация, и канал и область захвата электрического заряда интегрируются в один элемент. После осаждения (формирования) слоя 33 из SiO₂ наносят поликристаллический кремниевый слой n-типа и, выполняя травление с использованием маски из фоторезиста, формируют электрод (1) 29 затвора и электрод (2) 34 затвора (фиг.5 (б)).

В этом варианте изобретения хранение информации может быть выполнено с использованием каждого из двух электродов 29, 34 затворов, что позволяет сохранять минимум два бита. Используя многозначное хранение, в таком элементе можно хранить и большее число битов информации. Отличительной особенностью такого устройства является его хорошая управляемость и возможность формирования очень мелких шин. Помимо того что такой элемент обладает меньшей в сравнении с обычными полупроводниковыми элементами неоднородностью, в нем можно обеспечить большое изменение порогового напряжения при малом количестве захваченных электронов. В показанном устройстве отверстие выполнено на ступенчатом участке одной из сторон бокового края стока 29, однако такие отверстия можно выполнить и на обеих сторонах, обеспечив управление двумя каналами и областями захвата электрического заряда одними и теми же электродами. Такая структура позволяет создать элемент памяти с большим электрическим током. Кроме того, в этом варианте исток 27 и сток 28 выполнены в виде двух расположенных один на другом слоев, при этом, однако, возможно, как в четвертом варианте, выполнение устройства с трехслойной структурой из слоев стока 1, истока и стока 2 и более высокой плотностью хранения информации.

Седьмой вариант

Ниже рассмотрен седьмой вариант выполнения предлагаемого в изобретении устройства, который показан на фиг.6.

Это устройство отличается от устройства по 6-му варианту двумя особенностями: одна из которых состоит в том, что канал и область захвата электрического заряда выполнены отдельно, а другая состоит в том, что оба канала управляются одним и тем же электродом 35 затвора. Преимущество отдельного формирования канала и области захвата электрического заряда подробно рассмотрены в описании первого варианта изобретения. Отличительной особенностью этого варианта изобретения является более простой способ изготовления электрода 35 затвора с использованием структуры, в которой электрод 35 затвора управляет обоими каналами и выполнен в одном и том же отверстии. Отличие такого способа изготовления по сравнению с шестым вариантом заключается в том, что тонкий слой SiO₂ наносят сразу же после формирования канала, а формирование области захвата электрического заряда выполняют, используя кремниевые кристаллические частицы.

Восьмой вариант

Ниже рассмотрен восьмой вариант выполнения предлагаемого в изобретении устройства, которое показано на фиг.7 (а) и 7(б).

В этом варианте изобретения процесс изготовления и взаимное расположение канала и области захвата электрического заряда отличаются от седьмого варианта. Ниже рассмотрены основные отличия процесса изготовления этого устройства от процесса изготовления устройства по шестому варианту изобретения. После формирования истока 36 и стока 37 на них наносится тонкий слой 34 из Si₃N₄ толщиной 15 нм. Затем наносится слой 40 из SiO₂ толщиной 5 нм и, в отличие от шестого варианта, наносится слой 39 из Si₃N₄ толщиной 10 нм. Затем на слой 41 SiO₂ наносят защиту из фоторезиста для формирования маски отверстия, расположенного на ступенчатом участке в конце области стока 37, и после травления выполняют операции, аналогичные шестому варианту изобретения. Толщина нанесенного слоя a-Si в этом варианте равна 5 нм. В процессе нанесения a-Si на сторону канала в области, которая соединяет сток 37 и исток 36 на боковой поверхности слоя 38 из Si₃N₄, формируют со стороны другого слоя 39 из Si₃N₄ область захвата электрического заряда. Такая структура отличается возможностью хорошего контроля расстояния между каналом и областью захвата электрического заряда.

Девятый вариант

Ниже рассмотрен девятый вариант предлагаемого в изобретении устройства, которое показано на фиг.8 (а) и 8 (б).

В этом варианте изобретения используются четыре элемента памяти по первому варианту изобретения, которые образуют матрицу элементов памяти, причем у двух из этих элементов соединены друг с другом истоки и стоки, а у двух других - электроды затворов. При управлении столбцами и строками используются два стока 42, 43 для информационных шин и два затвора 46, 47 для словарных шин. В таком устройстве количество элементов, совместно использующих истоки и стоки, может быть увеличено или оставлено прежним, а количество элементов, управляемых информационными шинами, может быть увеличено. Кроме того, в таком устройстве число элементов, совместно использующих электроды затворов, может быть либо увеличено, либо оставлено прежним, а количество элементов, управляемых словарными шинами увеличено. Увеличение числа элементов дает такие же результаты и применительно к другим вариантам изобретения. Для снижения сопротивления информационной шины можно использовать способ нанесения штамповкой на обратную сторону подложки соответствующего металла (например, Аl, W, TiN, WSi₂, MoSi, TiSi и т.д.). Такой способ обратной штамповки вполне может использоваться при изготовлении предлагаемых в изобретении устройств. Такой же метод может использоваться и для уменьшения сопротивления словарных шин как в этом, так и в других вариантах изобретения.

Десятый вариант

Ниже рассмотрен десятый вариант предлагаемого в изобретении устройства, которое показано на фиг.9 (а) и 9 (б).

В этом варианте изобретения четыре элемента памяти по четвертому варианту изобретения составляют матрицу запоминающих элементов, в которой два таких элемента вместе образуют исток, сток 1 и сток 2, а два других - электроды затворов. Для образования стоков и затвора, а также для формирования информационных шин и словарных шин можно использовать поликристаллический кремний. В этом варианте изобретения управление осуществляется четырьмя информационными шинами (1-4) 48-51, а также словарной шиной (1) 54 и словарной шиной (2) 55, что обеспечивает хранение восьми или большего количества битов информации. Информационные шины с 1-ой по 4-ую отмечены на чертежах позициями с 48 по 51, и такие же обозначения используются в последующих вариантах изобретения. В этом варианте изобретения самый нижний слой трехслойной структуры из поликристаллического кремния n-типа содержит информационные шины (1) 48 и 3 (50). Следующий слой образует шины истоков (1) 52 и (2) 53, а самый верхний слой образует информационную шину (2) 49 и (4) 51.

На чертеже показаны также контактные элементы устройства согласно рассматриваемому варианту выполнения. Ниже описан процесс формирования этих контактов. Сначала для формирования информационных шин (1) 48 и информационных шин (3) 50 на подложку наносят слой поликристаллического кремния n-типа и слой из SiO₂, а затем для формирования шин (1) 52 истока и шин (2) 53 истока наносят слой поликристаллического кремния n-типа. Затем в поликристаллическом кремниевом слое n-типа, формирующем шины истоков (1) 52 и (2) 53, вырезают первое отверстие 56. Затем после формирования поликристаллического кремниевого слоя n-типа для информационных шин (2) 49 и (4) 51 в нем вырезают второе отверстие 57. Затем после нанесения слоя из SiO₂ и формирования информационных шин и шин истока выполняют обработку участков (например, 58, 59, 60), соединяющих контакты в каждом контактном сечении. В таком элементе информационная шина 2 в области 60 образована самым верхним слоем поликристаллического кремния, а в области 59, на которой поликристаллический кремний срезается, верхним слоем является поликристаллический слой кремния шины истока. Кроме того, из-за отсутствия в области 58 поликристаллического кремния информационной шины 2 и поликристаллического кремния шины истока верхний слой представляет собой поликристаллический кремний информационной шины 1. В этом варианте для формирования контактного отверстия в каждом слое не требуется выполнять отдельные операции. Такой процесс формирования контактов можно также использовать и для других многослойных структур (из нескольких слоев) и, в частности, для выполнения электродов затворов в пятом варианте изобретения. В этом и в других вариантах можно, как очевидно, использовать и другие способы формирования контактов.

Одиннадцатый вариант

Ниже рассмотрен одиннадцатый вариант изобретения, который проиллюстрирован на фиг.10 (а)-12 (б) и 17.

В этом варианте восемь элементов памяти, выполненных по четвертому варианту изобретения, соединены в матрицу 4×2. Исток, сток 1 и сток 2 выполнены общими для всех четырех элементов, а электроды затворов выполнены общими для двух элементов. Затворы и стоки выполнены из поликристаллического кремния и так же, как в десятом варианте, используются в качестве информационных шин и словарных шин. Нижний слой в трехслойной структуре, состоящей из информационной шины 1, шины истока и шины 2 стока, которые подвергаются совместному травлению, образован поликристаллическим кремнием. В этом варианте также имеется транзисторный элемент для выборки информационной шины. Ячейка представляет собой часть 61 схемы, которая выделена пунктиром. Управление в этом варианте обеспечивается четырьмя информационными шинами 62, четырьмя транзисторными ключами 63 и словарной шиной 64 и позволяет хранить в такой матрице информацию объемом 16 бит или больше. Размер площади контактов и периферийных элементов интегральной схемы в этом варианте должен быть меньше из-за меньшего размера ячейки. В частности, при формировании истока, стока и затвора в этом варианте в виде многослойной структуры необходимо учитывать, что использование больших по размерам контактов и периферийных схем не позволит создать такую многослойную структуру.

Ниже рассмотрена структура предлагаемого устройства в процессе его изготовления. Вначале на кремниевой подложке выполнены транзисторы выборки (фиг.10 (а)). Позициями 66, 67 и 68 обозначены диффузионные слои. Одновременно формируются другие периферийные элементы схемы, из которых на чертеже показаны только транзисторы, которые выбирают информационные шины. После формирования электрода 63 затвора для транзисторов выборки и ячейки памяти наносят защитный оксидный слой 69, на котором формируют ячейку памяти. Для формирования ячейки используется тот же способ, что и в четвертом варианте изобретения, и далее рассматриваются только отличия. До нанесения нижнего слоя поликристаллического кремния n-типа, который образует информационные шины 1, выполняется защита фоторезистом окисного слоя и его травление в области 70 диффузионного слоя 66, на которой формируются транзисторы выборки (фиг.10 (б)).

Дальнейший процесс изготовления этого устройства показан на фиг.11 (а) и 11 (б). После формирования на подложке нижнего слоя поликристаллического кремния n-типа, образующего информационные шины 1, наносят защитный слой фоторезиста, который подвергают травлению, и наносят слой поликристаллического кремния n-типа для формирования шин 71 истока, как показано на фиг.11 (а). После нанесения поликристаллического кремниевого слоя n-типа для формирования шин истока наносят слой из SiO₂ и слой поликристаллического кремния n-типа для формирования информационной шины (2) 49, затем осуществляют травление поликристаллического кремниевого слоя, формирующего информационные шины (2) 49 в областях отверстий 72, которые показаны на чертеже, обеспечивая совместное травление информационных шин и шин истока. При совместном травлении шин истока и информационных шин на внешней стороне области, отмеченной позицией 71, поликристаллического кремния на информационной шине (1) 52 не остается. Поликристаллический кремний также удаляется на информационной шине (2) 49 на участке, обозначенном на чертеже позицией 72.

После одновременного формирования истока и информационных шин описанным выше способом информационная шина (1) оказывается непосредственно соединенной с диффузионным слоем 66 транзистора выборки без всяких металлических межсоединений, что исключает необходимость в специальном формировании межсоединений и контактов и позволяет достаточно просто изготовить небольшую по размерам структуру. Отдельные шины истока взаимно соединены поликристаллическим кремнием, который удален из области (65) информационной шины 2. Поэтому на этом участке можно не предусматривать межсоединений, создав тем самым структуру с небольшой площадью поверхности.

Дальнейшие стадии процесса изготовления показаны на фиг.12 (а) и 12 (б). После формирования окисленного слоя поликристаллического кремния и выполнения словарных шин выполняют выравнивание поверхности и образование на ней окисленного слоя. На этом слое после формирования отверстий под контакты выполнено металлическое межсоединение 75, как показано на фиг.12 (а). При этом информационная шина (2) 73 и диффузионный слой 68 для транзистора выборки соединяются друг с другом.

На фиг.17 показано поперечное сечение плоскостью А-В по фиг.12 (а). Для простоты на фиг.12 (а) и 12 (б) металлическое межсоединение транзистора 63 выборки затвора и словарной шины 64 не показано. В диффузионном слое 67 для транзистора выборки выполнено контактное отверстие и одновременно выполнено второе металлическое межсоединение 75, которое показано на чертеже. В результате при приложении напряжения к двум электродам затвора транзисторов выборки металлические информационные шины 62 электрически соединяются либо с информационной шиной (1), либо с информационной шиной (2).

Для простоты структура этого варианта изобретения показана на чертеже в уменьшенном масштабе, поскольку в реальном запоминающем устройстве имеется намного больше информационных и словарных шин. Обычно в устройстве имеется около 1000 информационных шин и шин истоков, а словарных шин - около 16 и все информационные шины с транзисторами выборки выполняются так же, как и в этом варианте изобретения. Для удобства такое устройство названо блоком. Большое количество блоков со словарными шинами, которые расположены вертикально в чередующемся порядке, образуют запоминающее устройство. Расположенные в несколько слоев информационные шины (1, 2) могут управляться от одной информационной шины, расположенной на внешней стороне блока, с использованием транзисторов выборки. Имеющиеся в блоке в большом количестве металлические информационные шины могут быть соединены друг с другом. В этом случае число металлических информационных шин будет равно числу информационных шин одного блока. Характерная особенность структуры устройства в этом варианте изобретения, которое разделено на отдельные блоки, заключается в том, что информационные шины из поликристаллического кремния могут быть выполнены короткими и будут иметь небольшое сопротивление.

Двенадцатый вариант

Структура устройства, выполненного по двенадцатому варианту, показана на фиг.13 (а) и 13 (б).

Этот вариант изобретения отличается от пятого варианта только тем, что в качестве шин 74 истока вместо поликристаллического кремния используют диффузионный слой подложки. Шина истока, использующая поверхность подложки, легко разветвляется для каждой ячейки. Этот вариант изобретения отличается низким сопротивлением шины 74 истока из-за отсутствия одного слоя поликристаллического кремния, что упрощает весь процесс изготовления. Следует отметить, что такая структура с шиной истока, выполненной в виде диффузионного слоя подложки, может быть использована даже в элементе по первому варианту выполнения изобретения.

Тринадцатый вариант

Структура устройства по тринадцатому варианту показана на фиг.14.

В этом варианте выполнения изобретения структура состоит из двух перекрывающих друг друга слоев и матриц из элементов памяти, выполненных по первому варианту. На фиг.14 показано поперечное сечение информационной шины. Элемент памяти и предлагаемое в изобретении запоминающее устройство выполнены на изолирующей пленке таким образом, что позволяют реализовать многослойную структуру или структуру с изолированными друг от друга слоями, отличную от элементов памяти, сформированных на поверхности подложки. Другое отличие этой структуры состоит в том, что она позволяет достигнуть высокой степени интеграции. Кроме того, при использовании такой многослойной структуры каналы элемента памяти и предлагаемого в изобретении запоминающего устройства выполняются вертикальными, и при этом в отличие от плоской структуры верхние и нижние слои такой многослойной структуры меньше подвержены воздействию неблагоприятных эффектов, создаваемых электродами затворов ячеек.

Четырнадцатый вариант

Структура устройства по четырнадцатому варианту показана на фиг.18(а)- до 24.

На фиг.18 (а) и 18 (б) показан общий вид части матрицы ячеек памяти, состоящей из запоминающих устройств, выполненных по этому варианту. На фиг.18 (а) показана структура после формирования канала, а на фиг.18 (б) показана структура после формирования словарных шин. Информационная шина (1) А1, шина (A3) истока и информационная шина А2 (2) выполнены из поликристаллического кремния n-типа с высокой концентрацией примесей и разделены изолирующими пленками А4, А5 из SiO₂. Проводящие каналы А6, А7 толщиной 2,5 нм и шириной 50 нм выполнены в нелегированном поликристаллическом кремнии, прилегающем к этим изолирующим пленкам А4, А5 из SiO₂. Словарная шина А9 выполнена и на верхней, и на нижней поверхности слоя поликристаллического кремния и изолирована от затвора пленкой А8 толщиной 25 нм. На чертеже показана структура слоя с двумя информационными шинами и основная структура матрицы с двумя словарными шинами, хотя реально ячейка памяти может иметь и намного большее количество информационных шин и словарных шин. Ячейка памяти состоит из двух слоев, верхнего и нижнего, в каждом из которых имеется четыре точки пересечения шин, и способна хранить по крайней мере восемь бит информации даже без использования многозначного способа хранения данных.

В виде сверху эта структура показана на фиг.19. Информационная шина (1) А1, шина A3 истока и информационная шина (2) A3 выполнены в виде многослойной вертикальной структуры (А10), что позволяет ограничить площадь поверхности устройства. Вся структура A11 занимает площадь, равную 4F2. В этой структуре содержится две ячейки, и поэтому площадь поверхности одной ячейки равна 2F2.

Работа этого элемента памяти поясняется на фиг.20. Колебания (подъем и падение) потенциала в пределах чрезвычайно тонкого слоя из поликристаллического кремния таковы, что в пределах этого тонкого слоя создаются непрерывная область А12 низкого потенциала для прохождения электрического тока и изолированная область низкого потенциала, которая образует область А13 захвата электрического заряда. Размеры кристаллических частиц этого слоя ограничены толщиной слоя, равной приблизительно 2,5 нм, а их горизонтальная протяженность не превышает 10 нм. Размер соответствующих носителей заряда в области А13 захвата электрического заряда измеряется такими же величинами. Такая структура наиболее пригодна для создания элемента небольшого размера, способного работать при комнатной температуре и простого в изготовлении. Следует подчеркнуть, что область захвата электрического заряда и канал для прохождения электрического тока могут быть, как очевидно, сформированы и отдельно друг от друга.

В рассматриваемом варианте, если размеры частиц в области захвата электрического заряда не превышают максимально 10 нм, эффект электростатического отталкивания зарядов может быть получен даже при комнатной температуре. Операции записи и стирания осуществляются изменением электрического потенциала на словарной шине А9. Между информационной шиной (1) А1 и шиной A3 истока создается определенное напряжение, и при приложении напряжения к словарной шине в тонкой поликристаллической кремниевой пленке канала А6 появляются электроны и начинается течение электрического тока. При большем напряжении на затворе разность потенциалов между каналом А12 протекания электрического тока и областью А13 захвата электрического заряда становится большой, и электроны пересекают область высокого потенциального барьера за счет туннельного эффекта или теплового возбуждения и попадают в область А13 захвата электрического заряда. В результате происходит сдвиг порогового напряжения в сторону большего значения, а величина электрического тока становится небольшой даже при том же самом напряжении на затворе. Считывание информации осуществляется путем измерения величины этого электрического тока. Стирание осуществляется изменением знака напряжения на затворе.

Ниже рассмотрена структура плоского полупроводникового запоминающего элемента, который является основным блоком полупроводникового запоминающего устройства большой емкости, содержащим матрицы полупроводниковой памяти большой емкости, состоящие из отдельных ячеек памяти.

Схема плоского полупроводникового запоминающего элемента показана на фиг.21, 22, 23, 24, 25, 26 и 27. На этих чертежах показаны различные стадии процесса изготовления этого элемента в одном и том же сечении.

Описанная выше ячейка памяти по своей конфигурации пригодна для использования в качестве элемента матрицы большого размера. Поскольку, однако, ячейка памяти имеет длинные информационные шины из поликристаллического кремния, ее сопротивление становится слишком большим. Поэтому для создания больших по размерам устройств контакты их межсоединения должны быть выполнены из металлического материала с низким электрическим сопротивлением. Малогабаритный модуль для такой структуры в дальнейшем называется плоским элементом памяти. В этом варианте изобретения для создания плоского элемента памяти из 128 ячеек необходимо иметь 8 рядов информационных шин и словарных шин с двумя ячейками в каждой из 64 точек их пересечения.

Кроме того, в целях идентификации поликристаллические кремниевые информационные шины 1 и 2, предназначенные для выполнения внутренних межсоединений плоского элемента памяти, названы локальными информационными шинами, а информационные шины с низким сопротивлением, предназначенные для выполнения межсоединений между плоскими элементами памяти, названы общими информационными шинами. Поскольку две шины, включая информационную шину 1 и информационную шину 2, перекрывают друг друга, МОП-транзистор выборки верхних и нижних плоских элементов памяти выполнен на поверхности подложки. Такое расположение транзисторов решает проблемы, связанные с размещением элементов с определенным шагом, и позволяет выполнить общую информационную шину вне плоского элемента памяти в виде одного проводника. Поскольку шаг между транзисторами выборки должен быть больше шага информационных шин, транзистор выборки, принимая во внимание наличие изолирующей области, может работать для смежных информационных шин в разделенном на верхнюю и нижнюю части плоском элементе памяти.

Ниже со ссылками на фиг.21-27 подробно рассмотрен процесс изготовления устройства, выполненного по этому варианту. Область А22, которая выделена пунктиром, образует плоский модуль полупроводникового запоминающего устройства. Вначале на поверхности подложки р-типа формируют транзистор n-типа. После этого формируют область А15 - электроды затворов, которые пересекают активные области А16, образующие матрицу расположенных рядом друг с другом элементов памяти. Одновременно на внешней стороне матрицы ячеек памяти формируют комплементарные МОП-структуры. МОП-транзисторы выполняются в виде трехслойной карманной структуры, обеспечивающей возможность работы в требуемом диапазоне напряжений. Такие МОП-транзисторы выполняются по крайней мере с двумя разными по длине затворами, поскольку транзисторы усилителей считывания, транзисторы дешифраторов и транзисторы управляющих схем словарных шин с высоким допустимым напряжением имеют различное напряжение электрического пробоя. В рассматриваемом варианте не используют КНД-подложку (со структурой типа "кремний на диэлектрике"); при этом следует отметить, что использование тонкослойной КНД-подложки исключает необходимость выполнения ячейки памяти в этом варианте изобретения в виде трехслойной карманной структуры. Затем после формирования слоя SiO₂ выполняют его травление с использованием маски из резиста, обнажая область А14 диффузионного слоя МОП-транзистора выборки. Затем наносят слой поликристаллического кремния n-типа толщиной 50 нм и выполняют травление слоя из SiO₂ с использованием в качестве маски из резиста показанного на фиг.21 шаблона А33. Такой способ позволяет выполнить прямое соединение между локальными информационными шинами А1 и диффузионным слоем МОП-транзисторов выборки, не формируя для этого специальных контактов для локальной информационной шины А1 (1). Затем последовательно наносят слой из SiO₂ (толщиной 100 нм), слой поликристаллического кремния n-типа (толщиной 50 нм), слой из SiO₂ (толщиной 100 нм), слой поликристаллического кремния n-типа (толщиной 50 нм) и слой из SiO₂ (толщиной 30 нм), после чего выполняют травление слоя из SiO₂, используя его в качестве маски из резиста для шести сформированных до этого слоев показанной на фиг.22 многослойной структуры А17, состоящей из шины A3 истока, локальной информационной шины (1) А1 и локальной информационной шины (2) А2.

Одновременное формирование всех этих слоев упрощает процесс литографии по сравнению с изготовлением элемента памяти в виде двухслойной структуры. Кроме того, в предлагаемом варианте сеть информационных шин А18 выполняется между плоскими элементами памяти. При литографическом способе формирования информационных шин такая схема позволяет легко определить оптимальные условия для выполнения структур при одной и той же световой экспозиции (создание схемы с использованием электронного луча). Располагая смежные структуры на обеих сторонах смежных информационных шин, локальную шину можно выполнить с такой же статической емкостью, что и соседние шины, существенно повысив тем самым устойчивость работы устройства памяти. Затем после формирования слоя из a-Si (аморфного кремния) толщиной 2,5 нм в процессе термической обработки выполняется кристаллизация. После кристаллизации наносят слой SiO₂ толщиной 15 нм и затем формируют полосы А19 из резиста шириной 0,1 мкм, располагая их под прямым углом к информационной шине, как показано на фиг.23.

После формирования резистной маски А19 выполняют ее травление. При этом формируется тонкая шина из SiO₂, которая проходит перпендикулярно подложке со стороны слоя А6 из SiO₂ между локальной информационной шиной (1) А1 и шиной A3 истока, а также со стороны SiO₂ - слоя А7 между локальной информационной шиной (2) А2 и шиной A3 истока. Одновременно формируют вспомогательную схему А20, предотвращающую свертывание шины малой ширины из резиста. Затем слой из SiO₂ срезают параллельно подложке сухим анизотропным травлением. Такой способ травления предотвращает соединение смежных локальных информационных шин друг с другом через поликристаллический кремний. Затем тонкий слой поликристаллического кремния окисляют в плазменной среде О₂. С той целью, чтобы окисление слоя не превышало 10 нм, тонкий слой из поликристаллического кремния, который расположен ниже предварительно сформированной шины малой ширины из SiO₂, не окисляют, формируя тем самым очень четкую схему из чрезвычайно тонкого слоя поликристаллического кремния. Такой способ сухого травления наиболее пригоден для создания шин малой ширины по следующим причинам. Во-первых, с помощью сухого травления и окисления от влажного травления из резиста можно выполнить очень четкую и мелкую структуру. При проведении предварительных исследований было установлено, что изменение порогового напряжения может быть получено как до, так и после операции записи при использовании чрезвычайно тонкого слоя из поликристаллического кремния с очень узкой шиной канала с отношением ширины к длине, равным как минимум 2. В рассматриваемом варианте изобретения, когда толщина слоя из SiO₂ между шиной A3 истока и локальной информационной шиной А1 равна 100 нм, необходимо, чтобы ширина канала составляла приблизительно 0,5 мкм. В изготовленном опытном образце был использован слой резиста шириной 0,1 мкм, и после завершения влажного травления была сформирована узкая шина канала из SiO₂ шириной 0,07 мкм. При дополнительном окислении боковых поверхностей после окисления был сформирован чрезвычайно тонкий слой поликристаллического кремния с узкой шиной канала шириной 0,05 мкм. Во-вторых, при глубине плазменного окисления О₂, равной приблизительно 10 нм, отсутствует какая-либо возможность чрезмерного увеличения размера шины канала после его формирования. После выполнения канала и после формирования тонкого слоя А8 из SiO₂, используемого в качестве изолирующей пленки затвора, наносят слой поликристаллического кремния n-типа и выполняют травление с использованием маски из фоторезиста, формируя, как показано на фиг.24, словарную шину А21.

Если толщина слоя поликристаллического кремния n-типа окажется больше половины промежутка между информационными шинами, то при формировании информационной шины можно выполнить углубление (или канавку), легко формируя схему из резиста. Наличие вспомогательной области между информационными шинами позволяет получить эффект, аналогичный выполнению канавки требуемой ширины, даже для граничных участков плоского элемента памяти. После формирования слоя поликристаллического кремния n-типа производят травление и после уменьшения толщины слоя осаждением кремния формируют словарную шину с более низким сопротивлением. После формирования словарных шин на них наносят изолирующую пленку и выполняют выравнивание контактов, как показано на фиг.25. После травления изолирующей пленки в верхней части схемы формируют контакт А26 для локальной информационной шины (2) А2, контакт А27 для диффузионного слоя А16 МОП-транзистора выборки, контакт А25 для электрода А15 затвора МОП-транзистора выборки и контакт А34 для словарной шины А21. Поскольку шина A3 истока расположена ниже локальных информационных шин А2, контактное окно А23 для нее должно быть выполнено в локальной информационной шине (2) А2. Кроме того, с той целью, чтобы не занимать большую область под размещение транзистора выборки, активная ширина которого определена шагом матрицы, для соединения общей информационной шины и транзистора выборки необходимо выполнить контактное отверстие А24, которое должно проходить через локальную информационную шину (2) А2 и шину A3 истока. Такая схема позволяет создать структуру, в которой контактное отверстие и информационная шина перекрывают друг друга. В этом месте контактной области локальная информационная шина (1) А1 отсутствует, что связано с необходимостью подгонки после ее формирования. Во избежание коротких замыканий со слоем, расположенным вокруг отверстия, в контактном отверстии формируется боковая стенка из изолирующей пленки путем несплошного сухого травления отверстия и нанесения изолирующего слоя.

Поперечное сечение контакта в области МОП-транзистора выборки после формирования боковой стенки показано на фиг.29.

Контакт A34 словарной шины, расположенный в конце ячеек памяти, показан на фиг.28.

по размерам вспомогательная структура А35 выполнена из того же самого материала, что и слои информационной шины, который отличается от материала вспомогательных информационных шин. На этой вспомогательной структуре выполнен контакт А34. Такое расположение контакта позволяет при формировании поликристаллического кремниевого слоя получить эффект от выполнения в информационных шинах углубления аналогично тому, как это имеет место при формировании словарных шин. После формирования вспомогательной структуры наносят металл и после защиты фоторезистом выполняют травление, формируя, как показано на фиг.26, первый слой из металла для межсоединений M1.

Сопротивление проводника А29 межсоединений M1 уменьшено обратным тиснением электрода А15 затвора из поликристаллического кремния. Соединение А28 шины истока A3 также выполняется межсоединением M1. Аналогично выполняются и соединение (А30) с локальной информационной шиной (2) А2 и с диффузионным слоем МОП-транзистора выборки. Кроме того, после формирования изолирующей пленки между слоями выполняются контактные отверстия, после чего наносится слой металла, а после защиты фоторезистом выполняется травление, в процессе которого формируется второе межсоединение М2 из металла, как показано на фиг.27. В межсоединении М2 выполнены общие информационные шины А31. Формирование общей информационной шины в межсоединении M1 препятствует выполнению других межсоединений, поскольку вся плоская матрица элементов памяти выполнена с очень небольшим шагом. Поэтому для выполнения общих информационных шин А31 необходимо использовать межсоединение М2 или другое расположенное выше межсоединение. То же самое относится и к схеме считывания, которая соединена с внешней стороной матрицы элементов памяти, т.е., иными словами, необходимо подключить схему считывания к слою, расположенному ниже общей информационной шины, например к межсоединению M1. Расположение вспомогательной структуры общих шин данных в пределах плоского полупроводникового запоминающего элемента позволяет получить такой же самый эффект, как и для локальных шин данных.

Пятнадцатый вариант

Ниже описан пятнадцатый вариант изобретения, который проиллюстрирован на фиг.30 (а), 30 (б) и 32.

На фиг.30 (а) и 30 (б) показаны сечения матрицы элементов памяти, выполненной по этому варианту. На фиг.30 (а) показана структура матрицы после формирования каналов, а на фиг.30 (б) - после формирования словарных шин. В устройстве, выполненном по четырнадцатому варианту, две ячейки памяти расположены вертикально. В данном варианте в отличие от других используется только одна ячейка памяти, которая работает по тому же самому принципу, что и в других вариантах.

Канал A38 выполнен вертикальным и соединяет локальные информационные шины A37 и шину A36 истока. Электрический потенциал канала задается словарной шиной А47. Структура по этому варианту изобретения обладает более низкой в сравнении с четырнадцатым вариантом степенью интеграции, но отличается наличием нескольких выступов (канавок) и более гибким процессом изготовления.

На фиг.32 показан вид сверху плоского полупроводникового запоминающего элемента. Технология изготовления контактов в этом варианте соответствует показанному на фиг.25 четырнадцатому варианту изобретения. В плоском элементе локальная информационная шина соединена с общей информационной шиной через МОП-транзистор. В четырнадцатом варианте изобретения этот транзистор предназначен для выборки верхней или нижней ячейки, а в данном варианте он уменьшает емкость локальной информационной шины, которая во время работы электрически соединена с общей информационной шиной. Если емкость на локальной информационной шине уменьшить, то при том же самом электрическом токе можно более быстро и в большей степени изменять электрический потенциал, обеспечив более высокое быстродействие устройства. Такое преимущество не ограничено только этим вариантом выполнения изобретения и структурами с вертикальными каналами, как в четырнадцатом варианте, и может быть реализовано также в структурах, в которых каналы расположены параллельно поверхности устройства, как показано на фиг.31 (а) и 31 (б).

Основной вариант выполнения матрицы ячеек памяти показан на фиг.31 (а) и 31 (б). На верхнем чертеже (фиг.31 (а)) показана структура матрицы из шести элементов после формирования канала. Вид матрицы после формирования словарных шин показан на фиг.31 (б). Структура имеет локальную информационную шину (1) А39, локальную информационную шину (2) А41 и одну общую шину А40 истока. Электрический потенциал канала задается словарной шиной А43. Если базовый размер структуры элемента равен F, то размер этой структуры равен 6F2, и она по сравнению с пространственными структурами отличается простотой изготовления. Дальнейшие пояснения относятся к фиг.32. Контактные отверстия включают контактное отверстие А46 для соединения с шиной А36 истока, контактное отверстие А47 для соединения с электродом затвора МОП-транзистора и контактное окно А48 для соединения диффузионного слоя МОП-транзистора с общей информационной шиной. Этот вариант изобретения отличается тем, что все контактные отверстия могут быть выполнены во время одной и той же операции, и тем, что число операций изготовления этого устройства меньше, чем при изготовлении устройства по четырнадцатому варианту изобретения.

Ниже рассмотрены относящиеся к различным вариантам выполнения изобретения (с шестнадцатого по двадцать второй) примеры операций записи, стирания, проверки записи, проверки стирания, очистки и многозначного хранения информации в предлагаемых в изобретении матрицах ячеек памяти, выполненных по различным вариантам.

Базовая матрица, которая используется в этих примерах, показана на фиг.33. Очевидно, что кроме этой матрицы в рассматриваемых устройствах могут быть использованы и ранее описанные структуры элементов памяти.

Шестнадцатый вариант

Последовательность операций считывания, записи и стирания информации показана на фиг.34. Считывание информации происходит из элемента 1 и элемента 2. При стирании информация стирается из элемента 1 и элемента 2. При записи в элемент 1 записывают информацию "1", а в элемент 2 - "0". При считывании сначала создают предварительный заряд (шаг 1), а затем к истоку, информационным шинам и словарным шинам прикладывают номинальное напряжение считывания (шаг 2). Считывание осуществляется измерением величины тока, который характеризует информацию, хранящуюся в ячейке 1, и протекает в информационной шине 1, и тока, который характеризует информацию, хранящуюся в ячейке 2, и протекает в информационной шине 2. Электрический ток в словарной шине 1 при значении информации "0" больше тока, соответствующего значению информации "1", что позволяет легко отличить друг от друга два возможных состояния ячейки памяти.

При напряжении, меньшем порогового, и хранении информации "0" на словарной шине 2 ток в ячейке 3 и ячейке 4 отсутствует независимо от хранящейся в них информации. Даже при большом количестве ячеек в матрице все они работают таким же образом, поскольку при этом напряжение считывания прикладывают только к словарной шине, управляющей ячейкой, из которой считывается информация, а на других словарных шинах, связанных с той же самой информационной шиной, устанавливают низкое напряжение. Ниже описана операция стирания. Операция стирания выполняется одновременно для элемента 1 и элемента 2. При выполнении операции проверки для каждого стертого бита необходимо иметь перечень ячеек, в которых информация должна быть стерта. До подачи на ячейку напряжения стирания на нее подается напряжение записи (шаг 1).

Осуществление этого шага предотвращает приложение напряжения стирания к ячейкам, в которых операция записи после стирания не была выполнена, и способствует подавлению нежелательных флуктуаций характеристик устройства. После этого в соответствии с перечнем ячеек устанавливают напряжение на соответствующей информационной шине (шаг 2).

Напряжение (например, 5 В), приложенное к информационной шине, которая связана с ячейкой, в которой стирание выполнено не полностью, должно быть выше, чем напряжение (например, 0 В), которое приложено к информационной шине, связанной с ячейкой, в которой стирание выполнено полностью. С целью проверить состояние ячейки элемента после подачи низкого напряжения стирания (например, - 10 В) (шаг 3) на словарную шину подают нормированное напряжение (например, 0,5 В) и контролируют изменение напряжения на словарной шине (шаг 4, шаг 5).

В результате, если величина порогового напряжения ячейки окажется более низкой, чем нормированное напряжение, то эта ячейка исключается из вышеупомянутого перечня (перечень ячеек, подлежащих стиранию). Операция стирания заканчивается, когда перечень стирания становится пустым, но если ячейки все еще остаются в перечне, то операция стирания выполняется снова, возвращаясь к шагу 2. На шаге 2 напряжение, которое приложено к ячейкам, удаленным из перечня стирания, (0 В), а разность потенциалов (в данном случае 10 В) относительно словарной шины также мала, что исключает возможность ненужного стирания. В такой последовательности операции повторяются для ячеек, в которых требуется стирание, вплоть до того, пока необходимое пороговое напряжение не станет меньше нормированной величины.

Операция записи заключается в записи информации, представленной "0" или "1", в элемент 1 и элемент 2. При записи на информационную шину, соответствующую ячейке из перечня ячеек, в которые должна быть записана "1", подается напряжение (шаг 1).

Напряжение (например, 0 В), которое приложено к информационным шинам ячеек, в которых "1" записана не полностью, ниже напряжения, приложенного к информационным шинам ячеек, в которых запись "1" или "0" выполнена полностью; при этом задается большая разность потенциалов относительно словарной шины. Затем для проверки состояния ячейки после подачи (шаг 2) на нее высокого напряжения (например, 15 В) записи к словарной шине прикладывается нормированное напряжение (например, 2,5 В) и измеряется изменение напряжения (шаг 3, шаг 4).

Если измеряемое напряжение окажется выше, чем заданное пороговое напряжение, то ячейка удаляется из перечня ячеек, которые предназначены для записи. Иными словами, операция записи заканчивается при пустом перечне, но если ячейки все еще остаются в перечне, то вся процедура повторяется, начиная с шага 2. На шаге 2 напряжение (в данном случае 5 В), приложенное к информационной шине, больше для ячеек, удаленных из перечня, и небольшая разность потенциалов относительно словарной шины (в этом случае 10 В) позволяет избежать чрезмерно большого изменения значения порогового напряжения. В рассматриваемом примере речь шла о перечне ячеек для записи "1", однако точно так же можно использовать и перечень ячеек, в которые запись "1" выполнена, или перечень ячеек для записи "0", причем эти перечни можно дополнительно использовать при операции контроля записи, которая может быть закончена в тот момент, когда все ячейки будут включены в перечень. Такой принцип может также использоваться применительно к перечню ячеек, в которых выполняются операции стирания. Для упрощения описания все приведенные выше определения будут использоваться и в дальнейшем.

В этом варианте поликристаллический кремний использовался в шинах данных, шинах стоков, словарных шинах и каналах, однако использование такого материала не обязательно и для этих целей вместо него можно использовать и другие различные полупроводниковые материалы или металл. Для формирования информационных шин, шин стоков и каналов можно также использовать КНД-подложку и объемную кремниевую подложку. Их сопротивление при использовании объемной кремниевой подложки снижается, что позволяет увеличить быстродействие памяти. Для формирования каналов используется нелегированный поликристаллический кремний, однако с этой же целью можно использовать поликристаллический кремний с примесями. Кроме того, в этом варианте в качестве проводника электрического тока и в качестве среды для хранения электрических зарядов и хранения информации используют тонкий слой (1) поликристаллического кремния; однако формирование области низкого сопротивления в тонком слое, выполняющей роль проводника и накапливающей заряды для сохранения информации, может быть выполнено в других местах схемы. В этом случае кроме полупроводникового материала для накопления электрических зарядов может использоваться и металл. При этом, как было указано выше при рассмотрении принципа работы элемента, область хранения электрических зарядов имеет вид небольшой структуры, которая окружена областью высокого потенциального барьера. Такая структура отличается возможностью использования различных по размерам и свойствам материалов, поскольку путь протекания электрического тока и область захвата электрического заряда выполнены отдельно друг от друга.

Семнадцатый вариант

Устройство, выполненное согласно семнадцатому варианту, показано на фиг.35 и 36.

Принцип использования регистра для хранения перечня ячеек для варианта, показанного на фиг.35 и 36, такой же, как и в шестнадцатом варианте, работа которого проиллюстрирована на фиг.34. Последовательность операций в этом варианте показана на фиг.35. Структурная схема полупроводникового запоминающего устройства для этого варианта показана на фиг.36. Количество шин ввода/вывода можно уменьшить, последовательно выполняя обмен информацией с внешними устройствами в определенной последовательности с использованием сдвигового регистра. Принцип работы этой ячейки памяти такой же, как и для шестнадцатого варианта. Каждый бит регистра соответствует информационной шине. В этом варианте ячейка 1 (и ячейка 3) соответствуют первому биту регистра, а ячейка 2 (и ячейка 4) соответствуют следующему биту регистра. При стирании информации неполному стиранию соответствует состояние "1", а полному стиранию соответствует состояние "0". Иными словами, при стирании информации в элементе 1 или в элементе 2 состояние {1, 0} регистра обозначает, что стирание элемента 2 выполнено полностью или что стирание элемента 2 не завершено. При возврате к шагу 2, когда бит регистра соответствующей информационной шины равен "1", к шине данных прикладывается необходимое для стирания напряжение (например, 5 В). Процесс проверки стирания заканчивается, когда потенциал соответствующего бита регистра станет равен 0 (например, 0 В) и когда все биты регистра станут равными нулю (0).

Во время записи в ячейку информации на шаге 1 записанный бит информации будет инверсным по отношению к соответствующему значению бита регистра. Иными словами, наличие в регистре во время выполнения шага 1 бита {0, 1} означает, что в ячейку 1 записана "1", а в ячейку 2 записан "0". В дальнейшем после выполнения шага 2 при полной записи в ячейку информации "1" информация на входе соответствующего бита регистра будет равна "0". Если на шаге 1 соответствующий бит регистра будет равен "1", то на информационной шине, как при стирании, создается соответствующий потенциал (например, 0 В), а если бит регистра равен "0", то к этой шине прикладывают высокое напряжение (например, 5 В). Операция контроля записи заканчивается, когда все биты регистра будут равны "0".

Восемнадцатый вариант

Принцип работы устройства, выполненного согласно восемнадцатому варианту, показан на фиг.37.

В этом варианте проверка стирания не выполняется для каждого бита, а цикл стирания считается завершенным полностью, когда пороговое значение для всех ячеек, в которых должно быть выполнено стирание, станет меньше заданного порогового напряжения. При таком способе стирания на шаге 2 напряжение стирания подается на все выбранные ячейки. Контроль каждого бита при этом не является необходимым, и поэтому этот способ отличается относительной простотой. Во избежание чрезмерного стирания на ячейки необходимо подавать стабильное напряжение. Применительно к самой ячейке стирание означает инжекцию электронов, и поэтому для окончания цикла для всех ячеек, в которых проводится стирание, на них требуется создать потенциал больше заданного порогового напряжения. При таком способе практически во всех ячейках, на которых потенциал превышает пороговое напряжение, при повторном стирании происходит снижение электрического тока, что позволяет существенно уменьшить потребление тока во время операции стирания.

Девятнадцатый вариант

Девятнадцатый вариант выполнения предлагаемого в изобретении устройства показан на фиг.38 и 39.

Структура ячейки памяти в этом варианте такая же, как и в семнадцатом варианте. Помимо выполнения операций проверки записи и стирания, этот вариант также отличается выполнением во время хранения информации операции регенерации. Как указано в описании первого варианта, в ячейке памяти во время записи информации при небольшом количестве сохраняемых электронов с большой вероятностью возникают явления типа теплового возбуждения и туннельного эффекта. То же самое относится и к хранению информации, что является причиной неустойчивой работы ячейки при хранении информации. Однако известный способ стабилизации хранения информации увеличением толщины (или увеличением ширины потенциального барьера) изолирующей пленки между областью истока и областью, где хранятся электрические заряды, не является оптимальным, т.к. время записи при этом существенно возрастает. Предлагаемое полупроводниковое запоминающее устройство отличается высокой скоростью записи и стирания, такой же как в блоках флэш-памяти, однако, выполняя операцию восстановления во время хранения информации, можно обеспечить одновременно и высокие скорости записи и стирания и устойчивое хранение информации. Кроме того, применительно к ДЗУПВ, которые широко используются как энергозависимая память с высоким уровнем интеграции, предлагаемый запоминающий элемент может быть выполнен из одной ячейки на основе одного транзистора, что позволяет создать элемент памяти с простой структурой и высокой степенью интеграции.

Схема устройства согласно этому варианту показана на фиг.38. В этом варианте, в отличие от семнадцатого варианта, предусмотрено использование двух типов регистров. Последовательность этапов регенерации информации показана на фиг.39. Так же, как и в шестнадцатом варианте, в этом варианте предусмотрено использование четырех смежных элементов памяти. Последовательность операций считывания, стирания и записи соответствует семнадцатому варианту выполнения изобретения, и все операции последовательно повторяются при выборе словарных шин. Данные со словарных шин считывают и сохраняют в регистре 1. В данном варианте каждый бит информации хранится в регистре 1 в инвертированном виде по отношению к информации ячейки памяти. После этого выполняется операция стирания, описанная выше для семнадцатого варианта выполнения изобретения. Во время операции стирания данные, считанные из регистра 2, теряются, что определяет необходимость подготовки регистра 2. Данные из регистра 1 еще раз переписываются в ячейку памяти. Все эти операции последовательно повторяются при переключении словарных шин. Устойчивое хранение информации обеспечивается тем, что период операции регенерации существенно меньше среднего времени, в течение которого происходит потеря хранящейся в памяти информации. Регистр 1 или регистр 2 используются для проверки операций стирания и записи. При этом при временном хранении информации регистра 1 в регистре 2 можно стереть информацию в регистре 1. По окончании операции стирания и после перезаписи информации из регистра 2 в регистр 1 выполняется операция записи. Операции записи, стирания и считывания выполняются аналогично семнадцатому варианту. При этом, однако, в операцию считывания необходимо внести коррективы, поскольку в данном случае для повышения быстродействия при выполнении операций стирания и записи ширина области потенциального барьера или высота потенциального барьера между областью захвата электрического заряда и внешними областями должна быть уменьшена. При этом во время операции считывания сохраненная информация в памяти будет потеряна, и поэтому для предотвращения такой потери информации ее необходимо перезаписывать. Последовательность такой операции такая же, как и для операции регенерации, а единственное отличие состоит в том, что считанная информация передается во внешнее устройство. Такой же способ используется и в других вариантах, выполняющих операцию регенерации.

Двадцатый вариант

Двадцатый вариант выполнения предлагаемого в изобретении устройства показан на фиг.40 и 41. Блок-схема этого устройства показана на фиг.40. Последовательность выполнения операции регенерации показана на фиг.41.

Этот вариант отличается от девятнадцатого тем, что при выполнении операция проверки стирания не выполняется для каждого бита, и операция стирания завершается, когда во всех ячейках, информация в которых должна быть стерта, напряжение станет ниже заданного порогового напряжения. Во всех других отношениях этот вариант аналогичен девятнадцатому варианту и отличается тем, что в нем не требуется иметь регистр на каждой информационной шине во время операции стирания, поскольку проверка стирания не выполняется для каждого бита, а также тем, что в нем не требуется второй регистр.

Двадцать первый вариант

Блок-схема двадцать первого варианта выполнения изобретения показана на фиг.42.

Отличительная особенность этого варианта состоит в том, что в одной ячейке сохраняется больше одного бита информации (многозначное хранение информации). Структура элемента памяти в этом варианте такая же, как и в шестнадцатом варианте.

На фиг.43 показана экспериментальная характеристика блока ячеек по этому варианту выполнения изобретения. На графике показано изменение электрического тока в информационной шине во времени при напряжении на шине истока 0 В, на информационной шине 2 В и на словарной шине 9 В. При небольшом увеличении электрического потенциала на словарной шине инжекция электронов замедляется, что упрощает процесс измерения изменений тока во времени. Из графика видно, что при единичном накоплении электронов в области хранения в пороговом напряжении происходят изменения, связанные с рассеиванием или дисперсией, и электрический ток изменяется ступенчато. Каждому пороговому значению соответствует разная информация, что делает возможным многозначное хранение информации. Например, состоянию, при котором накоплен один электрон, соответствует информация "0, 0", двум накопленным электронам соответствует информация "0, 1", трем накопленным электронам соответствует информация "1, 0", а четырем накопленным электронам соответствует информация "1, 1", что означает возможность хранения двух битов. Этот вариант изобретения отличается простой идентификацией состояния по сравнению с устройствами с многозначным хранением, информация в которых определяется последовательным сравнением характеристик. Структура запоминающего устройства в этом варианте изобретения аналогична структуре девятнадцатого варианта и отличается тем, что регистры, соответствующие каждой из словарных шин, имеют большое количество битов, а также напряжением и временными характеристиками при выполнении операций записи и считывания. В этом варианте изобретения захват одного электрона соответствует накоплению одной части информации, но, как уже неоднократно упоминалось, при захвате и удалении электронов происходят вероятностные процессы, которые вызывают появление нестабильности и сбоев в работе памяти и ухудшают ее характеристики в части записи и стирания информации. На повышение стабильности хранения информации в памяти эффективно влияет выполнение операции регенерации информации и выполнение операции проверки при записи и стирании. Запись многозначной информации осуществляется изменением времени записи (длительности каждого импульса записи или их суммы). Время записи характеризуется величиной, пропорциональной длительности записи. Как и в шестнадцатом варианте, область хранения в этом устройстве имеет небольшие размеры, а инжекция одного электрона влияет на вероятность инжекции следующего электрона, однако функция, описывающая этот эффект относительно числа захваченных электронов, имеет вид экспоненты. Для выборочной записи информации предпочтительно увеличивать количество значений напряжения записи, а не время записи. Напряжение записи меняется пропорционально, т.к. при инжекции электронов под действием напряжения от внешнего источника для стирания информации только изменением потенциала в области захвата зарядов существует большая вероятность того, что следующий электрон будет инжектирован на предыдущий. Необходимо отметить, что для этого можно одновременно использовать различные метод изменения напряжения записи и метод изменения времени записи. Для выполнения операции считывания в этом случае из-за большого количества считываемых состояний требуется использовать генератор опорного напряжения. В многозначном запоминающем устройстве для выполнения операции контроля или операции регенерации многозначной информации требуется также иметь соответствующие устройства для хранения множества значений информации.

Устойчивая работа запоминающего устройства обеспечивается большим количеством накопленных электронов (если, например, пять электронов соответствуют совпадению информации), которые более эффективно характеризуют записываемую информацию, чем один электрон. При этом структура памяти и последовательность операции остаются такими же. Устройство памяти, в котором хранение информации осуществляется большим количеством электронов, отличается меньшей по сравнению с устройством, использующим для хранения один электрон, вероятностью возникновения указанных выше явлений и более устойчивой работой. При этом изменяются в лучшую сторону и другие характеристики устройства, в частности удлиняется цикл операции регенерации и снижается потребляемый ток.

Двадцать второй вариант

Операция регенерации для двадцать второго варианта выполнения изобретения показана на фиг.44.

Этот вариант отличается тем, что операцию регенерации выполняют во время хранения информации, а проверку стирания/записи не производят. Структура этого элемента памяти такая же, как и в двадцать втором варианте, однако кремниевые кристаллические частицы в области хранения имеют размер около 4 нм. При операции записи и инжекции одного электрона в одну такую кристаллическую частицу вероятность инжекции во вторую кристаллическую частицу существенно снижается. Время, требуемое для инжекции второго электрона, намного больше времени, необходимого для инжекции первого электрона. Поэтому напряжение записи требуется поддерживать достаточно долго в течение времени, которое больше среднего времени инжекции одного электрона, а с учетом некоторого вероятностного отклонения это время, кроме того, должно быть меньше, чем среднее время, необходимое для инжекции двух электронов. Следовательно, этот вариант обеспечивает устойчивое хранение информации, и при хранении одного бита в запоминающем элементе или при многоуровневом хранении данных в виде большого количества битов в одной ячейке не требуется выполнять операции проверки.

Ниже описаны отдельные примеры периферийных схем с небольшой площадью поверхности, которые работают с небольшими электрическими зарядами, имеют низкий уровень шума и наиболее пригодны для использования с одноэлектронными блоками памяти, чувствительными к воздействию шума, а также способы изготовления таких периферийных схем, имеющих требуемые характеристики и небольшую площадь поверхности, которые позволяют создать интегрированные запоминающие элементы с высокой степенью интеграции, соответствующие вариантам выполнения изобретения с двадцать третьего по двадцать пятый.

Условное обозначение элементов этих устройств показано на фиг.45. Во всех этих устройствах для того, чтобы отличить их от обычного полевого транзистора, область захвата электрического заряда изображена черной точкой, показанной на схеме полупроводникового элемента памяти, изображенного на фиг.45.

Двадцать третий вариант

Схема полупроводникового запоминающего устройства согласно двадцать третьему варианту выполнения изобретения и графики, иллюстрирующие операции считывания, стирания и записи, показаны на фиг.46-49.

Принципиальная схема этого варианта показана на фиг.47. На фиг.46 для простоты показана только одна пара информационных шин, хотя на практике в полупроводниковом запоминающем устройстве имеется много таких шин, расположенных, как показано на чертеже, рядом друг с другом. Показанные на фиг.46 элементы ММ1, ММ2, ММ3, ММ4 образуют многослойную матрицу памяти и расположены в ее верхних и нижних слоях. МОП-транзистор М3 и МОП-транзистор М4 представляют собой МОП-транзисторы выборки локальных информационных шин. ММ1, ММ3 представляют собой запоминающие элементы нижнего слоя и соединены в нижнем слое с локальной информационной шиной LDL. MM2, ММ4 являются запоминающими элементами верхнего слоя и соединены в верхнем слое с локальными информационными шинами LDU. Шина истока выполнена общей для верхних и нижних элементов. Шина LDL соединена с локальной информационной шиной D1 через транзистор М3. Шина LDU соединена с локальной информационной шиной D1 через транзистор М4. Группа из матрицы запоминающих элементов и МОП-транзистора выборки локальных информационных шин в дальнейшем называется блоком памяти. В устройстве имеются также общие информационные шины D2 и D1. На информационной шине D2 расположен вспомогательный блок памяти, состоящий из вспомогательных запоминающих элементов DMM1, DMM2, DMM3, DMM4 и МОП-транзисторов M1 и М2 выборки локальной информационной шины, которые соединены с другими элементами схемы так же, как и основной блок памяти.

Временные диаграммы, иллюстрирующие работу схемы, показаны на фиг.48 и 49. Для разрядки этих схем на общие информационные шины D1 и D2 используются МОП-транзисторы М5 и М6 предварительного разряда. Кроме того, эти общие информационные шины D1 и D2 соединены через МОП-транзисторы М7 и М8 с усилителями считывания (дифференциальными усилителями), состоящими из транзисторов М13, М14, М15, М16.

Для работы усилителей считывания они через транзисторы М11, M12 соединяются с источником питания. Для разрядки усилителей считывания они соединены с двух сторон с шинами D3 и D4 ввода/вывода через МОП-транзисторы М9 и М10.

Ниже описаны операции считывания, стирания и записи, выполняемые предложенным в этом варианте устройством. Это устройство отличается тем, что чтение и запись осуществляются переключением верхнего и нижнего запоминающих элементов. Кроме того, в приведенном ниже описании высокий уровень порогового напряжения запоминающего элемента верхней области обозначен как "1", а низкий уровень порогового напряжения обозначен как "0". Кроме того, высокому уровню соответствует также логическая "1", а низкому уровню соответствует логический "0". При необходимости логические уровни и пороговые напряжения могут быть, как очевидно, инвертированы.

До рассмотрения особенностей работы схемы, показанной на фиг.47, поясняется, каким образом меняются напряжения, приложенные к запоминающим элементам при выполнении операций записи и стирания.

Для операции считывания на ячейку памяти, которая предназначена для считывания (в данном случае ячейка ММ1), и на локальную информационную

шину соответствующего вспомогательного элемента (в этом случае DMM1) подается напряжение предварительного заряда (например, 2,5 В), а к словарной шине (W1) и шине (DW1) вспомогательного элемента памяти подается напряжение считывания (например, 2,5 В), в результате чего происходит включение ММ1 и ММ2 и разрядка локальной информационной шины (LDL) и локальной вспомогательной информационной шины (DLDL). На вспомогательном запоминающем элементе DMM1 заранее установлено состояние с пороговым напряжением в интервале от "1" и "0". Поэтому, когда в ММ1 данные равны "0", напряжение на LDL быстро уменьшается, а когда эти данные равны "1", напряжение быстро уменьшается на DLDL, в результате чего на LDL поддерживается высокое напряжение.

При выполнении операции стирания напряжение на верхних LDL и нижних LDU информационных шинах и шине S истока соответствует высокому уровню (например, 5 В), при этом к словарной шине W1 приложено напряжение стирания (например - 10 В), в результате чего происходит падение пороговых напряжений во всех запоминающих элементах.

При выполнении операции записи на шине (S) истока установлен высокий уровень напряжения (например, 5 В), на локальной информационной шине LDL запоминающего элемента (в данном случае ММ1), в котором должна быть записана "1", установлено напряжение 0 В, а на локальную информационную шину LDU запоминающего элемента (в данном случае ММ2), в который должен быть записан "0", подается высокое напряжение (например, 5 В) и на словарную шину W1 подается напряжение записи (например, 15 В). При приложении к словарным шинам и шинам данных ММ1 напряжения 15 В пороговое напряжение возрастает. Такой процесс происходит при записи "1". При приложении к информационным шинам, словарным шинам, шинам истока и словарным шинам ММ2 напряжения 10 В не происходит повышения порогового напряжения. Такой процесс происходит при записи "0".

В приведенном выше описании значения напряжений указаны только в качестве примера. Существенным является то, что во время записи пороговое напряжение повышается относительно приложенного напряжения записи на очень короткое время до предельно допустимого уровня, а во время стирания пороговое напряжение снижается относительно напряжения стирания на очень короткое время также до предельно допустимого уровня.

Напряжение на шине истока и на локальной информационной шине запоминающего элемента, в который записывается "0", сохраняет повышенное пороговое напряжение на максимально возможном высоком по отношению к записи "1" уровне, а во время считывания напряжение словарной шины и напряжение локальной информационной шины ограничивают повышение порогового напряжения максимально возможным низким уровнем.

Ниже подробно описана операция считывания, выполняемая с использованием элементов ММ1 и ММ2 памяти и вспомогательных элементов DMM1, DMM2. При этом предполагается, что информация "0" записана в нижнюю ячейку ММ1 памяти, а "1" записана в верхнюю ячейку ММ2 памяти.

Временная диаграмма операции считывания показана на фиг.48. Вначале LD1 и DLD1 находятся под напряжением высокого уровня, локальная информационная шина, выбранная МОП-транзистором М3, и локальная вспомогательная информационная шина, выбранная МОП-транзистором M1, включены, локальная информационная шина LDL соединена с общей информационной шиной D1, локальная вспомогательная информационная шина DLDL соединена с общей информационной шиной D2. Затем на PDG задается напряжение высокого уровня, МОП-транзисторы М5, М6 перезарядки переключаются и происходит перезарядка LDL, DLDL, D1 и D2. На SADG также задан высокий уровень напряжения, усилитель считывания и МОП-транзистор разрядки М9, М10 включены, и напряжение на обоих входах D3, D4 усилителя считывания снижается до потенциала "земли". Затем включают словарную шину W1 и вспомогательную словарную шину DW1, и информационная шина начинает разряжаться. При этом в запоминающем элементе ММ1 записан "0", и его пороговое напряжение ниже, чем вспомогательного запоминающего элемента DMM1, а более быстрое падение напряжения на D1, чем на D2, определяет быструю разрядку. Затем на T1G задается высокое напряжение, МОП-транзисторы М7, М8 включаются, и по общим информационным шинам D1 и D2 напряжение поступает на усилитель считывания. После этого напряжение на SAP снижается до низкого уровня, а на SAN повышается до высокого уровня, в результате чего происходит включение МОП-транзисторов М11 и М12 и включение усилителя считывания, а разность напряжений на двух шинах ввода/вывода D3 и D4 возрастает до напряжения источника питания. Такой процесс обеспечивает считывание данных из нижнего запоминающего элемента ММ1, причем считывание состояния верхнего элемента ММ2 памяти происходит аналогичным образом. В это время в качестве МОП-транзисторов выборки локальных информационных шин (шины сигналов LD2, DLD2) используются транзисторы М2, М4. Словарная шина W1 и вспомогательная словарная шина DW включаются, и начинается разрядка информационной шины, поскольку из-за того, что пороговое напряжение для ММ2 выше, чем пороговое напряжение DMM4, разрядка D1 происходит более медленно, чем D2, и напряжение на ней остается высоким.

Ниже описан процесс выполнения операции стирания. До начала стирания во всех ячейках выполняется запись. Такая запись необходима для того, чтобы предотвратить чрезмерное стирание ячеек (пороговое значение не должно превышаться) при непрерывной записи "0". На LD1 и LD2 задается высокое напряжение, МОП-транзисторы M1, M2 выборки включают локальные информационные шины, и верхние и нижние локальные информационные шины LDL и LDU соединяются с общей информационной шиной D1. На PDD подается низкое напряжение, а на PDG подается высокое напряжение, МОП-транзисторы М5, М6 предварительного разряда информационной шины находятся во включенном состоянии. На словарную шину W1 в точку, где напряжение между LDL и LDU достигает высокого уровня, подается напряжение записи. Напряжение на PDD повышается, и транзисторы M1, M2, М5 включаются. На словарную шину W1 в точку с высоким напряжением между верхними и нижними информационными шинами LDL и LDU подается напряжение стирания. Такой процесс позволяет одновременно стирать информацию как в верхних, так и в нижних элементах.

Ниже описана операция записи. При этом предполагается, что в нижнем запоминающем элементе ММ1 записан "0", а в верхнем запоминающем элементе ММ2 записана "1". Во время записи напряжение на верхних и нижних информационных шинах должно быть разным. Однако во время записи выбор элемента памяти должен быть таким, чтобы напряжение, приложенное к локальной информационной шине, было постоянным (неизменным). Поэтому запись в верхние и нижние ячейки должна быть выполнена отдельно. Во избежание неблагоприятного воздействия на запоминающий элемент процесса записи в другую ячейку на локальную информационную шину подается переменное напряжение. На шину D3 ввода/вывода усилителя считывания подается низкое напряжение, на LD2 подается высокое напряжение, МОП-транзистор (М4) выборки локальной информационной шины включен, а верхние локальные информационные шины LDU установлены в состояние низкого уровня. Затем на LD2 подается низкое напряжение, М4 выключается, и на шину подается переменное напряжение. Затем на шинах D3 и LD1 устанавливается высокое напряжение, МОП-транзистор М3 выборки локальной информационной шины включается, и напряжение на нижних локальных шинах LDL передачи повышается. После этого на словарной шине W1 устанавливается высокое напряжение записи, и при этом М3 остается включенным. Такой процесс позволяет записать "0" в ММ1. В этом случае М2 должен находиться в таком состоянии, чтобы напряжение на LDU возросло, а запись "1" в ММ2 была невозможна.

Затем напряжение на LD1 снижается, и к LDL, при переключении М3, прикладывается переменное напряжение. После этого напряжение на D3 снижается, а на LD2 повышается, транзистор М4 включается, и напряжение на LDU снижается. При этом на W1 подается напряжение записи. Этим напряжением в ММ2 записывается "1". При этом ММ1 включен, а напряжение LDL не меняется, и в ММ1 записывается "0".

Этот вариант выполнения изобретения отличается тем, что локальные информационные шины для каждого из расположенных один за другим запоминающих элементов соединены с одной общей информационной шиной МОП-транзистором выборки и переключаются в определенном порядке во время операции записи и считывания, что исключает необходимость в увеличении числа общих информационных шин или усилителей считывания, даже если ячейки памяти образуют многослойную структуру, и позволяет не увеличивать площадь поверхности (или размеры) периферийных элементов интегральной схемы.

Запоминающий элемент в этом варианте содержит два слоя, однако его можно выполнить и трехслойным. Кроме того, локальную информационную шину можно разместить на плоскости, а не на многослойной структуре. Возможно также комбинированное решение с размещением многослойной структуры локальных информационных шин на плоской поверхности.

Двадцать четвертый вариант

Ниже со ссылками на фиг.50 описаны схемы считывания, записи и стирания полупроводникового запоминающего устройства согласно двадцать четвертому варианту выполнения изобретения. Этот вариант отличается от показанного на фиг.46 тем, что запоминающие элементы выполнены во всех точках пересечения словарных шин и информационных шин.

В настоящее время известны способы взаимного расположения усилителя считывания и информационной шины таким образом, чтобы информационные шины с обеих сторон усилителя считывания были выполнены либо прямыми, либо согнутыми в одном и том же направлении. Преимущество прямой формы шин состоит в том, что запоминающие элементы можно расположить во всех точках пересечения информационных шин и словарных шин, что обеспечивает высокую степень интеграции, однако у нее есть и недостаток, связанный с высоким уровнем шума, генерируемого в словарных шинах. Преимуществом согнутой формы шин, наоборот, является низкий уровень шума в словарных шинах, а ее недостатки связаны с тем, что при такой форме шин запоминающие элементы невозможно разместить во всех точках пересечения информационных шин и словарных шин. В этом варианте изобретения запоминающие элементы расположены во всех точках пересечения информационных шин и словарных шин, при этом информационные шины выполнены согнутыми. При считывании из запоминающего элемента ММ1 запоминающие элементы ММ7 и ММ8 также возбуждаются. Однако МОП-транзисторы М7 и М8 выборки локальных информационных шин при этом выключены, и на общей информационной шине D2 никаких помех не возникает. Запоминающий элемент при считывании является энергонезависимым, и поэтому никакого изменения в данных, записанных в ММ7 и ММ8, не происходит. Преимуществом одноэлектронных блоков памяти является очень небольшие по размерам структуры, а их недостаток связан с работой на малом токе и повышенной чувствительностью к шуму. В предлагаемом в изобретении устройстве информационные шины выполнены согнутыми и не чувствительны к шуму, и поэтому такой запоминающий элемент обладает преимуществами высокого уровня интеграции.

В этом варианте считывание информации из всех запоминающих элементов по одной и той же словарной шине выполняется за четыре шага. Однако запись информации может быть выполнена за два шага, как и в двадцать третьем варианте выполнения, а стирание - за один шаг, т.к. общие информационные шины выполнены раздельными.

В этом варианте использованы двухслойные запоминающие элементы, при этом, однако, их можно выполнить с тремя или большим количеством слоев. Локальные информационные шины можно разместить на плоскости, не используя многослойную структуру. Возможна также комбинация таких решений с многослойной структурой локальных информационных шин, размещенных на плоскости. В предложенном устройстве достаточно использовать только одну локальную информационную шину. Принципиальным аспектом является размещение запоминающих элементов во всех пересечениях соответствующих общих информационных шин и словарных шин.

Работа устройства в соответствии с данным вариантом была рассмотрена выше на примере использования одноэлектронной памяти, однако при энергонезависимом считывании из ячейки памяти другие элементы можно выполнить в виде элементов памяти с плавающим затвором или блоков флэш-памяти.

Двадцать пятый вариант

Схема ввода/вывода и проверки полупроводникового запоминающего устройства в соответствии с двадцать пятым вариантом показана на фиг.51. Схема ввода/вывода и проверки содержит схему переноса, которая передает данные от усилителя считывания к сдвиговому регистру, схему А11 (дискриминатор) определения всех "0", проверяющую, действительно ли все данные при считывании равны "0", схему A11 (дискриминатор) определения всех "1", которая определяет, действительно ли все считываемые данные равны "1", и сдвиговый регистр, который временно хранит данные с усилителя считывания и затем последовательно выдает эти данные на внешнее устройство. Сдвиговый регистр используется для того, чтобы вводить записываемые данные из внешней схемы и посылать их для записи к ячейкам памяти. Сдвиговый регистр также определяет состояние флажка, свидетельствующего об окончания записи при выполнении операции проверки. В устройстве имеется четыре сдвиговых регистра, соответствующих верхним и нижним ячейкам памяти, по два сдвиговых регистра для каждой общей информационной шины.

Схемы сдвиговых регистров 2, 3 и 4 на фиг.51 не показаны, а показаны только сигнальные шины. В качестве матрицы ячеек памяти используется структура, показанная в двадцать четвертом варианте выполнения изобретения, при этом, однако, можно также использовать и другие структуры.

Ниже приведено описание операций считывания, записи, проверки стирания и проверки записи.

Сначала рассмотрена операция считывания. При считывании данных из запоминающего элемента ММ1 по процедуре, описанной для двадцать третьего и двадцать четвертого вариантов выполнения изобретения, информация появляется на шине D3 ввода/вывода усилителя считывания. Затем на шине Р0 переноса задается высокое напряжение, а на шине Р1 задается низкое напряжение, и включаются транзисторы М21 и М22. Если информация в D3 равна "0", то М23 включен, и этот "0" через М21 и М23 появляется на шине D5 ввода/вывода сдвигового регистра. Если информация в D3 равна "1", то М24 включен, и эта информация появляется на шине ввода/вывода в виде "1" сдвигового регистра через М22 и М24. Затем на SRMF подается низкое напряжение и выключается главная обратная связь для сдвигового регистра 1. При высоком напряжении сигнала на SRI1 включается М39, и данные поступают на сдвиговый регистр 1. При высоком напряжении на SRMF1 включается М41, и данные удерживаются в регистре с помощью главной обратной связи сдвигового регистра 1. Такая процедура повторяется для ММ2, ММ7 и ММ8, и соответствующие данные поступают на сдвиговые регистры 2, 3 и 4. В завершение SRMF и SRSF1, SRSF2, SRSF3 и SRSF4 поочередно инвертируются, при этом все четыре сдвиговых регистра работают одновременно и выдают информацию на внешнее устройство.

Далее рассмотрена операция записи. Данные для ввода в сдвиговый регистр находятся в DI1, DI2, DI3 и DI4, поочередно инвертируются в SRMF и SRSF1, SRSF2, SRSF3 и SRSF4, при этом все четыре сдвиговых регистра работают одновременно и данные передаются в соответствующую информационную шину. При окончании передачи данных на SRSF устанавливается низкое напряжение, а на SRMF1, SRSF2, SRSF3 и SRSF4 устанавливается высокое напряжение, и обратная связь образуется только в ведущей части устройства. После этого шага напряжение на SRO1, SRI1, T2G поднимается, как описано для второго варианта выполнения изобретения, М44, М39 и М25 включаются, данные передаются на шину D3 ввода/вывода усилителя считывания, и выполняется запись.

Ниже рассмотрена операция проверки стирания. Проверка стирания заключается в считывании информации из элементов памяти, в которых она была стерта, подтверждении (проверке) того, что стирание было завершено, и повторном стирании тех ячеек памяти, в которых стирание было выполнено не до конца. Стирание может осуществляться одновременно в обеих, верхних и нижних, ячейках памяти, как во втором варианте выполнения изобретения, но при стирании в режиме проверки оно должно выполняться отдельно для верхних и нижних элементов памяти. Вначале осуществляется считывание и ввод данных в сдвиговый регистр. Затем на A0G устанавливается высокое напряжение, включаются М31, М33, и шины D5, D6 ввода/вывода сдвигового регистра заземляются. После установки на AL0 высокого напряжения, создается высокоомное состояние. Затем на SRO1 устанавливается высокое напряжение, включается М44, и данные выводятся из сдвигового регистра 1. Данные из сдвиговых регистров с 2-го по 4-ый последовательно выводятся во внешнюю схему точно таким же образом. При всех данных на выходе, равных "0", высокое напряжение на AL0 поддерживается без выключения М32, М34. Если даже один бит из этих выходных данных равен "1", то М32 включается, и напряжение на AL0 падает. Напряжение на AL0 является, таким образом, контрольным, а его падение означает, что стирание выполнено не полностью.

Ниже описана операция проверки записи. Подтверждение того что все считанные данные равны "0", достаточно при выполнении проверки стирания, однако при проверке записи данные записи для каждого элемента памяти отличаются друг от друга, и поэтому необходимо иметь граф, который показывает, закончена ли запись для каждого запоминающего элемента. В этом варианте изобретения этот граф записан в сдвиговый регистр. Во время первоначальной операции записи данные, записанные в сдвиговый регистр, представляют собой инвертированные данные (этот метод удобен из-за необходимости согласования напряжений на локальных информационных шинах со значениями сигналов сдвигового регистра). Эти инвертированные данные интерпретируются как "1" на графе окончания записи. Иначе говоря, "0" обозначает, что запись "1" выполнена не полностью, с другой стороны, "1" обозначает, что запись "1" выполнена полностью или что необходимости начинать запись сначала не было (записан "0"). При этом чтение выполняют после того, как была выполнена запись, и данные сдвигового регистра перезаписывают как "1" только при считывании "1", а проверка может быть выполнена в том случае, когда все данные сдвигового регистра равны "1". Данные сдвигового регистра перезаписываются в "1" только в том случае, когда считанные данные равны "1". Во время считывания после окончания записи в отличие от обычного считывания на Р1 установлено низкое напряжение, но на Р0 высокое напряжение не установлено. Высокое напряжение передается через транзисторы М22 и М24 при считывании "1", однако при считывании "0" М21 и М24 выключены, и данные хранятся в сдвиговом регистре. При окончании обновления флажка, свидетельствующего об окончании записи, выполняется проверка того, являются ли все данные "1". Для этого сначала на A1G устанавливается высокое напряжение, при этом транзисторы М35, М37 включаются, и выполняется предварительная зарядка шин D5 и D6 ввода/вывода сдвигового регистра. Затем после снижения напряжения на AL1 схема переходит в высокоомное состояние. После увеличения напряжения на SRO1 данные из сдвигового регистра выводятся во внешнюю схему. При этом во внешнюю схему последовательно выводятся таким же образом и данные со сдвиговых регистров со 2-го по 4-ый. Если все выводимые данные будут равны "1", то низкое напряжение на AL1 поддерживается без переключения транзисторов М36, М38. Если даже один из этих выходов будет равен "1", транзистор М32 включится, а напряжение на AL1 повысится. Напряжение на AL1 поэтому является контрольным, и его повышение показывает, что запись выполнена не полностью.

В этом варианте перезапись значения флажка, свидетельствующего об окончании записи, проводится при использовании одной стороны схемы переноса только тогда, когда считываемые данные равны "1". При этом, подавая сигнал от флажка, свидетельствующего об окончании записи, на шину входа/выхода сдвигового регистра размеры периферийных схем можно не увеличивать. Кроме того, используя пороговое напряжение вспомогательного элемента в качестве опорного для операции считывания, операции проверки записи и операции проверки стирания, можно создать устройство, обладающее высокой устойчивостью к шуму.

В качестве сдвигового регистра, помимо устройства, структура которого показана на фиг.51, можно использовать любое устройство, обеспечивающее статическое хранение информации. Кроме того, при дополнительном использовании ключа для передачи данных к ячейке памяти в качестве сдвигового регистра можно использовать динамический сдвиговый регистр.

Двадцать седьмой вариант

Общая схема устройства согласно двадцать седьмому варианту выполнения изобретения изображена на фиг.52. Полупроводниковое запоминающее устройство в соответствии с этим вариантом по существу совпадает с устройством согласно двадцать шестому варианту и дополнено дешифратором, задающим устройством и схемой контроля. В центре этого устройства расположено большое количество блоков памяти, один из которых представляет собой вспомогательный блок памяти. Ниже описана работа устройства. Сначала на вход предварительного дешифратора команды (преддешифратора) подается команда, указывающая тип операции: считывание, стирание или запись. Затем напряжение, соответствующее каждой такой команде, передается в каждое задающее устройство через коммутатор напряжения по команде, которая подана на его вход. Затем по сигналу, который подается на вход дешифратора адреса, выбирается ячейка памяти. При подаче сигнала на вход по временной диаграмме, указанной для двадцать пятого варианта выполнения изобретения, в соответствующей ячейке выполняется операция считывания, стирания или записи.

Ниже подробно описан способ выбора элемента памяти. Адресный сигнал поступает на вход преддешифратора адреса и в дешифратор локальной информационной шины. Сигналы от преддешифратора адреса разбиты на две группы сигналов, которые поступают на входы дешифратора блока и дешифратора словарной шины. Этот процесс позволяет выбрать в одном блоке одну словарную шину.

Выбор верхних и нижних информационных шин выполняется с использованием сигналов от дешифратора локальной информационной шины. Верхние и нижние локальные информационные шины могут быть выбраны отдельно или одновременно в порядке, который определен преддешифратором команды. Этот вариант изобретения позволяет создать крупномасштабное полупроводниковое запоминающее устройство.

Двадцать восьмой вариант

Структурная схема двадцать восьмого варианта выполнения изобретения показана на фиг.53. В этом варианте имеется один дополнительный сдвиговый регистр, который добавлен к сдвиговому регистру из двадцать седьмого варианта выполнения изобретения и который позволяет выполнять операцию регенерации данных.

Таким образом, в настоящем изобретении согласно приведенному выше описанию предлагается малогабаритное полупроводниковое запоминающее устройство с высоким уровнем интеграции и раскрыт способ его эксплуатации.

1. Полупроводниковое запоминающее устройство, содержащее большое количество элементов памяти, каждый из которых содержит область истока и область стока, расположенные друг над другом, изолирующую пленку, расположенную между областями стока и истока, канальную область, содержащуюся в полупроводнике и соединяющую область истока с областью стока, электрод затвора для создания электрического поля в канальной области, область для хранения электрических зарядов, отделенную от канальной области потенциальным барьером, в которой запоминается указанное большое количество элементов памяти при изменении проводимости указанной канальной области в соответствии с количеством зарядов, при этом полупроводниковое запоминающее устройство содержит также большое количество периферийных схем, предназначенных для передачи сигналов к информационным и словарным шинам и содержащих усилитель считывания, регистр для сохранения записанной информации элементов памяти, регистр, который удерживает флажок, показывающий окончание записи при ее проверке, и схему, которая после операции записи сравнивает значение, считанное с ячейки памяти, со значением, зафиксированным флажком в конце записи, и переписывает значение, которое показывает флажок, причем по меньшей мере часть этих периферийных схем представляет собой элементы КМОП, состоящие из n-канальных МОП-транзисторов и р-канальных МОП-транзисторов.

2. Полупроводниковое запоминающее устройство, имеющее многослойную структуру и содержащее первую локальную информационную шину, первый промежуточный слой над первой локальной информационной шиной, шину истока над первым промежуточным слоем, второй промежуточный слой над шиной истока, вторую локальную информационную шину над вторым промежуточным слоем, причем этот первый и второй промежуточные слои являются изолирующими пленками, первую канальную область, соединенную с шиной истока и первой локальной информационной шиной и расположенную на боковой стороне многослойной структуры, и вторую канальную область, соединенную со второй шиной истока и второй локальной информационной шиной и расположенную на боковой поверхности многослойной структуры над первой канальной областью, область захвата электрического заряда, окруженную потенциальным барьером и расположенную в непосредственной близости от первой и второй канальных областей или внутри канальной области, расположенной на боковой стороне многослойной структуры, словарную шину, соединенную с канальной областью через изолирующую пленку затвора, и два полупроводниковых элемента памяти, расположенных над точками пересечения и под точками пересечения первой и второй локальной информационных шин и словарной шины, в которых хранение информации осуществляется изменением порогового напряжения полупроводника за счет контролируемого изменения количества носителей в области захвата электрического заряда, при этом полупроводниковые элементы памяти объединены последовательно в матрицу большим количеством локальных информационных шин и словарных шин, а первая и вторая локальные информационные шины соединены с одной и той же общей информационной шиной через транзисторы выборки.

3. Полупроводниковое запоминающее устройство по п.2, в котором транзисторы выборки имеют управляемые индивидуально электроды затвора.

4. Полупроводниковое запоминающее устройство по п.2, в котором общая информационная шина перекрывает эти первую и вторую локальные информационные шины.

5. Полупроводниковое запоминающее устройство по п.2, в котором контактное отверстие, соединяющее общую информационную шину с транзистором выборки, расположено между контактными отверстиями, соединяющими первую и вторую локальные информационные шины с транзистором выборки.

6. Полупроводниковое запоминающее устройство по п.2, в котором первая и вторая локальные информационные шины, соединенные с одной и той же общей информационной шиной через отдельные МОП-транзисторы выборки, имеют отдельную структуру диффузионного слоя для транзистора выборки и в котором контактное отверстие для общей информационной шины и этого отдельного участка диффузионного слоя проходит по крайней мере через одну локальную информационную шину.

7. Полупроводниковое запоминающее устройство по п.2, имеющее вспомогательную информационную шину, которая выполнена из такого же материала, что и основная локальная информационная шина, расположена параллельно ей, имеет, по существу, равную с ней ширину и не используется для хранения информации.

8. Полупроводниковое запоминающее устройство по п.2, имеющее изолирующую пленку, выполненную на внутренней стенке контактного отверстия шины истока или локальной информационной шины.

9. Полупроводниковое запоминающее устройство по п.2, в котором полупроводниковый материал, нанесенный на боковую поверхность изолирующей пленки, отделяющей шину истока от локальной информационной шины, имеет окисленную изолирующую пленку.

10. Полупроводниковое запоминающее устройство по п.2, в котором имеется полупроводниковый элемент, выполненный на поверхности полупроводниковой подложки, и в котором контактное отверстие перекрывает электрод затвора или диффузионный слой полупроводникового элемента, выполненного на полупроводниковой подложке, и по крайней мере шину истока или локальную информационную шину.

11. Полупроводниковое запоминающее устройство по п.2, в котором имеется вспомогательная структура, которая не используется в качестве локальной информационной шины, но изготовлена из того же материала, что и локальная информационная шина, и структура, в которой контактное отверстие для словарной шины расположено на этой вспомогательной структуре.

12. Полупроводниковое запоминающее устройство по п.2, в котором имеется вспомогательная структура, которая не используется в качестве локальной информационной шины, но изготовлена из того же материала, что и локальная информационная шина, и полупроводниковая пленка, перекрывающая на 1 мкм или больше в продольном направлении боковую сторону изолирующей пленки вспомогательной структуры.

13. Полупроводниковое запоминающее устройство по п.2, в котором шина от источника питания, по которой напряжение подается в схему считывания информации из полупроводникового элемента памяти, проходит параллельно словарной шине.

14. Полупроводниковое запоминающее устройство по п.2, в котором в качестве общей информационной шины используется второй слой снизу или верхний слой изготовленных из металла межсоединений.

15. Полупроводниковое запоминающее устройство по п.2, в котором имеется схема считывания информации из полупроводникового элемента памяти, которая соединена с общей информационной шиной через слой изготовленных из металла межсоединений, расположенный ниже общей информационной шины.

16. Полупроводниковое запоминающее устройство по п.2, в котором локальная информационная шина соединена с общей информационной шиной МОП-транзистором.

17. Полупроводниковое запоминающее устройство по п.2, в котором первая и вторая локальные информационные шины соединены с одной и той же общей информационной шиной отдельными МОП-транзисторами выборки, которые имеют разные электроды затвора, при этом на вход первой и второй локальных информационных шин через соответствующие электроды затворов подаются взаимоинверсные сигналы.

18. Полупроводниковое запоминающее устройство по п.2, имеющее устройство управления, предназначенное для выполнения первой операции стирания информации, хранящейся в полупроводниковом элементе памяти, второй операции повторного стирания информации, оставшейся в этом полупроводниковом элементе памяти при неполном стирании информации во время первой операции стирания, третьей операции записи информации 0 или 1 в этот полупроводниковый элемент памяти, четвертой операции повторной записи информации в этот полупроводниковый элемент памяти при неполной записи информации во время третьей операции и пятой операции считывания информации, хранящейся в полупроводниковом элементе памяти, а также имеющее регистр для хранения информации 0 или 1 во внешней части полупроводникового устройства, и устройство для хранения перечня полупроводниковых элементов памяти, в которых стирание информации было выполнено полностью, или перечня полупроводниковых элементов памяти, в которых стирание информации после первой операции стирания было выполнено неполностью, устройство для хранения информации, записанной в полупроводниковом элементе памяти во время третьей операции записи, и устройство для хранения перечня полупроводниковых элементов памяти, в которых стирание информации было выполнено полностью или перечня полупроводниковых элементов памяти, в которых после третьей операции стирание информации было выполнено неполностью, и устройство, использующее этот регистр для хранения информации, считанной с полупроводникового элемента памяти во время пятой операции считывания.

19. Полупроводниковое запоминающее устройство по п.2, которое выполняет первую операцию записи в полупроводниковый элемент информации 0 или 1, вторую операцию повторной записи информации в полупроводниковый элемент при неполной записи информации во время первой операции записи, и которое имеет регистр для хранения перечня полупроводниковых элементов памяти, в которые информация была записана полностью, или перечня полупроводниковых элементов памяти, в которые информация была записана неполностью после первой операции записи, и которое имеет устройство для повторной записи значений регистра в полупроводниковые элементы памяти, в которые информация была записана полностью.

20. Полупроводниковое запоминающее устройство по п.2, в котором устройство для перезаписи значений регистра, выполняемой в том случае, когда информация, свидетельствующая о полной записи информации, представляет собой напряжение высокого уровня, состоит из одного р-канального МОП-транзистора и одного n-канального МОП-транзистора и в котором исток n-канального МОП-транзистора соединен с источником напряжения высокого уровня, сток р-канального МОП-транзистора соединен со стоком n-канального МОП-транзистора, информация, свидетельствующая о полной записи информации, подается на вход затвора n-канального МОП-транзистора, сток n-канального МОП-транзистора соединен с входом регистра, хранящего информацию, свидетельствующую о том, что запись информации была выполнена полностью, а сигнал управления подается на вход затвора р-канального МОП-транзистора.

21. Полупроводниковое запоминающее устройство по п.2, в котором устройство для перезаписи значений регистра, выполняемой в том случае, когда информация, свидетельствующая о полной записи информации, представляет собой напряжение низкого уровня, состоит из одного n-канального МОП-транзистора и одного р-канального МОП-транзистора и в котором исток р-канального МОП-транзистора соединен с источником напряжения низкого уровня, сток n-канального МОП-транзистора соединен со стоком р-канального МОП-транзистора, информация, свидетельствующая о полной записи информации, подается на вход затвора р-канального МОП-транзистора, сток р-канального МОП-транзистора соединен со входом регистра, хранящего информацию, свидетельствующую о том, что запись информации была выполнена полностью, а сигнал управления подается на вход затвора n-канального МОП-транзистора.

22. Полупроводниковое запоминающее устройство, выполненное на подложке и состоящее из большого количества ячеек памяти для хранения информации путем накапливания или разрядки электрических зарядов и в котором группа из двух ячеек памяти расположена вертикально на подложке, причем эти ячейки памяти соответствующим образом соединены с информационными шинами и словарными шинами, и в котором при выборе по крайней мере одной из всех ячеек памяти адресный сигнал поступает на вход преддешифратора адреса и дешифратора локальной информационной шины, причем по сигналу от преддешифратора адреса выбирается одна словарная шина, по сигналу от дешифратора локальной информационной шины выбирается информационная шина, а при выборке пригодной для использования информации информационные шины для группы из двух вертикально расположенных ячеек памяти в случаях стирания выбираются одновременно, а в случаях считывания выбираются раздельно.

23. Полупроводниковое запоминающее устройство, содержащее большое количество элементов памяти, каждый из которых содержит область истока и область стока, канальную область, содержащуюся в полупроводнике и соединяющую область истока с областью стока, область для хранения электрических зарядов, отделенную от канальной области потенциальным барьером, в которой запоминается указанное большое количество элементов памяти при изменении проводимости указанной канальной области в соответствии с количеством зарядов, при этом полупроводниковое запоминающее устройство содержит также большое количество локальных информационных шин и общую информационную шину, а большое количество элементов памяти включает в себя расположенные друг над другом элементы памяти, указанные локальные информационные шины включают в себя расположенные друг над другом и разделенные изолирующей пленкой локальные информационные шины, причем область стока или истока элемента памяти, расположенного в верхнем слое элементов памяти, соединена с локальной информационной шиной, расположенной в указанном верхнем слое, а область стока или истока элемента памяти, расположенного в нижнем слое элементов памяти, соединена с локальной информационной шиной указанного нижнего слоя, указанные локальные информационные шины указанных слоев соединены с общей информационной шиной через МОП-транзисторы выборки, имеющие разные по длине электроды затвора.

24. Полупроводниковое запоминающее устройство, содержащее блоки ячеек памяти, каждый из которых состоит из большого количества ячеек памяти, расположенных в точках пересечения пересекающихся словарных шин и информационных шин, и периферийных схем, подающих сигналы к словарным и информационным шинам, причем ячейка памяти состоит из подложки, первой многослойной области, расположенной на подложке, второй многослойной области, расположенной над первой областью, изолирующей пленки, расположенной между первой и второй областями, канальной области, соединяющей друг с другом первую и вторую области, электрода затвора, который создает электрическое поле в канальной области, и области захвата электрического заряда, периферийные схемы включают в себя усилитель считывания, регистр для сохранения записанной информации элементов памяти, регистр, который удерживает флажок, показывающий окончание записи при ее проверке, и схему, которая после операции записи сравнивает значение, считанное с ячейки памяти, со значением, зафиксированным флажком в конце записи, и переписывает значение, которое показывает флажок, при этом хранение заряда осуществляется изменением порогового напряжения полупроводника при контролируемом изменении количества носителей заряда в области захвата электрического заряда, при этом по меньшей мере часть периферийных схем представляют собой комплементарную МОП-структуру, состоящую из n-канальных МОП-транзисторов и р-канальных МОП-транзисторов.

25. Полупроводниковое устройство по п.24, в котором область захвата электрического заряда образована мелкими частицами из металла или полупроводникового материала со средним размером до 10 нм.

26. Полупроводниковый элемент памяти по п.24, в котором канальная область представляет собой тонкий слой полупроводника, средняя толщина которого не превышает 10 нм.

27. Полупроводниковое запоминающее устройство по п.24, в котором канальная область выполняет функцию области захвата электрического заряда.

28. Полупроводниковое запоминающее устройство по п.24, в котором по крайней мере первая или вторая области сформированы в подложке.

29. Полупроводниковый элемент памяти по п.24, в котором первая область или область стока выполнена из поликристаллического кремния.

30. Полупроводниковый элемент памяти по п.24, в котором минимальное значение эффективной ширины канальной области не превышает 20 нм.

31. Полупроводниковый элемент памяти по п.24, в котором блок, состоящий из большого количества ячеек памяти, представляет собой многослойную структуру из двух или более слоев.

32. Полупроводниковое запоминающее устройство по п.31, в котором две ячейки памяти первой области, расположенные одна над другой, соединены с одной и той же информационной шиной через соответствующий транзистор выборки.

33. Полупроводниковое запоминающее устройство по п.24, которое имеет схему управления, выполняющую три операции, включая первую операцию, заключающуюся в подаче напряжения записи к ячейке памяти, вторую операцию, заключающуюся в считывании информации, сохраненной в ячейке памяти после выполнения первой операции, и третью операцию, заключающуюся в повторной подаче к ячейке памяти напряжения записи в том случае, если при выполнении второй операции будет установлено, что информация в ячейку памяти была записана не в полном объеме.

34. Полупроводниковое запоминающее устройство по п.33, имеющее схему хранения информации, которая хранит записанную в ячейке памяти информацию (или перечень элементов для записи информации 0 или информации 1) во внешней части ячейки памяти, при этом операция записи выполняется вторично, если будет установлено, что информация, которая хранится в схеме хранения, после приложения напряжения записи не соответствует состоянию информации полупроводникового элемента памяти.

35. Полупроводниковое запоминающее устройство по п.33, в котором за счет подачи на ячейку памяти разных по величине напряжений записи в этой ячейке можно хранить два или более битов информации.