Триггерное устройство

Изобретение относится к импульсной технике. Технический результат заключается в повышении помехоустойчивости в условиях высокоинтенсивных электрических помех большой длительности. Триггерное устройство содержит RS-триггеры (1, 2) на элементах ИЛИ-НЕ (22, 23, 26, 27), элементы ИЛИ-НЕ (4, 5), устройство управления (3), диоды (10, 11), резисторы (12-17), конденсаторы (6-9), элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса (18, 19), каждый из которых содержит обмотку записи и обмотку считывания, по крайней мере, одну входную шину (20) и общую шину (21). Технический результат достигнут введением RS-триггера (2), диодов (10, 11), конденсаторов (8, 9). 2 ил.

 

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления.

Известно триггерное устройство (см. авторское свидетельство СССР №1753919 от 05.10.90, МКИ: Н 03 К 3/037 "Триггерное устройство", авторы Л.Б. Егоров, Г.И. Шишкин, опубл. 10.09.97, бюл. №25), содержащее первый и второй элементы памяти на магнитных сердечниках, выходы обмоток считывания которых соединены с общей шиной, входы обмоток записи соединены соответственно с прямым и инверсным выходами элемента "Исключающее ИЛИ", первый и второй входы которого подключены к входной шине и выходу RS-триггера соответственно, входы установки и сброса которого соединены через соответственно первый и второй резисторы с входами обмоток считывания первого и второго элементов памяти соответственно. Первый вход блока управления соединен с входной шиной, второй и третий входы блока управления соединены соответственно с прямым и инверсным выходами элемента "Исключающее ИЛИ", а первый и второй выходы блока управления соответственно через третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти.

Недостатком данного триггерного устройства является сравнительно низкая помехоустойчивость в условиях воздействия высокоинтенсивных электрических помех большой длительности, наведенных по цепям его связи.

Известно триггерное устройство (см. патент РФ №2106742 от 16.08.95, МКИ: Н 03 К 3/286 " Триггерное устройство", авторы Е.И.Рыжаков, Г.И.Шишкин, опубл. 10.03.98, бюл. №7), который является наиболее близким по технической сущности к заявляемому объекту и выбран в качестве прототипа, содержащее RS-триггер, входы установки и сброса которого соединены с первыми выводами первого и второго резисторов соответственно и через соответственно первый и второй конденсаторы - с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов "Исключающее ИЛИ", вторые входы которых подключены к входной шине триггерного устройства, а выходы соединены с входами обмоток записи соответственно первого и второго элементов памяти на магнитных сердечниках, входы обмоток считывания которых соединены с общей шиной, первый и второй элементы И-НЕ, третий и четвертый элементы "Исключающее ИЛИ", третий, четвертый, пятый и шестой резисторы. RS-триггер выполнен на элементах И-НЕ. Выходы первого и второго элементов "Исключающее ИЛИ" соединены с первыми входами соответственно третьего и четвертого элементов "Исключающее ИЛИ", выходы которых через соответственно третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти, выходы обмоток считывания которых через соответственно пятый и шестой резисторы соединены с первыми входами соответственно первого и второго элементов И-НЕ, выходы которых соединены со вторыми выводами соответственно второго и первого резисторов и со вторыми входами соответственно четвертого и третьего элементов "Исключающее ИЛИ". Вторые входы первого и второго элементов И-НЕ объединены и подключены к входной шине триггерного устройства.

Недостатком прототипа является сравнительно низкая помехоустойчивость в условиях воздействия высокоинтенсивных электрических помех большой длительности, наведенных по цепям его связи. Элементы памяти на магнитных сердечниках обеспечивают триггерному устройству свойство энергонезависимости, однако такое триггерное устройство устойчиво к воздействию электрических помех, наведенных по цепям его связи, длительность которых не превышает время перемагничивания сердечников. При выполнении элементов памяти в приемлемых габаритных размерах указанное время невелико (не превышает 10-20 микросекунд), следовательно, триггерное устройство будет сбиваться от помеховых импульсов большей длительности.

Задачей, решаемой заявляемым изобретением, является повышение помехоустойчивости триггерного устройства в условиях высокоинтенсивных электрических помех большой длительности.

Указанный технический результат достигается тем, что в триггерном устройстве, содержащем первый RS-триггер, устройство управления с, по крайней мере, тремя входами и тремя выходами, при этом первый и второй входы устройства управления соединены соответственно с прямым и инверсным выходами первого RS-триггера, третий вход - с входной шиной, а первый выход - с первыми входами первого и второго элементов совпадения, вторые входы которых соединены с первыми выводами соответственно первого и второго резисторов, первый и второй конденсаторы, первые выводы которых соединены с общей шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, каждый из которых имеет обмотку записи и обмотку считывания, причем входы обмоток записи первого и второго элементов памяти соединены с первыми выводами третьего и четвертого резисторов соответственно, входы обмоток считывания первого и второго элементов памяти объединены и подключены к общей шине, пятый и шестой резисторы, новым является введение первого и второго диодов, третьего и четвертого конденсаторов, второго RS-триггера, входы сброса и установки которого соединены соответственно со вторым и третьим выходами устройства управления, прямой выход соединен с выходом обмотки записи второго элемента памяти, со вторым выводом третьего резистора и с первым выводом пятого резистора, инверсный выход соединен с выходом обмотки записи первого элемента памяти, со вторым выводом четвертого резистора и с первым выводом шестого резистора, выход обмотки считывания первого элемента памяти соединен с катодом первого диода и через третий конденсатор - со вторым выводом пятого резистора и со вторым выводом второго резистора, выход обмотки считывания второго элемента памяти соединен с катодом второго диода и через четвертый конденсатор - со вторым выводом шестого резистора и со вторым выводом первого резистора, вторые выводы первого и второго конденсаторов соединены со вторыми выводами первого и второго элементов совпадения соответственно, выходы которых подключены соответственно к входам сброса и установки первого RS-триггера, аноды первого и второго диодов соединены с общей шиной, первый и второй элементы совпадения выполнены в виде элементов ИЛИ-НЕ.

Указанная совокупность существенных признаков позволяет повысить помехоустойчивость триггерного устройства за счет запоминания его состояния с помощью дополнительных емкостных элементов памяти с последующим его восстановлением.

На фиг.1 представлена принципиальная электрическая схема триггерного устройства, управляемого по одной входной шине (счетное триггерное устройство). На фиг.2 представлена принципиальная электрическая схема устройства управления, позволяющего организовать RS-триггерное устройство, управляемое по двум входным шинам. Счетное триггерное устройство (фиг.1) содержит RS-триггеры 1 и 2, устройство управления 3, логические элементы 4 и 5 ИЛИ-НЕ, конденсаторы 6, 7, 8 и 9, диоды 10 и 11, резисторы 12, 13, 14, 15, 16 и 17, элементы 18 и 19 памяти на магнитных сердечниках с прямоугольной петлей гистерезиса (ППГ), каждый из которых содержит обмотку записи и обмотку считывания, входную шину 20 и общую шину 21. Входы сброса (R-вход) и установки (S-вход) RS-триггера 1 соединены соответственно с выходами элементов 4 и 5 ИЛИ-НЕ. Прямой (Q) и инверсный () выходы RS-триггера 1 соединены соответственно с первым и вторым входами устройства управления 3, третий вход которого соединен с входной шиной 20, первый выход соединен с первыми входами элементов 4 и 5 ИЛИ-НЕ, а второй и третий выходы соединены соответственно с входами сброса и установки RS-триггера 2. Второй вход элемента 4 через конденсатор 6 соединен с общей шиной 21 и через резистор 13 - с точкой соединения резистора 17 и конденсатора 9. Второй вход элемента 5 через конденсатор 7 соединен с общей шиной 21 и через резистор 12 - с точкой соединения резистора 15 и конденсатора 8. Прямой (Q) выход RS-триггера 2 соединен с выходом обмотки записи элемента 19 памяти, со свободным выводом резистора 15 и с одним из выводов резистора 14, другой вывод которого соединен со входом обмотки записи элемента 18 памяти. Инверсный () выход RS-триггера 2 соединен с выходом обмотки записи элемента 18 памяти, со свободным выводом резистора 17 и с одним из выводов резистора 16, другой вывод которого соединен со входом обмотки записи элемента 19 памяти. Свободный вывод конденсатора 8 соединен с катодом диода 10 и с выходом обмотки считывания элемента 18 памяти. Свободный вывод конденсатора 9 соединен с катодом диода 11 и с выходом обмотки считывания элемента 19 памяти. Аноды диодов 10 и 11, а также входы обмоток считывания элементов 18 и 19 памяти объединены и подключены к общей шине 21.

RS-триггер 1 содержит элементы 22 и 23 ИЛИ-НЕ, при этом первые входы элементов 22 и 23 являются соответственно входами сброса и установки RS-триггера 1, выходы элементов 22 и 23 являются соответственно прямым и инверсным выходами RS-триггера 1, вторые входы элементов 22 и 23 соединены соответственно с выходами элементов 23 и 22. Устройство управления 3 содержит элементы 24 и 25 "Исключающее ИЛИ", при этом первые входы элементов 24 и 25 являются соответственно первым и вторым входами устройства управления 3, вторые входы элементов 24 и 25 объединены и являются третьим входом и первым выходом устройства управления 3, а выходы элементов 24 и 25 являются соответственно вторым и третьим выходами устройства управления 3. RS-триггер 2 содержит элементы 26 и 27 ИЛИ-НЕ, при этом первые входы элементов 26 и 27 являются соответственно входами сброса и установки RS-триггера 2, выходы элементов 26 и 27 являются соответственно прямым и инверсным выходами RS-триггера 2, вторые входы элементов 26 и 27 соединены соответственно с выходами элементов 27 и 26.

Устройство управления 3, позволяющее организовать RS-триггерное устройство, содержит (фиг.2) элементы 28, 29, 30 и 31 ИЛИ-НЕ, элемент 32 "Исключающее ИЛИ", при этом первые входы элементов 28 и 29 являются соответственно первым (33) и вторым (34) входами устройства управления 3, а выходы соединены соответственно с первыми входами элементов 30 и 31. Второй вход элемента 29 соединен со вторым входом элемента 30, с первым входом элемента 32 и является третьим (35) входом устройства управления 3, выполняющим в триггерном устройстве роль R-входа. Выход элемента 32 является первым (36) выходом устройства управления 3. Выходы элементов 30 и 31 являются соответственно вторым (37) и третьим (38) выходами устройства управления 3. Второй вход элемента 31 соединен со вторыми входами элементов 28 и 32 и является четвертым (39) входом устройства управления 3, выполняющим в триггерном устройстве роль S-входа.

Триггерное устройство в счетном режиме работает следующим образом. При включении питания (цепи питания логических элементов 4, 5, 22, 23, 24, 25, 26 и 27 для упрощения на чертеже не показаны) триггерное устройство установится в состояние, соответствующее состоянию элементов 18 и 19 памяти, которое они приобрели в предыдущем цикле работы. Рассмотрим случай, когда элементы памяти 18 и 19 были намагничены в состояние "лог.0", что соответствует направлению протекания тока в обмотке записи элемента 18 памяти от ее начала к концу, а в обмотке записи элемента 19 памяти - от конца обмотки к ее началу. Входы обмоток на чертеже обозначены знаком (*). В режиме хранения информации на входной шине 20 поддерживается сигнал "лог.0". Если после включения питания RS-триггер 1 установился в нулевое состояние, при котором на его прямом (Q) выходе - сигнал "лог.0", а на инверсном выходе - сигнал "лог.1″, на втором (37) и третьем (38) выходах устройства управления 3 и соответственно на R- и S-входах RS-триггера 2 установятся сигналы соответственно "лог.0" и "лог.1″, устанавливающие в единичное состояние RS-триггер 2, при этом на его прямом (Q) выходе - сигнал "лог.1", на инверсном () выходе - сигнал "лог.0". Через резистор 14 и обмотку записи элемента 18 памяти потечет ток, подтверждающий состояние элемента 18, при этом на выходе обмотки считывания этого элемента может сформироваться короткий импульс помехи отрицательной полярности, который будет шунтирован диодом 10 и не пройдет на вход элемента 5. Через обмотку записи элемента 19 памяти и резистор 16 потечет ток, подтверждающий состояние элемента 19 памяти, при этом на выходе обмотки считывания этого элемента может сформироваться короткий импульс помехи положительной полярности, который передастся через дифференцирующую цепь, составленную из конденсатора 9 и резистора 17, но будет подавлен интегрирующей цепью, составленной из резистора 13 и конденсатора 6. В процессе заряда конденсатора 8 через резистор 15 на обоих входах элементов 4 и 5 поддерживаются сигналы "лог.0", в результате на R- и S-входах RS-триггера 1 присутствуют сигналы "лог.1", на прямом (Q) и инверсном () выходах RS-триггера 1 - сигналы "лог.0", состояние RS - триггера 2 при этом не изменяется. После заряда конденсатора 8 на выходе элемента 5 и на S-входе RS-триггера 1 установится сигнал "лог.0", на R-входе RS-триггера 1 продолжает удерживаться сигнал "лог.1". В результате подтверждается исходное нулевое состояние RS-триггера 1, следовательно, рассмотренное состояние триггерного устройства будет устойчивым.

Если после включения питания RS-триггер 1 установится в состояние "лог.1" (на выходе Q сигнал "лог.1"), RS-триггер 2 установится в нулевое состояние (на выходе Q сигнал "лог.0", на выходе сигнал "лог.1"). В этом случае через обмотку записи элемента 18 памяти потечет ток от ее конца к началу, элемент памяти 18 начнет перемагничиваться в противоположное состояние, при этом в обмотке считывания элемента 18 памяти сформируется импульс положительной полярности, длительность которого равна времени перемагничивания сердечника элемента 18 памяти. Сопротивление резисторов 14 и 16, а также соотношение числа витков в обмотках записи и считывания элементов 18 и 19 памяти выбираются таким образом, чтобы при полном перемагничивании сердечников элементов 18 и 19 памяти амплитуда импульса в обмотке записи была равна примерно половине напряжения питания схемы (Е/2), а амплитуда импульса на выходе обмотки считывания была равна примерно Е. Указанный импульс передается через конденсатор 8 и интегрирующую цепь, составленную из резистора 12 и конденсатора 7 (постоянная времени указанной цепи выбирается много меньше длительности импульса при полном перемагничивании сердечника), и вызывает появление импульса "лог.0" на S-входе RS-триггера 1. Одновременно с этим через обмотку записи элемента 19 памяти потечет ток от ее начала к концу, элемент 19 памяти начнет перемагничиваться в противоположное состояние, при этом в обмотке считывания элемента 19 памяти сформируется импульс отрицательной полярности, который будет шунтирован открытым диодом 11 и не пройдет на вход элемента 4. На выходе элемента 4 появится сигнал "лог.1", который переключит RS-триггер 1 в нулевое состояние. Вслед за этим RS-триггер 2 переключится в состояние "лог.1", направление токов в обмотках записи элементов 18 и 19 изменится на противоположное, при этом будет подтверждаться первоначальное состояние их намагниченности. В дальнейшем, переходные процессы в триггерном устройстве связаны с зарядом конденсатора 8 через резистор 15, как это было описано выше, при этом в течение времени заряда конденсатора 8 на R- и S-входах RS-триггера 1 удерживаются сигналы "лог.1", после заряда конденсатора 8 RS-триггер 1 возвратится в состояние "лог.0". Таким образом произойдет восстановление состояния триггерного устройства в соответствии с состоянием элементов 18 и 19 памяти и, как было показано выше, это состояние триггерного устройства является устойчивым. Аналогичным образом триггерное устройство при включении питания принимает состояние "лог.1", если элементы 18 и 19 памяти были предварительно намагничены в состояние "лог.1".

Для переключения триггерного устройства на входную шину 20 подается тактовый сигнал с уровнем "лог.1". Этот же сигнал поступает на входы элементов 4 и 5 ИЛИ-НЕ, на их выходах будут постоянно удерживаться сигналы "лог.0", обеспечивая нахождение RS-триггера 1 в состоянии, которое он имел до поступления тактового сигнала. Элементы 24 и 25 начинают работать в режиме инверторов, обеспечивая переключение RS-триггера 2 в состояние, противоположное тому, которое он имел до поступления тактового сигнала. Пусть, например, в исходном состоянии RS-триггеры 1 и 2 находились в состояниях соответственно "лог.0" и "лог.1" (нулевое состояние триггерного устройства). При подаче тактового сигнала на входную шину 20 на выходах элементов 24 и 25 появятся сигналы соответственно "лог.1" и "лог.0", RS-триггер 2 переключится в нулевое состояние (сигнал "лог.0" на выходе Q и сигнал "лог.1" на выходе ). Под действием токов, протекающих через обмотки записи элементов 18 и 19 памяти, эти элементы перемагничиваются в состояние "лог.1", при этом импульсы, возникающие на выходах обмоток считывания элементов 18 и 19 памяти, на выходы элементов 4 и 5 не проходят, так как последние блокированы сигналом "лог.1" с выхода 36 устройства управления 3. Следовательно, состояние RS-триггера 1 в процессе действия тактового сигнала не изменяется. Длительность тактового сигнала должна быть достаточной для полного перемагничивания сердечников элементов 18 и 19 и перезаряда конденсаторов 8 и 9 через резисторы соответственно 15 и 17 в соответствии с новым состоянием RS-триггера 2. После окончания тактового сигнала на шине 20 сигналы на выходах 37 и 38 устройства управления изменятся на противоположные, вследствие этого RS-триггер 2 переключится в единичное состояние, изменятся направления токов в обмотках записи элементов 18 и 19 памяти. На выходе обмотки считывания элемента 18 памяти появится импульс отрицательной полярности, амплитуда которого будет ограничена открытым диодом 10, поэтому он не окажет влияния на элемент 5 (на обоих входах элемента 5 - сигнал "лог.0", на выходе элемента 5 - сигнал "лог.1"). На выходе обмотки считывания элемента 19 появится импульс положительной полярности с амплитудой и длительностью, достаточными для переключения элемента 4 в состояние с "лог.0" на выходе. В результате, RS-триггер 1 переключится в состояние "лог.1", RS-триггер 2 переключится в состояние "лог.0", в обмотках записи элементов 18 и 19 памяти восстановятся направления токов, соответствующие намагниченности их в состояние "лог.1". Короткий импульс помехи положительной полярности, возникающий на выходе обмотки считывания элемента 18 памяти вследствие непрямоугольности петли гистерезиса его сердечника и частичного размагничивания его сердечника, будет подавлен интегрирующей цепью, составленной из резистора 12 и конденсатора 7, поэтому не окажет влияние на состояние схемы. На этом процесс переключения триггерного устройства заканчивается, оно переходит в новое устойчивое состояние. Аналогичным образом происходит процесс переключения триггерного устройства очередным тактовым сигналом из состояния "лог.1" в состояние "лог.0".

Организация работы RS-триггерного устройства осуществляется с помощью устройства управления 3, представленного на фиг.2. В режиме хранения информации на R-входе (вход 35) и на S-входе (вход 39) устройства управления 3 - сигналы "лог.0", поэтому сигналы со входа 33 на выход 37 и со входа 34 на выход 38 устройства управления передаются в режиме повторителей, на выходе элемента 32 "Исключающее ИЛИ" и на выходе 36 устройства управления 3 - сигнал "лог.0". В результате триггерное устройство в режиме хранения информации функционирует точно так же, как было описано выше. При необходимости установить триггерное устройство в единичное состояние на его входную шину 40 подается сигнал "лог.1", в результате на выходе элемента 32 появляется сигнал "лог.1", блокирующий элементы 4 и 5 с состояниях с "лог.0" на их выходах; на выходе элемента 30 и на выходе 37 устройства управления 3 появляется сигнал "лог.1", поступающий на R-вход RS-триггера 2; на выходе элемента 31 появляется сигнал "лог.0", поступающий на S-вход RS-триггера 2. RS-триггер 2 установится в нулевое состояние, при этом в обмотках записи элементов 18 и 19 памяти потекут токи, соответствующие намагниченности сердечников этих элементов в состояние "лог.1". Одновременно с перемагничиванием элементов 18 и 19 памяти произойдет перезаряд конденсаторов 8 и 9 (если до этого триггерное устройство находилось в состоянии "лог.1"), длительность сигнала на шине 40 должна быть достаточной для завершения указанных процессов. После снятия сигнала установки с шины 40 RS-триггер 1 установится в состояние "лог.1" сигналом "лог.0", формируемым на выходе цепи, составленной из резистора 15 и конденсатора 8, после перезаряда конденсатора 8. Это состояние триггерного устройства является устойчивым.

При необходимости установить триггерное устройство в нулевое состояние на его входную шину 20 подается сигнал "лог.1". В результате на выходе элемента 32 "Исключающее ИЛИ" появляется сигнал "лог.1", блокирующий элементы 4 и 5 в состояниях с "лог.0" на их выходах, на выходе элемента 30 (выход 37) появляется сигнал "лог.0", на выходе элемента 31 (выход 38) - сигнал "лог.1". RS-триггер 2 переключится в единичное состояние, при этом в обмотках записи элементов 18 и 19 памяти потекут токи, соответствующие намагниченности сердечников этих элементов в состояние "лог.0". Одновременно с перемагничиванием элементов 18 и 19 памяти происходит перезаряд конденсаторов 8 и 9 (если до этого триггерное устройство находилось в состоянии "лог.0"). После снятия сигнала сброса с шины 20 RS-триггер 1 установится в состояние "лог.0" сигналом, формируемым на выходе цепи, составленной из резистора 17 и конденсатора 9, после перезаряда конденсатора 9. Это состояние триггерного устройства также является устойчивым.

Восстановление состояния триггерного устройства, находящегося в режиме хранения информации, в случае его сбоя под действием помехи осуществляется импульсами с выходов соответствующих обмоток считывания в соответствии с состояниями элементов 18 и 19 памяти, а при помехах, длительность которых превышает время перемагничивания сердечников элементов 18 и 19 памяти, - за счет энергии, накопленной в конденсаторах 8 и 9. Длительность допустимой помехи в этом случае определяется постоянными времени цепей, составленных из резисторов 15 и 17 и конденсаторов 8 и 9.

Таким образом, как следует из описания работы триггерного устройства, оно автоматически восстанавливает информацию в условиях воздействия электрических помех, длительность которых превышает время перемагничивания элементов 18 и 19 памяти, следовательно, это триггерное устройство обладает более высокой помехоустойчивостью.

Испытания лабораторного макета триггерного устройства подтвердили осуществимость и практическую ценность заявляемого устройства.

Триггерное устройство, содержащее первый RS-триггер, устройство управления с, по крайней мере, тремя входами и тремя выходами, при этом первый и второй входы устройства управления соединены соответственно с прямым и инверсным выходами первого RS-триггера, третий вход - с входной шиной, а первый выход - с первыми входами первого и второго элементов совпадения, вторые входы которых соединены с первыми выводами соответственно первого и второго резисторов, первый и второй конденсаторы, первые выводы которых соединены с общей шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, каждый из которых имеет обмотку записи и обмотку считывания, причем входы обмоток записи первого и второго элементов памяти соединены с первыми выводами третьего и четвертого резисторов соответственно, входы обмоток считывания первого и второго элементов памяти объединены и подключены к общей шине, пятый и шестой резисторы, отличающийся тем, что введены первый и второй диоды, третий и четвертый конденсаторы, второй RS-триггер, входы сброса и установки которого соединены соответственно со вторым и третьим выходами устройства управления, прямой выход соединен с выходом обмотки записи второго элемента памяти, со вторым выводом третьего резистора и с первым выводом пятого резистора, инверсный выход соединен с выходом обмотки записи первого элемента памяти, со вторым выводом четвертого резистора и с первым выводом шестого резистора, выход обмотки считывания первого элемента памяти соединен с катодом первого диода и через третий конденсатор со вторым выводом пятого резистора и со вторым выводом второго резистора, выход обмотки считывания второго элемента памяти соединен с катодом второго диода и через четвертый конденсатор со вторым выводом шестого резистора и со вторым выводом первого резистора, вторые выводы первого и второго конденсаторов соединены со вторыми выводами первого и второго элементов совпадения соответственно, выходы которых подключены соответственно к входам сброса и установки первого RS-триггера, аноды первого и второго диодов соединены с общей шиной, первый и второй элементы совпадения выполнены в виде элементов ИЛИ-НЕ.