Двухканальный резервированный аналого-цифровой преобразователь

Изобретение относится к вычислительной технике и может быть использовано в системах автоматизированного контроля, сбора и обработки информации повышенной надежности. Техническим результатом является повышение отказоустойчивости устройства и, как следствие, повышение надежности и достоверности преобразования при реализации такой структуры АЦП, которая с целью расширения функциональных возможностей работает в двух режимах параллельного и(или) последовательного опроса датчиков и позволяет оперативно производить реконфигурацию устройства при отказах по результатам самоконтроля каждого АЦП. При этом существенно увеличивается среднее время наработки на отказ и снижаются затраты на техническое обслуживание. Устройство содержит два АЦП, два коммутатора, два датчика, блок управления. 3 з.п. ф-лы, 6 ил.

 

Изобретение относится к вычислительной технике и может быть использовано в системах автоматизированного контроля, сбора и обработки информации повышенной надежности.

Известен аналого-цифровой преобразователь - АЦП (авт. св. СССР №1529454, кл. Н 03 К 1/48, 1987), содержащий три компаратора, реверсивный счетчик, преобразователь кода в напряжение, элементы И, ИСКЛЮЧАЮЩЕЕ ИЛИ, коммутатор, генератор импульсов, триггер, источники опорных напряжений.

Недостатками АЦП являются низкие точность и быстродействие преобразования, большое количество компараторов, а также невозможность нормального функционирования при возникновении отказов его отдельных узлов.

Известно устройство аналого-цифрового преобразования (авт. св. СССР №809554, кл. Н 03 К 13/17, 1979), содержащее два компаратора, регистр, узел разрядных переключателей, две резистивные матрицы R-2R, элементы И, ИЛИ, задержки, два триггера, переключатели, генератор импульсов, распределитель тактов, логический блок.

Недостатками устройства являются низкая точность преобразования, большой объем контрольных средств, низкое быстродействие контроля, а также невозможность нормального функционирования при возникновении отказов его отдельных узлов и элементов.

Известно устройство аналого-цифрового преобразования (патент РФ №2020751, кл. Н 03 М 1/46, 1991), содержащее регистр последовательного приближения, двуматричный преобразователь кода в напряжение, генератор импульсов, элементы И, ИЛИ, НЕ, триггеры, элементы задержки, источники эталонных напряжений.

Недостатками устройства являются реконфигурация устройства только при отказах в аппаратуре, относящейся к младшему разряду устройства, а также при условии, что разность между компенсирующими и измеряемым напряжениями больше величины младшего разряда или меньше удвоенной величины младшего разряда, а также невозможность функционировать при возникновении отказов в других разрядах, кроме младшего, например, при отказе компаратора.

Наиболее близким по технической сущности к предлагаемому устройству является резервированный аналого-цифровой преобразователь - АЦП (авт. св. СССР №1510084, кл. Н 03 М 1/46, 1986), содержащий два АЦП, блок формирования выходного кода (коммутатор), два дифференциальных усилителя, два компаратора и элемент И.

Недостатками резервированного АЦП являются большой объем прецизионных элементов: дифференциальных усилителей, компараторов, невозможность работы каждого АЦП с двумя датчиками с одинаковой точностью, невозможность переключения на резерв при отказах элементов одной, общей схемы самоконтроля, отсутствие самоконтроля каждого АЦП в процессе его функционирования, невозможность работы устройства в случае отказа компараторов в двух АЦП одновременно.

Задача предлагаемого устройства состоит в повышении отказоустойчивости и, как следствие, повышении надежности и достоверности преобразования предлагаемого АЦП, который с целью расширения функциональных возможностей осуществляет преобразование напряжения в код при работе в режимах параллельного и (или) последовательного опроса двух датчиков и позволяет оперативно производить реконфигурацию устройства при отказах по результатам самоконтроля в процессе функционирования каждого АЦП.

Поставленная задача решается тем, что в предлагаемый двухканальный резервированный АЦП, содержащий первый и второй АЦП, выполненные идентично, со средствами самоконтроля, имеющие выходную шину "не годен", первые аналоговые входы двух АЦП соответственно подсоединены к выходам первого, второго датчиков входных сигналов, выходы двух АЦП соответственно соединены с первым и вторым входом первого коммутатора, выходы которого являются выходными шинами, первые и вторые входы управления АЦП соответственно соединены с входными шинами "сброс" и "начало преобразования", введены второй коммутатор, идентичный первому, блок управления, первые и вторые входы которого соответственно соединены с входными шинами "сброс" и "начало преобразования", третий, четвертый, пятый и шестой входы блока управления соответственно подсоединены к выходным шинам "нулевых, единичных выходов двух триггеров памяти неисправности в последовательном режиме первого и второго АЦП", седьмой и восьмой входы блока управления соответственно соединены с выходными шинами "не годен-1" и "не годен-2" первого и второго АЦП и вторыми входами соответственно первого и второго коммутаторов, первый выход блока управления соединен с третьими входами управления АЦП и коммутаторов, второй выход блока управления соединен с четвертыми входами управления первого АЦП и второго коммутатора, третий выход блока управления соединен с четвертыми входами управления второго АЦП и первого коммутатора, выходы первого и второго АЦП соответственно соединены с пятыми входами второго и первого коммутаторов, а вторые аналоговые входы первого, второго АЦП соответственно соединены с выходами второго и первого датчиков входных сигналов.

Блок управления в предлагаемом АЦП содержит первый и второй элементы И, первые входы которых соединены с входной шиной "начало преобразования", вторые входы соответственно соединены с единичным и нулевым выходами первого триггера, выход первого элемента И соединен с первым входом третьего элемента И, первым входом первого элемента ИЛИ, первыми входами четвертого, пятого элементов И, выход второго элемента И соединен с единичным входом первого триггера и первым входом второго элемента ИЛИ, второй вход которого подсоединен к выходу третьего элемента И, второй и третий входы которого соответственно соединены с нулевыми выходами второго и третьего триггеров, единичные выходы которых соответственно соединены с выходными шинами "последовательный режим №1", "последовательный режим №2", выход второго элемента ИЛИ подсоединен к единичному входу четвертого триггера, единичный выход которого соединен с выходной шиной "параллельный режим", второй вход первого элемента ИЛИ соединен с входной шиной "сброс", с нулевыми входами второго, третьего триггеров и первым входом третьего элемента ИЛИ, второй вход которого соединен с единичным входом второго триггера и с выходом четвертого элемента И, третий вход третьего элемента ИЛИ соединен с единичным входом третьего триггера и с выходом пятого элемента И, выход третьего элемента ИЛИ подсоединен к нулевому входу четвертого триггера, вторые входы четвертого, пятого элементов И соответственно соединены с входными шинами "нулевые выходы триггеров памяти неисправности последовательных режимов первого и второго АЦП", третьи входы четвертого, пятого элементов И соответственно соединены с выходами четвертого, пятого элементов ИЛИ, первые входы которых соединены с выходом шестого элемента И и первым входом седьмого элемента И, вторые входы соответственно соединены с входными шинами "не годен-1", "не годен-2", первым, вторым входами шестого элемента И, второй и третий входы седьмого элемента И соответственно соединены с входными шинами "единичные выходы триггеров памяти неисправности последовательных режимов первого и второго АЦП", а выход седьмого элемента И соединен с выходной шиной "отказ".

Первый АЦП содержит четыре компаратора, первые входы которых попарно соответственно соединены с первой и второй входными шинами, вторые входы первого и третьего компараторов соединены с выходом первой m-разрядной резистивной матрицы R-2R, (m+1)-ый резистор 2R которой подсоединен к источнику эталонного напряжения положительной полярности, вторые входы второго и четвертого компараторов соединены с выходом второй m-разрядной резистивной матрицы R-2R, (m+1)-ый резистор 2R которой подсоединен к источнику эталонного напряжения отрицательной полярности, входы m-разрядных резистивных матриц R-2R с первого по m через электронные ключи подсоединены к выходам регистра последовательных приближений с первого по n, а входы коммутации электронных ключей соответственно подсоединены к корпусной шине и источнику эталонного напряжения положительной полярности, выходы четырех компараторов соответственно соединены с первыми входами первых четырех элементов И, при этом вторые входы первого и второго элементов И соединены с входной шиной "параллельный режим", вторые входы третьего и четвертого элементов И соединены с входной шиной "последовательный режим №1", выходы второго и четвертого элементов И соответственно соединены с соответствующими входами первого элемента ИЛИ, выход которого подсоединен к первому входу пятого элемента И, а через первый элемент НЕ к первому входу второго элемента ИЛИ, второй и третий входы которого соответственно подсоединены к выходам первого и третьего элементов И, выход второго элемента ИЛИ подсоединен ко второму входу пятого элемента И, к первым входам шестого и седьмого элементов И, а через второй элемент НЕ подсоединен к первому входу третьего элемента ИЛИ, вторые входы шестого и седьмого элементов И соответственно подсоединены ко вторым входам первого, второго и третьего, четвертого элементов И, третьи входы шестого и седьмого элементов И подсоединены к выходу элемента задержки, вход которого подсоединен к n-выходу регистра последовательных приближений, С вход которого подсоединен к выходу генератора импульсов, D вход - к выходу пятого элемента И, вход - к корпусной шине, a вход - к нулевому выходу первого триггера, единичный вход которого подсоединен к выходу восьмого элемента И, первый вход которого подсоединен к входной шине "начало преобразования", второй вход - к нулевому выходу второго триггера, первым входам группы девятых элементов И и выходной шине "нулевой выход триггера памяти неисправности последовательного режима №1", выход шестого элемента И подсоединен ко второму входу третьего элемента ИЛИ и единичному входу третьего триггера, выход седьмого элемента И подсоединен к единичному входу второго триггера и третьему входу третьего элемента ИЛИ, выход которого подсоединен к нулевому входу первого триггера, входная шина "сброс" соединена с нулевыми входами второго и третьего триггеров, единичные входы которых соответственно соединены с выходными шинами "единичный выход триггера памяти неисправности последовательного режима №1", "не годен-1", вторые входы группы девятых элементов И соединены с нулевым выходом второго триггера, третьи входы соединены соответственно с выходами регистра последовательных приближений с первого по n, а выходы группы девятых элементов И являются выходами АЦП.

Первый коммутатор выполнен на элементе НЕ, группе из n элементов ИЛИ, двух группах из n элементов И каждая, где n - число разрядов АЦП, первые входы элементов И первой группы соединены с первой входной шиной блока, вторая шина которого "не годен-1" через элемент НЕ подсоединена ко вторым входам элементов И первой группы, третьи входы которых соединены с третьей шиной блока, выход - с первыми входами n элементов ИЛИ, вторые входы которых соединены с выходами n элементов И второй группы, входы которых соответственно соединены со второй, четвертой и пятой шинами блока, а выходы n элементов ИЛИ являются выходной шиной устройства.

Сущность предлагаемого изобретения поясняется чертежами.

На фиг.1 представлена структурная схема устройства двухканального резервированного аналого-цифрового преобразования, фиг.2 - схема АЦП, фиг.3 - схема блока управления, фиг.4 - схема первого коммутатора, фиг.5 - схема второго коммутатора, фиг.6 - схема m-разрядной резистивной матрицы R-2R.

На фиг.1-5 изображены:

1, 2 - первый, второй датчики входных сигналов,

3 - блок управления,

4 - первый АЦП,

5 - первый коммутатор,

6 - второй АЦП,

7 - второй коммутатор,

8...11 - блоки сравнения,

12 - первая m-разрядная резистивная матрица R-2R,

13 - источник эталонного напряжения положительной полярности,

14 - вторая m-разрядная резистивная матрица R-2R,

15 - источник эталонного напряжения отрицательной полярности,

16...19 - элементы И,

20 - аналоговый электронный ключ,

21 - элементы И,

22 - элемент ИЛИ,

23 - генератор импульсов,

24 - регистр последовательных приближений,

25 - элемент И,

26 - элемент НЕ,

27 - элемент ИЛИ,

28 - элемент задержки,

29, 30 - элементы И,

31 - элемент НЕ,

32...34 - триггеры,

35 - элемент ИЛИ,

36 - элемент И,

37..39 - элементы И,

40..43 - триггеры,

44, 45 - элементы ИЛИ,

46...50 элементы И,

51, 52 - элементы ИЛИ,

53 - первая группа из n элементов И,

54 - группа из n элементов ИЛИ,

55 - элемент НЕ,

56 - вторая группа из n элементов И,

57 - третья группа из n элементов И,

58 - группа из n элементов ИЛИ,

59 - элемент НЕ,

60 - четвертая группа из n элементов И.

Устройство (фиг.1) содержит датчики измеряемых сигналов 1, 2, блок управления 3, первый АЦП 4, первый коммутатор 5, второй АЦП 6, второй коммутатор 7.

Первый и второй АЦП выполнены идентично (фиг.2), каждый из них содержит блоки сравнения 8...11, первую m-разрядную резистивную матрицу R-2R 12, источник эталонного напряжения положительной полярности 13, вторую m-разрядную резистивную матрицу R-2R 14, источник эталонного напряжения отрицательной полярности 15, элементы И 16..19, аналоговый электронный ключ 20, элемент И 21, элемент ИЛИ 22, генератор импульсов 23, регистр последовательных приближений 24, элемент И 25, элемент НЕ 26, элемент ИЛИ 27, элемент задержки 28, элементы И 29, 30, элемент НЕ 31, триггеры 32..34, элемент ИЛИ 35, элемент И 36. Резистивные матрицы R-2R 12 и 14 идентичны, и их схема приведена на фиг.6.

Блок управления (фиг.3) содержит элементы И 37...39, триггеры 40...43, элементы ИЛИ 44, 45, элементы И 46...50, элементы ИЛИ 51, 52.

Первый коммутатор (фиг.4) содержит первую группу из n элементов И 53, группу из n элементов ИЛИ 54, элемент НЕ 55, вторую группу из n элементов И 56.

Второй коммутатор (фиг.5) содержит первую группу из n элементов И 57, группу из n элементов ИЛИ 58, элемент НЕ 59, вторую группу из n элементов И 60.

Устройство работает следующим образом. По сигналу "сброс", формируемому при включении электропитания устройства, производится установка в "0" триггеров блоков 3, 4 и 6. Сигнал "начало преобразования" (НП), поступающий на входы блоков 3, 4 и 6, устанавливает параллельный режим опроса датчиков 1, 2 (когда блоки 4, 6 в одно время производят кодирование напряжения соответственно от датчиков 1, 2), и в блоках 4 и 6 начинается процесс преобразования измеряемого сигнала в двоичный код с сокращенным циклом кодирования и самоконтролем. Блоки 4 и 6 формируют сигнал "конец преобразования", как только разность между компенсирующим и измеряемым сигналами становится меньше, чем напряжение младшего разряда. По окончании преобразования коды от блоков 4, 6 через соответствующие коммутаторы 5, 7 поступают на выходы устройства и запоминаются в буферных регистрах двух внешних устройств (ВУ), которые на фиг.1 не показаны. В случае, если в процессе преобразования, например, в блоке 4 сформируется сигнал "не годен" (НГ-1), который сформируется в случае выхода за пределы установленного допуска измеряемого сигнала, то есть при U_изм<U_комп-U_мл.р или U_изм>U_комп+U_мл.р, где U_изм - напряжение измеряемого сигнала, U_комп - напряжение компенсирующего сигнала, а U_мл.р - напряжение младшего разряда, то этот сигнал установит в блоке 3 триггер 42 в состояние "1". По этому сигналу блок 6 перейдет в режим последовательного опроса датчика 1 вторым АЦП (Пс.р 2). При этом в каждом АЦП последовательный режим выполняется по времени всегда после параллельного режима (Пр.р). Так как сигнал единичного выхода триггера (T_п1-1) 33 в блоке 4 блокирует сигнал НП, то сигнал от датчика 1 поступит на второй вход U вх.2 блока 6. После преобразования этого сигнала в код он записывается через коммутатор 5 в буферный регистр ВУ1. При этом блок 6 уже произвел преобразование сигнала от датчика 2 в код в параллельном режиме, и он запомнился в буферном регистре ВУ2. Аналогично работает в режиме последовательного опроса датчика 2 блок 4 в случае формирования в блоке 6 сигнала "не годен" (НГ-2). Тогда блок 4 переходит в режим последовательного опроса датчика 2 первым АЦП (Пс.р1), в то время как блок 4 уже произвел преобразование сигнала от датчика 1 в код в параллельном режиме и он запомнился в буферном регистре ВУ 1.

Рассмотрим работу одного блока 4, блок-схема которого приведена на фиг.2. Сигнал "сброс", поступающий в блок 4, устанавливает триггеры 33, 34 в состояние "0", а сигнал НП через элемент 36 устанавливает триггер 32 в состояние "1". От блока 3 в блок 4 поступает разрешающий уровень сигнала режима Пр.р. При уровнях "0" на входах регистра 24 и триггеры регистра 24 устанавливаются в начальное состояние и на их входах 1...m будет код 0111..1. Управление работой регистра 24 будет осуществляться от блоков 9, 10 элементов 16, 17, 22, 24, 25, 26 и 27. Как только на втором входе элемента 25 сформируется уровень "0", процесс преобразования закончится, и триггер 32 через элементы 31 и 35 установится в состояние "0". Уровень "0" на выходе элемента 27 формируется при условии U_комп-U_мл.р<U_изм<U_комп+U_мл.р. Выходной код снимается с регистра 24 и через элементы 21 и соответствующие блоки 5, 7 поступает в заданное ВУ.

В случае, если в процессе преобразования уравновешивание измеряемого сигнала компенсирующим не произошло, элемент 29 на n-ом такте с необходимой задержкой по времени, определяемой элементом 28, сформирует сигнал " не годен" (НГ-1 или НГ-2), который установит триггер 34 в состояние "1", а триггер 32 в состояние "0". При этом с блока 3 режим Пр.р снимается, а устанавливается режим Пс.р 2. В блоке 4 разрешающие уровни подаются на входы элементов 8, 11, а на входы элементов 9, 10 - запрещающие уровни "0". Управление работой блока 4 будет осуществляться от блоков 8, 11, элементов 18, 19, 22, 25, 26 и 27 аналогично режиму Пр.р. В случае, если в этом режиме работы уравновешивание измеряемого сигнала компенсирующим не произошло, элемент 30 на n-ом такте с необходимой задержкой, определяемой элементом 28, установит триггер 33 в состояние "1". При этом сигнал с единичного выхода триггера 33 (T_ПС1-1) поступает в блок 3 для управления работой устройства. При работоспособном блоке 4 в последовательном режиме выходной код снимается с регистра 24 через элементы 21 и поступает во внешнее устройство.

Блок-схема устройства управления 3 приведена на фиг.3. Сигнал "сброс", поступивший в блок 3, устанавливает триггеры 40.....43 в состояние "0", а сигнал НП (первый импульс) с необходимой задержкой относительно сигнала "сброс" через элемент 39 установит триггер 43 в состояние "1", a триггер 40 через элементы 38, 44 установится в состояние "1", т.е. в режим Пр.р. Второй импульс сигнала НП устанавливает триггер 41 или 42 в режим Пс.р1 или Пс.р 2 в зависимости от отказа блока 4 или 6 в режиме Пр.р. В случае формирования в блоке 4 сигнала НГ-1 при условии, что в блоке 6 триггер 33 находится в состоянии "0", в блоке 4 устанавливается режим Пс.р 2. В случае формирования в блоке 6 сигнала НГ-2 при условии, что в блоке 4 триггер 33 находится в состоянии "0", в блоке 3 устанавливается режим Пс.р1. В случае отказа одного из блоков 4 или 6 в режиме Пс.р 1 или Пс.р 2 один из работоспособных блоков 4 или 6 продолжает работать, при этом сигнал ОТКАЗ формируется при условии наличия всех сигналов НГ-1, НГ-2, T_пс1-1, T_пс2-1 (означающий, что триггер памяти неисправности 33 второго АЦП находится в состоянии "1").

Блок-схема двух идентичных цифровых коммутаторов 5 и 7 приведена на фиг.4, 5. Рассмотрим работу одного из них - блока 5 по фиг.4. В режиме Пр.р выходной код от блока 4 (КОД 1) поступает на элементы 53 ( их количество определяется разрядностью выходного кода m, причем разрядность АЦП m равна разрядности выходного регистра n). На указанной схеме n элементов 53 представлено в виде одного элемента 53, связанного с кодовой шиной (знак /). При наличии разрешающих уровней " 1" на вторых входах элементов 53 (при отсутствии сигнала НГ-1 и наличия сигнала Пр.р) КОД-1 через элементы 53, 54 поступает в буферный регистр ВУ1. В режиме Пс.р 2 при формировании в блоке 4 сигнала НГ-1 на элементы 56 поступят разрешающие уровни "1" (при наличии сигналов НГ-1 и Пс.р 2). КОД-2 от блока 6, пропорциональный аналоговому сигналу от датчика 1, через элементы 56, 54 поступает в буферный регистр ВУ1. Аналогично работает второй коммутатор 7.

Таким образом, предлагаемый АЦП является отказоустойчивым, позволяет повысить надежность и достоверность преобразования за счет организации работы АЦП в двух режимах: параллельном и последовательном и оперативной их смены по результатам самоконтроля каждого АЦП. Структура предложенного АЦП основана на замещении любого одного неработоспособного АЦП на работоспособный по результатам самоконтроля (в процессе его функционирования) с соответствующим переходом от опроса датчика в параллельном режиме на опрос датчика в последовательном режиме в случае неисправности другого параллельного канала. Например, если первый АЦП в параллельном режиме сформирует сигнал "НГ-1", то по этому сигналу второй АЦП перейдет в режим последовательного опроса датчика Д1 (при сохранении опроса в параллельном режиме датчика Д2). В случае, если, например, второй АЦП в параллельном режиме сформирует сигнал "НГ-2", то по этому сигналу первый АЦП перейдет в режим последовательного опроса датчика Д2 (при сохранении опроса в параллельном канале датчика Д1). В случае, если откажут два АЦП в параллельном режиме, то тогда в последовательных режимах первый АЦП будет преобразовывать информацию от датчика Д2, а второй АЦП - от датчика Д1. При этом при указанных выше реконфигурациях не снижается точность преобразования, выигрыш в использовании оборудования будет примерно в 1,5 раза выше, чем в методе с дублированием АЦП (с учетом усложнения АЦП за счет введения дополнительно двух компараторов, четырех схем И, триггера и введения блока управления).

Например, для худшего случая, когда 10-разрядный АЦП выполняется на функциональных элементах в соответствии с фиг.2, 3 (без учета степени интеграции микросхем) и учитывая, что два блока формирования выходного блока дублирующих АЦП ( АЦП - Д) по составу элементов примерно одинаковы двум коммутаторам двухканального резервированного АЦП (АЦП-Р), количество элементов у 4-х АЦП-Д равно 39×4=156, а у 2-х АЦП-Р равно 44×2=88 (учитывая, что 4-е компаратора размещаются в одном корпусе, например, микросхема 1401СА2), а количество элементов блока управления равно 16-ти элементам, тогда выигрыш (В) в использовании оборудования от применения предлагаемого устройства по сравнению с методом дублирования АЦП составит:

В=156/88+16=1,5.

В каждом АЦП как в параллельном, так и последовательных режимах имеется самоконтроль работы АЦП, который совмещен с процессом преобразования, а не выполняется дополнительной операцией после преобразования сигналов в код в общем блоке самоконтроля для двух АЦП как в прототипе. Кроме того, в независимости от неисправностей код от каждого АЦП всегда поступает через коммутатор в "свой" буферный регистр. В то же время при мажоритарном резервировании по принципу голосования "к из n" отказ наступает при к-1 исправных АЦП.

Внедрение предлагаемого АЦП в различные радиоэлектронные системы позволит существенно (примерно вдвое) увеличить среднее время наработки на отказ и снизить затраты на техническое обслуживание.

1. Двухканальный резервированный аналого-цифровой преобразователь, содержащий первый и второй АЦП, выполненные идентично, первые аналоговые входы двух АЦП соответственно подсоединены к выходам первого, второго датчиков входных сигналов, выход первого АЦП соединен с первым входом первого коммутатора, выходы которого являются выходными шинами, первые и вторые входы управления двух АЦП соответственно соединены с входными шинами “сброс” и “начало преобразования”, отличающийся тем, что в него введены второй коммутатор и блок управления, первый и второй входы которого соответственно соединены с входными шинами “сброс” и “начало преобразования”, третий и четвертый входы блока управления соответственно соединены с нулевой и единичной выходными шинами первого АЦП, пятый и шестой входы блока управления соответственно соединены с нулевой и единичной выходными шинами второго АЦП, седьмой вход блока управления соединен с выходной шиной “не годен-1” первого АЦП, восьмой вход блока управления соединен с выходной шиной “не годен-2” второго АЦП, также упомянутые шины соединены со вторыми входами соответственно первого и второго коммутаторов, первый выход блока управления соединен с третьими входами управления обоих АЦП и коммутаторов, второй выход блока управления соединен с четвертыми управляющими входами первого АЦП и второго коммутатора, третий выход блока управления соединен с четвертыми управляющими входами второго АЦП и первого коммутатора, выход второго АЦП соединен с первым входом второго коммутатора и пятым входом первого коммутатора, выход первого АЦП, соединенный с первым входом первого коммутатора, соединен с пятым входом второго коммутатора, выходы которого являются выходными шинами, вторые аналоговые входы первого и второго АЦП соответственно соединены с выходами второго и первого датчиков входных сигналов.

2. Преобразователь по п.1, отличающийся тем, что блок управления содержит первый и второй элементы И, первые входы которых соединены с входной шиной “начало преобразования”, вторые входы соответственно соединены с единичным и нулевым выходами первого триггера, выход первого элемента И соединен с первым входом третьего элемента И, первым входом первого элемента ИЛИ, первыми входами четвертого, пятого элементов И, выход второго элемента И соединен с единичным входом первого триггера и первым входом второго элемента ИЛИ, второй вход которого подсоединен к выходу третьего элемента И, второй и третий входы которого соответственно соединены с нулевыми выходами второго и третьего триггеров, единичные выходы которых соответственно соединены с выходными шинами “последовательный режим №1”, “последовательный режим №2”, выход второго элемента ИЛИ подсоединен к единичному входу четвертого триггера, единичный выход которого соединен с выходной шиной “параллельный режим”, второй вход первого элемента ИЛИ соединен с входной шиной “сброс”, с нулевыми входами второго, третьего триггеров и первым входом третьего элемента ИЛИ, второй вход которого соединен с единичным входом второго триггера и с выходом четвертого элемента И, третий вход третьего элемента ИЛИ соединен с единичным входом третьего триггера и с выходом пятого элемента И, выход третьего элемента ИЛИ подсоединен к нулевому входу четвертого триггера, вторые входы четвертого, пятого элементов И соответственно соединены с входными шинами “нулевые выходы триггеров памяти неисправности последовательных режимов первого и второго АЦП”, третьи входы четвертого, пятого элементов И соответственно соединены с выходами четвертого, пятого элементов ИЛИ, первые входы которых соединены с выходом шестого элемента И и первым входом седьмого элемента И, вторые входы соответственно соединены с входными шинами “не годен-1”, “не годен-2”, первым, вторым входами шестого элемента И, второй и третий входы седьмого элемента И соответственного соединены с входными шинами “единичные выходы триггеров памяти неисправности последовательных режимов первого и второго АЦП”, а выход седьмого элемента И соединен с выходной шиной “отказ”.

3. Преобразователь по п.1 отличающийся тем, что первый АЦП содержит четыре компаратора, первые входы которых попарно соответственно соединены с первой и второй входными шинами, вторые входы первого и третьего компараторов соединены с выходом первой m-разрядной резистивной матрицы R-2R, (m+1)-ый резистор 2R которой подсоединен к источнику эталонного напряжения положительной полярности, вторые входы второго и четвертого компараторов соединены с выходом второй m-разрядной резисторной матрицы R-2R, (m+1)-ый резистор 2R которой подсоединен к источнику эталонного напряжения отрицательной полярности, входы m-разрядных резистивных матриц R-2R с первого по m через электронные ключи подсоединены к выходам регистра последовательных приближений с первого по n, а входы коммутации электронных ключей соответственно подсоединены к корпусной шине и источнику эталонного напряжения положительной полярности, выходы четырех компараторов соответственно соединены с первыми входами первых четырех элементов И, при этом вторые входы первого и второго элементов И соединены с входной шиной “параллельный режим”, вторые входы третьего и четвертого элементов И соединены с входной шиной “последовательный режим №1”, выходы второго и четвертого элементов И соответственно соединены с соответствующими входами первого элемента ИЛИ, выход которого подсоединен к первому входу пятого элемента И, а через первый элемент НЕ к первому входу второго элемента ИЛИ, второй и третий входы которого соответственно подсоединены к выходам первого и третьего элементов И, выход второго элемента ИЛИ подсоединен ко второму входу пятого элемента И, к первым входам шестого и седьмого элементов И, а через второй элемент НЕ подсоединен к первому входу третьего элемента ИЛИ, вторые входы шестого и седьмого элементов И соответственно подсоединены ко вторым входам первого, второго и третьего, четвертого элементов И, третьи входы шестого и седьмого элементов И подсоединены к выходу элемента задержки, вход которого подсоединен к n-выходу регистра последовательных приближений, С вход которого подсоединен к выходу генератора импульсов, D вход - к выходу пятого элемента И, вход - к корпусной шине, a вход - к нулевому выходу первого триггера, единичный вход которого подсоединен к выходу восьмого элемента И, первый вход которого подсоединен к входной шине “начало преобразования”, второй вход - к нулевому выходу второго триггера, первым входам группы девятых элементов И и выходной шине “нулевой выход триггера памяти неисправности последовательного режима №1”, выход шестого элемента И подсоединен ко второму входу третьего элемента ИЛИ и единичному входу третьего триггера, выход седьмого элемента И подсоединен к единичному входу второго триггера и третьему входу третьего элемента ИЛИ, выход которого подсоединен к нулевому входу первого триггера, входная шина “сброс” соединена с нулевыми входами второго и третьего триггеров, единичные выходы которых соответственно соединены с выходными шинами “единичный выход триггера памяти неисправности последовательного режима №1” и “не годен-1”, вторые входы группы девятых элементов И соединены с нулевым выходом второго триггера, третьи входы соединены соответственно с выходами регистра последовательных приближений с первого по n, а выходы группы девятых элементов И являются выходами АЦП.

4. Преобразователь по п.1, отличающийся тем, что первый коммутатор выполнен на элементе НЕ, группе из n элементов ИЛИ, двух группах из n элементов И каждая, первые входы элементов И первой группы соединены с первой входной шиной блока, вторая шина которого “не годен-1” через элемент НЕ подсоединена ко вторым входам элементов И первой группы, третьи входы которых соединены с третьей шиной блока, выход - с первыми входами n элементов ИЛИ, вторые входы которых соединены с выходами n элементов И второй группы, входы которых соответственно соединены со второй, четвертой и пятой шинами блока, а выходы n элементов ИЛИ являются выходной шиной устройства.