Устройство для приема кодированной информации в линии связи

Изобретение относится к технике электрической связи, в частности к системам передачи информации по двухпроводным линиям связи. Технический результат заключается в упрощении конструкции устройства, а также в повышении точности и надежности его работы. Сущность изобретения заключается в том, что устройство для приема кодированной информации в линии связи содержит частотный фильтр (ЧФ), ограничитель амплитуды напряжения и два компаратора, каждый из которых включает в себя дифференциальный каскад, два источника питания, эмиттерный повторитель и делитель напряжения. 2 ил.

 

Изобретение относится к технике электрической связи, в частности к системам передачи информации по двухпроводным линиям связи и может также быть использовано в вычислительной технике в каналах обмена информации ЭВМ с абонентами.

Известно устройство для приема и передачи информации (см. описание к авторскому св-ву СССР №1510095, опубл. 23.09.89 г., МПК Н 03 М 7/00, Н 03 В 3/00), содержащее блок пороговых детекторов, инжекторы токов, усилители. Сложность конструктивного выполнения данного устройства не позволяет реализовать его в виде микросборки.

Известен приемопередатчик, предназначенный для мультиплексного канала обмена информацией и реализованный в виде микросборки ВА996 ПИЖМ.431287.004. Известный приемопередатчик выполняется в виде микросборки с использованием бескорпусных радиоэлементов. Однако вариант реализации этого приемопередатчика на основе активных элементов, таких как операционный усилитель, частотный фильтр и интегральные компараторы, оказывается сложным в изготовлении и недостаточно надежным в работе.

Наиболее близким из известных аналогов (прототипом) (см. фиг.1) является устройство для приема информации с линии связи, содержащее частотный фильтр с двумя входами и с двумя выходами, соединенными с соответствующими входами ограничителя амплитуды напряжения входного сигнала, два выхода которого соединены с первыми входами двух компараторов, построенных по схеме дифференциального каскада на двух транзисторах с эмиттерными повторителями, расположенными на первых и вторых входах дифференциальных каскадов обоих компараторов, резистивным делителем и выходным каскадом, выполненным на одном транзисторе, расположенными на выходе каждого компаратора (см. микросборку ВА 998А ПИЖМ.431287.005).

Известное устройство достаточно сложно в исполнении и обладает низкой точностью срабатывания из-за малого коэффициента усиления дифференциальных каскадов компараторов и зависимости пороговых напряжений на вторых входах компараторов от разбаланса положительного и отрицательного источников питания.

Целью изобретения является упрощение конструкции устройства, повышение точности и надежности его работы.

Кроме того, предлагаемое устройство для приема кодированной информации в линии связи расширяет арсенал известных технических средств того же назначения.

Поставленная цель достигается тем, что в устройство приема кодированной информации в линии связи, содержащее частотный фильтр с двумя входами, являющимися входами устройства, причем два выхода фильтра соединены с соответствующими входами ограничителя амплитуды напряжения, два выхода которого соединены соответственно с первыми входами двух компараторов, выходы которых являются выходами устройства, при этом каждый компаратор содержит первый транзистор, база которого является входом компаратора, первый резистор, одним выводом соединенный с отрицательным полюсом первого источника питания, дифференциальный каскад, выполненный на втором и третьем транзисторах, втором и третьем резисторах, причем база второго транзистора соединена с эмиттером первого транзистора, а общая точка соединения эмиттеров обоих транзисторов каскада соединена с одним из выводов второго резистора, другой вывод которого подсоединен к отрицательному полюсу первого источника питания, а третий резистор включен между коллектором третьего транзистора и положительным полюсом второго источника питания, выходной каскад на четвертом транзисторе, база которого соединена с коллектором третьего транзистора, эмиттер заземлен, а коллектор соединен с одним из выводов четвертого резистора, при этом второй вывод четвертого транзистора, коллекторы первого и второго транзисторов подсоединены к положительному полюсу второго источника питания, а общая точка соединения коллектора четвертого транзистора и вывода четвертого резистора является выходом компаратора, вторым входом которого является база третьего транзистора, в каждый компаратор дополнительно введен пятый резистор, включенный между эмиттером первого транзистора и вторым выводом первого резистора, общая точка соединения первого и пятого резисторов первого компаратора соединена с базой третьего транзистора второго компаратора, а общая точка соединения первого и пятого резисторов второго компаратора соединена с базой третьего транзистора первого компаратора.

Введение отличительных признаков, а именно пятого резистора в цепь эмиттерного повторителя на первом входе каждого компаратора, а также связи общей точки соединения пятого и первого резисторов одного компаратора с базой третьего транзистора другого компаратора позволило в качестве эмиттерного повторителя, размещаемого на втором входе дифференциального каскада одного компаратора, использовать эмиттерный повторитель, расположенный на первом входе другого компаратора, и конструктивно организовать делители напряжения, запитываемые от одного источника питания, при этом управляющее каждым компаратором напряжение увеличилось почти вдвое, а пороговое напряжение, вырабатываемое делителями обоих компараторов, стало иметь одну и ту же величину, что, в свою очередь, обеспечило повышение точности работы устройства, существенно упростило его конструкцию и повысило его надежность.

По мнению авторов, данная совокупность признаков заявляемого изобретения является новой, а из уровня техники неизвестна причинно-следственная связь между отличительными признаками и достигаемым техническим результатом (целью).

Заявляемое изобретение поясняется чертежом, где:

- на фиг.1 приведена функциональная схема устройства и принципиальные схемы компараторов прототипа,

- на фиг.2 приведена функциональная схема устройства и принципиальные схемы компараторов заявляемого устройства.

Устройство для приема кодированной информации в линии связи содержит частотный фильтр 1 с двумя входами, являющимися входами устройства. Два выхода фильтра 1 соединены с соответствующими входами ограничителя амплитуды напряжения 2, два выхода которого соединены соответственно с первыми входами двух компараторов 3 и 4, выходы которых являются выходами устройства. Каждый компаратор 3, 4 содержит первый транзистор 5, база которого является входом компаратора, первый (являющийся одновременно нагрузочным и токозадающим) резистор 6, одним выводом соединенный с отрицательным полюсом первого источника питания 7, дифференциальный каскад, выполненный на втором и третьем транзисторах 8, 9, втором и третьем (соответственно токозадающем и нагрузочном) резисторах 10, 11. Общая точка соединения эмиттеров обоих транзисторов 8, 9 каскада соединена с одним из выводов второго резистора 10, другой вывод которого подсоединен к отрицательному полюсу первого источника питания 7, а третий резистор 11 включен между коллектором третьего транзистора 9 и положительным полюсом второго источника питания 12. Выходной каскад компараторов 3, 4 выполнен на четвертом транзисторе 13, база которого соединена с коллектором третьего транзистора 10, эмиттер заземлен, а коллектор соединен с одним из выводов четвертого (нагрузочного) резистора 14, второй вывод которого подсоединен к положительному полюсу второго источника питания 12. К этому же полюсу второго источника питания 12 подсоединены коллекторы первого 5 и второго 8 транзисторов. В цепь между эмиттером первого транзистора 5 и вторым выводом первого резистора 6 введен пятый (токозадающий и одновременно нагрузочный) резистор 15. Общая точка соединения первого 6 и пятого 15 резисторов компаратора 3 соединена с базой третьего транзистора 9 компаратора 4, а общая точка соединения первого 6 и пятого 15 резисторов компаратора 4 соединена с базой третьего транзистора 9 компаратора 3. База второго транзистора 8 соединена с эмиттером первого транзистора 5. Вторым входом каждого из компараторов 3, 4 является база третьего транзистора 9, а выходом - общая точка соединения коллектора четвертого транзистора 13 и вывода четвертого резистора 14 каждого компаратора 3, 4.

Заявляемое устройство работает следующим образом. При отсутствии сигнала на линии связи - входе устройства дифференциальный каскад каждого компаратора 3, 4 находится в переключенном состоянии, а именно второй транзистор 8 находится в проводящем состоянии, а третий транзистор 9 - в обесточенном, так что весь ток третьего резистора 11 поступает в базу четвертого транзистора 13, приводя его в состояние насыщения и формируя на его выходе напряжение, близкое к нулю ("логический нуль"). В этом режиме потенциалы баз второго 8 и третьего 9 транзисторов неодинаковы по величине и отличаются на величину падения напряжения на пятом резисторе 15, т.е. на величину так называемого порогового напряжения, достаточного для переключения дифференциального каскада. Следует отметить, что пороговые напряжения в обоих компараторах 3, 4 имеют практически одинаковую величину в силу следующих причин: идентичность параметров первых транзисторов 5, использование для образования пороговых напряжений одного и того же источника питания 7. При появлении входного сигнала, превышающего величину порогового напряжения происходит переключение дифференциальных каскадов. В этом случае в проводящем (открытом) состоянии на время действия отрицательной полуволны сигнала оказывается третий транзистор 9, а в непроводящем (закрытом) состоянии - второй транзистор 8. Параметры третьего (нагрузочного) резистора 11, третьего транзистора 9 выбираются из условия, чтобы потенциал его коллектора был "слегка" отрицательным, т.е. в диапазоне (-0,5 - -0,8 В), что является достаточным для запирания четвертого транзистора и образования на его выходе высокого состояния ("логической единицы"). А так как входной сигнал представляет собой чередование отрицательных и положительных уровней, то напряжения логических уровней на выходах компараторов будут чередоваться.

Следует еще раз отметить, что в заявляемом устройстве в отличие от прототипа каждый компаратор работает с почти удвоенной величиной входного сигнала, получая дополнительно к его собственному сигналу противоположный по знаку сигнал по второму входу от первого транзистора соседнего компаратора. Это приводит к улучшению качества работы компаратора (уменьшению длительности фронтов его выходных импульсов, увеличению запаса по обеспечению надежности переключения в условиях, отличных от нормальных климатических условий, а также при старении элементов устройства и т.д.).

Кроме того, в заявляемом устройстве уменьшено количество транзисторов (за счет исключения эмиттерных повторителей по второму входу компараторов), что также повышает надежность устройства и снижает его энергопотребление.

Заявляемое устройство может быть технически реализовано по известным правилам из стандартных элементов, выпускаемых промышленностью, что позволяет сделать вывод о его промышленной применимости.

Устройство для приема кодированной информации в линии связи, содержащее частотный фильтр с двумя входами, являющимися входами устройства, причем два выхода фильтра соединены с соответствующими входами ограничителя амплитуды напряжения, два выхода которого соединены соответственно с первыми входами двух компараторов, выходы которых являются выходами устройства, при этом каждый компаратор содержит первый транзистор, база которого является входом компаратора, первый резистор, одним выводом соединенный с отрицательным полюсом первого источника питания, дифференциальный каскад, выполненный на втором и третьем транзисторах, втором и третьем резисторах, причем база второго транзистора соединена с эмиттером первого транзистора, а общая точка соединения эмиттеров обоих транзисторов каскада соединена одним из выводов второго резистора, другой вывод которого подсоединен к отрицательному полюсу первого источника питания, а третий резистор включен между коллектором третьего транзистора и положительным полюсом второго источника питания, выходной каскад на четвертом транзисторе, база которого соединена с коллектором третьего транзистора, эмиттер заземлен, а коллектор соединен с одним из выводов четвертого резистора, при этом второй вывод четвертого транзистора, коллекторы первого и второго транзисторов подсоединены к положительному полюсу второго источника питания, а общая точка соединения коллектора четвертого транзистора и вывода четвертого резистора является выходом компаратора, вторым входом которого является база третьего транзистора, отличающееся тем, что в каждый компаратор дополнительно введен пятый резистор, включенный между эмиттером первого транзистора и вторым выводом первого резистора, общая точка соединения первого и пятого резисторов первого компаратора соединена с базой третьего транзистора второго компаратора, а общая точка соединения первого и пятого резисторов второго компаратора соединена с базой третьего транзистора первого компаратора.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано при построении магнитны.х запо.минающих устройств ЭВМ. .

Изобретение относится к области вычислительной техники и может быть использовано при построении буферных запоминающих устройств. .

Изобретение относится к вычислительной технике и может быть использовано при разработке устройств управления блоками памяти, используемых в составе процессора цифровой вычислительной мап1ины.

Изобретение относится к вычислительной технике и может .быть использовано в ЭВМ и вычислительных системах. .

Изобретение относится к вычислительной технике и может быть использовано для сопряжения, блоков оперативной и постоянной памяти с произвольной выборкой с общей шиной микроЭВМ .

Изобретение относится к области производства пластиковых карт с чипом (карты со встроенной микросхемой)

Изобретение относится к средствам создания и использования «интеллектуальных» документов, создаваемых на компьютере, к которым присоединены функции, обеспечивающие контекстно-зависимые инструменты, органы управления и справочное информационное наполнение для пользователей этих документов

Изобретение относится к вычислительной технике, а именно к псевдодвухпортовой памяти

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении высокоскоростного считывания фискальной информации из памяти при соблюдении финансового регламента. Способ управления фискальной памятью для фискального принтера, который имеет фискальную память, которая хранит фискальную информацию, первый блок управления, который управляет, по меньшей мере, связью с хост-компьютером и работает на первой скорости обработки, и второй блок управления, который управляет работой, по меньшей мере, фискальной памяти и работает на второй скорости обработки, которая медленнее первой скорости обработки, в котором сохраняют фискальную информацию в фискальной памяти посредством первого блока управления, принимающего фискальную информацию из хост-компьютера и передающего фискальную информацию во второй блок управления, и второго блока управления, исполняющего процесс записи, который записывает фискальную информацию, переданную из первого блока управления, в фискальную память; и причем первый блок управления исполняет процесс считывания, считывающий фискальную информацию, сохраненную в фискальной памяти, из фискальной памяти, без вовлечения обработки вторым блоком управления. 3 н. и 13 з.п. ф-лы, 6 ил.

Изобретение относится к гибридным запоминающим устройствам. Технический результат заключается в повышении быстродействия памяти при том же размере и емкости памяти. Описываются запоминающие устройства, контроллеры и электронные устройства, содержащие запоминающие устройства. В одном варианте осуществления изобретения запоминающее устройство содержит энергозависимую память, энергонезависимую память и контроллер, содержащий буфер памяти и логический блок для передачи данных между энергонезависимой памятью и энергозависимой памятью через буфер памяти в ответ на запросы от приложения, при этом данные в буфере памяти являются доступными для приложения. Также раскрываются и заявляются другие варианты осуществления изобретения. 3 н. и 14 з.п. ф-лы, 11 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении возможности в единственном сигнале запроса сигнализировать о по меньшей мере одной из множества различных функций. Устройство для использования в модуле памяти, который соединен с хост-контроллером памяти по шине, содержит контроллер модуля памяти, содержащий аппаратное средство для выработки сигнала запроса в хост-контроллер памяти, показывающего, что хост-контроллер памяти может осуществить доступ к модулю памяти, при этом хост-контроллер отправляет запросы на считывание и запись по шине в модуль памяти для сохранения данных в чипах памяти модуля памяти, а сигнал запроса имеет длительность импульса больше или равную минимальной длительности импульса, где минимальная длительность импульса содержит ряд тактовых циклов, необходимых для гарантии того, что хост-контроллер памяти обнаруживает сигнал запроса, и где длительность импульса сигнала запроса показывает по меньшей мере одну функцию в дополнение к сигналу запроса в хост-контроллере памяти. 4 н. и 21 з.п. ф-лы, 23 ил.

Изобретение относится к полупроводниковым запоминающим устройствам. Техническим результатом является реализация запоминающего устройства, выполненного с возможностью высокоскоростной работы и обладающего большой емкостью. Устройство содержит блоки памяти, каждый из которых включает в себя массив ячеек памяти; линии слов, соединенные со строками каждого из блоков памяти; схему-защелку адреса, выполненную с возможностью фиксировать полный адрес для определения одной из линий слов, причем полный адрес включает в себя первый адрес и второй адрес; и управляющую схему, выполненную с возможностью игнорировать операцию сброса для первого адреса в качестве цели операции установки и перезаписывать первый адрес в соответствии с операцией установки при приеме первой команды для определения операции сброса для блока памяти и операции установки для первого адреса. 13 з.п. ф-лы, 10 ил.

Изобретение относится к процессорному устройству и компьютеру. Технический результат заключается в уменьшении количества вырабатываемого тепла и в снижении энергопотребления. Процессорное устройство содержит цифровую схему и механизм формирования тактовых импульсов, выполненный с возможностью выработки тактового сигнала, при этом механизм формирования тактовых импульсов содержит генератор волн миллиметрового диапазона, причем генератор содержит передатчик крайне высокой частоты (EHF). 2 н. и 19 з.п. ф-лы, 2 ил.

Группа изобретений относится к вычислительной технике и может быть использована для обучения чтению контроллера памяти. Техническим результатом является повышение эффективности обучения чтению. Устройство содержит устройство сопряжения шины, по меньшей мере, с одним модулем памяти; логическую схему контроллера памяти, которая при работе выполнена с возможностью осуществления операций, причем операции включают в себя программирование модуля памяти для запуска режима обучения, в котором модуль памяти передает непрерывные битовые шаблоны по тракту боковой полосы устройства сопряжения шины; прием битовых шаблонов по устройству сопряжения шины; определение из принятых битовых шаблонов перехода значений в битовом шаблоне для определения окна данных между определенными переходами значений; и определение настройки для управления устройством фазовой интерполяции для выработки прошедших интерполяцию сигналов, используемых для выборки данных в пределах определенного окна данных. 3 н. и 17 з.п. ф-лы, 6 ил.
Наверх