Цифровое устройство фазовой синхронизации

Устройство относится к технике генерирования импульсов с автоматической подстройкой фазы и может использоваться для восстановления синхросигналов при воспроизведении цифровых данных. Достигаемый технический результат - расширение функциональных возможностей за счет исключения эффекта частотной дискриминации и упрощение структуры устройства. Устройство содержит мультифазный генератор импульсов (МГИ) (1), селектор импульсов (2), осуществляющий направленный перебор выходов МГИ под управлением реверсивного сдвигающего регистра (3), а также элемент ИЛИ-НЕ (4). Направление сдвига в регистре в каждом такте работы определяется фазовым отношением входного и выходного сигналов устройства. Для сокращения разрядности основных узлов устройства в него введены логический блок (6) и выходной элемент ИСКЛЮЧАЮЩЕЕ ИЛИ (5), использованный в качестве управляемого инвертора. 3 з.п.ф-лы, 2 ил.

 

Область техники, к которой относится изобретение

Настоящее изобретение относится к технике генерирования импульсов с автоматической подстройкой их фазы, в частности для синхронизации в системах передачи цифровых данных.

Уровень техники

Для фазовой синхронизации при приеме дискретной информации широко применяются устройства с цифровым управлением фазой генерируемых импульсов, в частности устройства синхронизации на основе многоотводной линии задержки основного опорного сигнала, которые благодаря дополнительному разделению опорного периода на множество равных отрезков способны работать с пониженной опорной частотой.

Известна цифровая петля фазовой автоподстройки [1], содержащая опорный кварцевый генератор и цепь задержки с отводами, с которыми соединен регистр для записи значений сигналов на отводах. Выходной мультиплексор, также соединенный с отводами цепи задержки своими информационными входами, выбирает сигнал с одного из отводов под управлением цифрового контроллера на основании измеренной фазовой разности. Недостаток данного аналога состоит в невысокой точности синхронизации, так как не обеспечивается равномерность шагов квантования фазы в пределах опорного периода из-за возможного отличия полного времени задержки цепи задержки от длительности опорного периода.

Принцип селекции опорной фазы из множества смещенных по фазе копий основного опорного сигнала использует также устройство фазовой синхронизации [2], которое состоит из мультифазного опорного генератора с выходным мультиплексором и блоков - регистра, шифратора, вычитателя и накапливающего сумматора, образующих цифровые отсчеты текущей фазовой разности и цифровой сигнал управления мультиплексором. В этом устройстве точность синхронизации определяется шагом квантования фазы, равным Δϕ=2π/N (N - число фаз мультифазного генератора импульсов). Повышенная точность достигается за счет усложнения устройства, что является его недостатком.

Из известных аналогов наиболее близким по технической сущности к настоящему изобретению является устройство синхронизации [3]. Данное устройство-прототип состоит из мультифазного генератора импульсов в виде многоотводной линии задержки с обратной связью через первый мультиплексор и инвертор, второго мультиплексора с элементом ИСКЛЮЧАЮЩЕЕ ИЛИ на выходе, первого и второго реверсивных счетчиков импульсов, управляющих мультиплексорами, и фазочастотного компаратора. В устройстве-прототипе осуществляется одновременно автоподстройка частоты мультифазного генератора импульсов с помощью первых счетчика и мультиплексора и автоподстройка фазы выходного сигнала с помощью вторых счетчика и мультиплексора.

Устройство-прототип отличается расширенной частотной полосой синхронизации, причем мультифазный генератор импульсов в нем может иметь в два раза меньшее число фаз по сравнению с другими аналогами благодаря наличию управляемого инвертора в виде элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Однако в условиях стабильной частоты входных сигналов функция автоподстройки частоты оказывается излишней. Следовательно, структура устройства избыточна, а алгоритм его функционирования сложен. Другим недостатком прототипа является присущее ему свойство частотной дискриминации, что ограничивает его функциональные возможности работой только с регулярными входными сигналами.

Сущность изобретения

Целью настоящего изобретения является расширение функциональных возможностей за счет исключения эффекта частотной дискриминации и упрощение структуры устройства. Указанная цель достигается путем специального исполнения селектора импульсов (мультиплексора), который управляется реверсивным сдвигающим регистром. Направление перемещения единственной «единицы» по разрядам реверсивного сдвигающего регистра задается фазовым отношением входного и выходного сигналов устройства с помощью логического блока. Положение «единицы» в разрядной сетке определяет порядковый номер выхода мультифазного генератора импульсов (МГИ), импульс с которого выбирается селектором импульсов в качестве выходного сигнала цифрового устройства фазовой синхронизации. За счет этого фаза выходного сигнала приближается к фазе входного сигнала, а в дальнейшем отслеживает ее. Поскольку коррекция фазы выходного сигнала производится только в моменты поступления входных сигналов, то эффект частотной дискриминации исключается. Поэтому устройство способно работать с нерегулярными сигналами данных, восстанавливая синхросигналы, необходимые для декодирования данных.

С этой целью в цифровое устройство фазовой синхронизации, содержащее МГИ, выходами подключенный к соответствующим сигнальным входам селектора импульсов, который своим выходом через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ присоединен к выходному зажиму устройства, дополнительно введены реверсивный сдвигающий регистр, элемент ИЛИ-НЕ и логический блок. При этом тактовые входы реверсивного сдвигающего регистра и логического блока подключены к входному зажиму устройства, а их входы управления присоединены к выходному зажиму устройства. Сигнальные входы реверсивного сдвигающего регистра и логического блока соединены с выходом элемента ИЛИ-НЕ, а выходы сдвигающего регистра и выход элемента ИЛИ-НЕ подключены к соответствующим управляющим входам селектора импульсов. Выход логического блока, в свою очередь, присоединен к оставшемуся входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.

При n выходов МГИ реверсивный сдвигающий регистр 3 должен быть (n-1)-разрядным, а селектор 2 импульсов иметь по n управляющих и сигнальных входов.

В предпочтительном варианте исполнения МГИ выполняется в виде последовательной цепи n элементов задержки, выход которой подключен к ее же входу через инвертор. При этом входы элементов задержки служат выходами мультифазного генератора импульсов. Цепью элементов задержки может служить многоотводная электромагнитная линия задержки, однако предпочтительно выполнить ее на электронных элементах задержки, допускающих ручное и электронное регулирование времени задержки.

Селектор импульсов может быть построен на n элементах И, выходами подключенных к соответствующим входам элемента ИЛИ. При этом первые входы всех элементов И служат сигнальными входами, а вторые входы всех элементов И - управляющими входами селектора импульсов, выходом которого является выход элемента ИЛИ.

Логический блок может состоять из первого и второго элементов И, выходы которых через элемент ИЛИ присоединены к входу Т-триггера, а их первые входы - к соответствующим выходам D-триггера. Вторые входы обоих элементов И подключены к выходу элемента задержки, причем первого элемента И - через первый инвертор, а второго - непосредственно. Третьи входы обоих элементов И соединены с входом элемента задержки, причем у первого элемента И - непосредственно, а у второго - через второй инвертор. В такой схеме синхронизирующий и информационный входы D-триггера служат соответственно тактовым и управляющим входами логического блока, вход элемента задержки - его сигнальным входом, а выход Т-триггера - выходом логического блока.

Перечень чертежей

На фиг.1 представлена функциональная электрическая схема цифрового устройства фазовой синхронизации в соответствии с настоящим изобретением.

На фиг.2 показаны временные диаграммы сигналов, иллюстрирующие принцип действия цифрового устройства фазовой синхронизации, представленного на фиг.1.

Сведения, подтверждающие возможность осуществления изобретения

Схема цифрового устройства фазовой синхронизации (фиг.1) содержит МГИ 1, n выходов которого подключены к n сигнальным входам селектора 2 импульсов. Селектор 2 импульсов своими n управляющими входами соединен с выходами (n-1)-разрядного реверсивного сдвигающего регистра 3 и элемента 4 ИЛИ-НЕ. Входы элемента 4 ИЛИ-НЕ присоединены к выходам указанного регистра 3. В устройстве имеются также элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ, одним входом соединенный с выходом селектора 2 импульсов, и логический блок 6. При этом тактовые входы реверсивного сдвигающего регистра 3 и логического блока 6 присоединены к входному зажиму 7. Выход элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ, вход управления направлением сдвига регистра 3 и вход управления логического блока 6 подключены к выходному зажиму 8 устройства. Сигнальные входы логического блока 6 и регистра 3 соединены с выходом элемента 4 ИЛИ-НЕ, а выход логического блока 6 - с оставшимся входом элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ.

МГИ 1 в описываемом варианте осуществления изобретения выполнен в виде кольца из элементов 9...16 задержки, замкнутого через инвертор 17. Элементы задержки передают фронт и спад своего входного импульса с одинаковой задержкой, ими могут служить секции многоотводной электромагнитной линии задержки или электронные элементы задержки. Электронные элементы задержки предпочтительны для интегрального исполнения устройства и допускают ручное либо автоматическое регулирование времени задержки с целью стабилизации частоты импульсов МГИ 1.

Селектор 2 импульсов выполнен по общеизвестной схеме в виде двухступенчатой структуры из элементов 18...25 типа И и элемента 26 типа ИЛИ, собирающего выходы элементов И на общий выход селектора 2 импульсов.

Показанный на фиг.1 вариант схемы логического блока 6 состоит из первого 27 и второго 28 элементов И, выходы которых через элемент 29 ИЛИ присоединены к входу Т-триггера 30, а их первые входы - к соответствующим выходам D-триггера 31. Вторые входы обоих элементов И подключены к выходу элемента 32 задержки, причем вход первого 27 элемента И - через первый инвертор 33, а второго 28 - непосредственно. Третьи входы обоих элементов 27, 28 И соединены с входом элемента 32 задержки, причем у первого 27 элемента И - непосредственно, а у второго 28 - через второй инвертор 34. В такой схеме синхронизирующий и информационный входы D-триггера 31 служат соответственно тактовым и управляющим входами логического блока 6, вход элемента 32 задержки - его сигнальным входом, а выход Т-триггера 30 - выходом логического блока 6.

Необходимо отметить, что схемы описанных выше вариантов функциональных блоков не являются единственно возможными и допускают другое исполнение в зависимости от элементной базы и рабочей частоты устройства.

Отдельные функциональные узлы цифрового устройства фазовой синхронизации работают следующим образом.

МГИ 1 непрерывно вырабатывает на своих n выходах импульсы типа «меандр», следующие с периодом Т=2nΔt, где Δt - время задержки одного из одинаковых элементов 9...16 задержки, входящих в состав МГИ 1. Импульс на каждом следующем по порядку выходе задержан относительно импульса на предшествующем выходе на время Δt. Таким образом, одновременно на выходах МГИ 1 присутствуют n импульсов, перекрывающих диапазон 0...π периода импульсов 2π в фазовом измерении. Импульсы с выходов МГИ 1 поступают на первые входы соответствующих n элементов 18...25 И селектора 2 импульсов, на вторые входы этих элементов поступают логические уровни с соответствующих (n-1) выходов реверсивного сдвигающего регистра 3 и выхода элемента 4 ИЛИ-НЕ. Реверсивный сдвигающий регистр 3 и элемент 4 ИЛИ-НЕ, выходом подключенный к объединенному входу DR+DL последовательной записи информации регистра 3, образуют распределитель импульсов с n выходами. В любой момент времени только на одном из n выходов такого распределителя импульсов присутствует уровень логической «1», на остальных выходах при этом сохраняется уровень «0». Направление сдвига информации в регистре 3 задается логическим уровнем напряжения по его входу управления М, поступающим с выходного зажима 8 устройства. Если на управляющем входе М присутствует уровень «0», то происходит сдвиг информации влево, если уровень «1», то вправо. При сдвиге информации в любом направлении, пока на одном из выходов регистра 3 имеется «1», на выходе элемента 4 ИЛИ-НЕ остается уровень логического «0». Поэтому в момент прихода тактового импульса на вход С регистра 3 в освобождающийся в процессе сдвига левый (при сдвиге вправо) или правый (при сдвиге влево) разряд регистра 3 записывается «0». Когда все разряды регистра 3 обнуляются, уровень «1» появляется на выходе элемента 4 ИЛИ-НЕ. В следующем после этого такте «1» записывается в крайний разряд регистра 3, что приводит к появлению уровня «0» на выходе элемента 4 ИЛИ-НЕ.

Элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ выполняет роль управляемого инвертора. Если на одном его входе присутствует уровень «0», то сигнал с другого входа проходит на его выход без изменения. Если же на одном входе имеется уровень «1», то сигнал, который приходит на другой его вход, инвертируется. За счет этого в устройстве удается перекрыть дополнительно диапазон π...2π без наращивания числа выходов МГИ 1. Управление элементом 5 ИСКЛЮЧАЮЩЕЕ ИЛИ осуществляет логический блок 6. Их включение в устройство позволяет сократить в два раза разрядность МГИ 1, селектора 2 импульсов и реверсивного сдвигающего регистра 3.

Выходное состояние счетного триггера 30 в логическом блоке 6 изменяется только в тех случаях, когда логическая «1» в распределителе импульсов, образованном регистром 3 и элементом 4 ИЛИ-НЕ, перемещается из младшего разряда Q₀ регистра 3 на выход элемента 4 ИЛИ-НЕ, либо, напротив, с выхода элемента 4 ИЛИ-НЕ в младший разряд Q₀ регистра 3.

Элемент 32 задержки, инверторы 33 и 34, элементы 27, 28 типа И, а также элемент 29 типа ИЛИ вместе с D-триггером 31 обеспечивают подачу импульса длительностью, равной времени задержки элемента 32 задержки, на вход Т-триггера 30 при выполнении этого условия. Так по фронту импульса на выходе элемента 4 ИЛИ-НЕ и уровне логического «0» на прямом выходе D-триггера 31, свидетельствующем о сдвиге влево, в течение времени, равного времени задержки элемента 32 задержки, происходит совпадение «единиц» на входах первого элемента 27 И. Это приводит к формированию импульса на входе Т-триггера 30 и инвертированию его выходного состояния. Аналогично, в момент окончания «единичного» импульса на выходе элемента 4 ИЛИ-НЕ (по его спаду) такой же импульс передается на вход Т-триггера 30 через элементы 28 И и 29 ИЛИ в том случае, если D-триггер 31 взведен, что свидетельствует о сдвиге вправо и перемещении «1» в младший разряд регистра 3.

Работа устройства иллюстрируется временными диаграммами сигналов (фиг.2), обозначенных теми же буквами А...Л, что и соответствующие им линии связи в схеме устройства (фиг.1). Работа описывается в соглашении положительной логики, по которому «нулю» соответствует низкий, а «единице» высокий уровень напряжения.

МГИ 1 непрерывно генерирует импульсы на своих n выходах А,..., Б, В, Г, причем импульс на каждом следующем по порядку выходе задержан относительно импульса на предшествующем выходе на время Δt, равное времени задержки каждого элемента 9...16 задержки в составе МГИ 1. Период импульсов на каждом выходе МГИ 1 равен Т₀=2nΔt, a их длительность составляет половину периода. На входной зажим 7 поступают импульсы данных Д, интервал между которыми (единичный интервал τ_X) кратен в среднем периоду импульсов МГИ 1. В рассматриваемом примере осуществления устройства для достижения и удержания режима синхронизма значение τ_X не должно отличаться от значения T₀ более чем на Δt.

Пусть в исходном состоянии в распределителе импульсов, состоящем из реверсивного сдвигающего регистра 3 и элемента 4 ИЛИ-НЕ, логическая «1» присутствует на выходе регистра 3 с порядковым номером «5» (RG₅ - диаграмма Ж на фиг.2). Тогда селектор 2 импульсов, в котором открыт вентиль - элемент 23 типа И, пропускает на свой выход импульс с выхода Б МГИ 1 (его порядковый номер равен «5», так как отсчет выходов МГИ 1 начинается с «0»). Этот импульс без изменения проходит через элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ, если на другом входе этого элемента удерживается уровень логического «0» Л, поступающий с выхода логического блока 6.

Режиму синхронизма в описываемом устройстве соответствует совпадение во времени фронтов входного Д и выходного Е сигналов на зажимах 7 и 8 соответственно. Допустим, как показано в начале диаграммы (фиг.2), что выходной сигнал отстает от входного сигнала. Тогда фронт первого входного импульса Д приходится на высокий уровень логической «1» выходного импульса Е, который служит сигналом управления направлением сдвига в реверсивном сдвигающем регистре 3 и определяет сдвиг его информации вправо. Выходной сигнал D-триггера 31 в логическом блоке 6 (диаграмма И на фиг.2) также отображает направление сдвига. В результате уровень логической «1» перемещается из разряда RG₅ в разряд RG₆ (диаграмма Ж на фиг.2). После этого селектор 2 импульсов начинает через элементы 24 И и 26 ИЛИ передавать импульс В МГИ 1 на элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ и далее на выходной зажим 8.

Если фронт следующего сигнала на входном зажиме 7 (Д) вновь приходится на высокий уровень выходного сигнала Е на выходном зажиме 8, то уровень «1» оказывается уже на выходе элемента 4 ИЛИ-НЕ (диаграмма К на фиг.1). Логический блок 6 не реагирует на такое событие, поскольку на входах его элементов 27 и 28 типа И нет совпадения «единиц». Уровень напряжения на выходе логического блока 6 (диаграмма Л) остается низким. На выходной зажим 8 через вентили 25 и 26 селектора 2 импульсов и элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ проходит далее импульс Г со следующего по порядку выхода МГИ 1. Таким образом, благодаря направленному перебору селектором 2 импульсов с выходов МГИ 1 с каждым входным сигналом Д на зажиме 7 происходит приближение к нему по фазе выходного сигнала Е на зажиме 8.

Если следующий входной сигнал Д также приходит раньше выходного сигнала Е, то уровень «1» с выхода элемента 4 ИЛИ-НЕ перемещается в младший разряд RG₀ реверсивного сдвигающего регистра 3, что приводит к тому, что селектор 2 импульсов начинает выбирать импульс А с соответствующего выхода МГИ 1. Одновременно по спаду импульса на выходе элемента 4 ИЛИ-НЕ логический блок 6 изменяет уровень своего выходного напряжения на противоположный, т.е. на уровень логического «0» (диаграмма Л на фиг.2). Это происходит в результате возникновения импульса на входе Т-триггера 30, вызванного совпадением «единиц» на входах элемента 28 И. Элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ начинает работать как инвертор, что обеспечивает инвертирование импульса А МГИ 1 и необходимое монотонное изменение фазы выходного сигнала Е на зажиме 8 в прежнем направлении.

Если следующий входной сигнал Д отстает от выходного сигнала Е, то направление сдвига в реверсивном сдвигающем регистре 3 изменяется на сдвиг влево и «1» переходит с его выхода RG₀ на выход элемента 4 ИЛИ-НЕ, вновь подключая к входу элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ через селектор 2 импульсов выход Г МГИ 1. Поскольку одновременно логический блок 6 опять изменяет свой выходной уровень (Л), то импульс Г проходит на выходной зажим 8 устройства без инвертирования. К этому моменту устройство завершает процесс установления синхронизма и далее осуществляет слежение за фазой входного сигнала.

Таким образом с каждым тактом работы производится коррекция текущей фазы выходного сигнала Е в направлении компенсации фазовой ошибки между ним и входным сигналом Д. В режиме синхронизма поддерживается синфазность выходного сигнала входному с погрешностью не более Δt по времени, или π/n в фазовом исчислении.

Для исключения возможного в момент переключения селектора 2 импульсов дребезга фронта выходного сигнала устройство может быть снабжено дополнительным фазовым фильтром, как это предложено например в [4], либо просто выходным инерционным звеном.

Литература

1. Патент ЕПВ №0185779, кл. H 03 L 7/00.

2. Патент РФ №2119717, кл. H 03 L 7/00.

3. Патент РФ №2167493, кл. H 03 L 7/00 (прототип).

4. Авт. свид. СССР №1674231, кл. G 11 В 5/09.

1. Цифровое устройство фазовой синхронизации, содержащее мультифазный генератор импульсов, выходами подключенный к соответствующим сигнальным входам селектора импульсов, выход селектора импульсов соединен с одним входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, своим выходом присоединенного к выходному зажиму устройства, отличающееся тем, что в него дополнительно введены реверсивный сдвигающий регистр, элемент ИЛИ-НЕ и логический блок, при этом тактовые входы реверсивного сдвигающего регистра и логического блока подключены к входному зажиму устройства, входы управления реверсивного сдвигающего регистра и логического блока присоединены к выходному зажиму устройства, сигнальные входы реверсивного сдвигающего регистра и логического блока соединены с выходом элемента ИЛИ-НЕ, выходы реверсивного сдвигающего регистра и элемента ИЛИ-НЕ, входы элемента ИЛИ-НЕ присоединены к выходам указанного регистра, выходы реверсивного сдвигающего регистра и элемента ИЛИ-НЕ подключены к соответствующим управляющим входам селектора импульсов, а выход логического блока присоединен к оставшемуся входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.

2. Цифровое устройство фазовой синхронизации по п.1, отличающееся тем, что мультифазный генератор импульсов выполнен в виде последовательной цепи n элементов задержки, выход которой подключен к ее же входу через инвертор, при этом входы элементов задержки служат выходами мультифазного генератора импульсов.

3. Цифровое устройство фазовой синхронизации по п.1, отличающееся тем, что селектор импульсов включает элементы И, выходами подключенные к соответствующим входам элемента ИЛИ, при этом первые входы всех элементов И служат сигнальными входами, а вторые входы всех элементов И - управляющими входами селектора импульсов, выходом которого является выход элемента ИЛИ.

4. Цифровое устройство фазовой синхронизации по п.1, отличающееся тем, что логический блок включает первый и второй элементы И, выходы которых через элемент ИЛИ присоединены к входу Т-триггера, а их первые входы - к соответствующим выходам D-триггера, вторые входы обоих элементов И подключены к выходу элемента задержки, причем первого элемента И - через первый инвертор, а второго - непосредственно, третьи входы обоих элементов И соединены с входом элемента задержки, причем первого элемента И - непосредственно, а второго - через второй инвертор, при этом синхронизирующий и информационный входы D-триггера служат соответственно тактовым и управляющим входами логического блока, вход элемента задержки - его сигнальным входом, а выход Т-триггера - выходом логического блока.