Делитель частоты с переменным коэффициентом деления



Делитель частоты с переменным коэффициентом деления
Делитель частоты с переменным коэффициентом деления

 


Владельцы патента RU 2273043:

Закрытое акционерное общество "БИНОР" (RU)

Изобретение относится к автоматике и вычислительной технике, а также к системам автоматического управления и может найти применение в системах числового программного управления, в измерительных и вычислительных устройствах. Техническим результатом является повышение быстродействия устройства. Устройство содержит два n разрядных двоичных счетчика, n элементов И, элемент ИЛИ. 2 ил.

 

Предлагаемое изобретение относится к автоматике и вычислительной технике, а также к системам автоматического управления и может найти применение в системах числового программного управления, в измерительных и вычислительных устройствах.

Известно устройство [Интегральные микросхемы серии 155. Экспресс-информация. Вып.4, М.: ЦНИИ БЭИ приборостроения, 1975, с.40.] для деления частоты с переменным коэффициентом деления, содержащее n-разрядный двоичный счетчик с входами разрешения счета, установки в начальное состояние, синхронизации, разрешения деления, n-разрядную шину управления, информационный выход делителя частоты, элемент И-НЕ, выход переполнения счетчика, n-входовый элемент ИЛИ-НЕ, n элементов И с увеличивающимся в зависимости от разрядности числом входов.

Недостатками данного устройства являются большая нагрузка на прямые выходы разрядных триггеров двоичного счетчика, растущая от разряда к разряду из-за увеличивающегося числа подключаемых элементов И, и низкое быстродействие, обусловленное необходимостью групповой организации подключения элементов И при больших разрядностях (в аналоге группа состоит из шести разрядов).

Из числа аналогов наиболее близким по технической сущности является делитель частоты с переменным коэффициентом деления [RU Патент № 2015539, опубл. 30.06.94.], который и выбран в качестве прототипа. В прототипе уменьшена выходная нагрузка двоичного счетчика по сравнению с устройством [Интегральные микросхемы серии 155. Экспресс-информация. Вып.4, М.: ЦНИИ БЭИ приборостроения, 1975, с.40.] и обеспечена поразрядная, а не групповая наращиваемость разрядности устройства.

В состав прототипа входят n-разрядный двоичный счетчик, входы синхронизации, разрешения счета, установки в начальное состояние и разрешения деления, являющиеся соответствующими входами счетчика, выход переполнения, являющийся соответствующим выходом счетчика, n-разрядная шина управления, информационный выход делителя частоты, n логических элементов с функцией И, первые входы которых соединены соответственно с прямыми разрядными выходами n-разрядного счетчика, а вторые входы этих элементов соединены с n-разрядами шины управления в обратном порядке, причем делитель частоты содержит также двухвходовой элемент И-НЕ, а логические элементы с функцией И по двум входам реализуют еще функцию 2ИЛИ, по выходам - функцию НЕ, составляя таким образом функцию 2ИЛИ-И-НЕ, кроме того, первый вход элемента И-НЕ соединен с выходом первого логического элемента, составляющего функцию 2ИЛИ-И-НЕ, а второй вход - с инверсным выходом синхронизации двоичного счетчика, при этом выход элемента И-НЕ является информационным выходом делителя частоты, выход расширения которого соединен с выходом первого логического элемента 2ИЛИ-И-НЕ, третьи входы всех логических элементов 2ИЛИ-И-НЕ соединены соответственно с инверсными разрядными выходами n-разрядного двоичного счетчика, четвертый вход i-го элемента 2ИЛИ-И-НЕ (i=1, n-1) соединен с выходом (i+1)-го элемента 2ИЛИ-И-НЕ, четвертый вход n-го элемента 2ИЛИ-И-НЕ является входом расширения делителя частоты, причем первые и вторые входы всех логических элементов 2ИЛИ-И-НЕ относятся к первому элементу ИЛИ, а третьи и четвертые входы - ко второму элементу ИЛИ.

Прототип осуществляет деление за счет последовательного преобразования потенциальных (по отношению к сигналу на входе синхронизации) управляющих сигналов с шины управления и от разрядов счетчика на элементах 2ИЛИ-И-НЕ, включенных последовательно, с выделением выходного информационного сигнала из потенциального (по отношению к сигналу на входе синхронизации) сигнала на выходе расширения делителя. Сигнал на выходе расширения получается путем последовательного преобразования с использованием элементов 2ИЛИ-И-НЕ сигналов от прямого и инверсного выходов разряда счетчика, сигнала с шины управления и сигнала с выхода последующего элемента 2ИЛИ-И-НЕ. Элементы 2ИЛИ-И-НЕ образуют итеративную (последовательную) цепочку, в которой на каждом элементе на первой ступени в первой паре сигнал с выхода каждого последующего элемента преобразуется с сигналом с инверсного выхода счетчика, во второй паре сигнал с шины управления преобразуется с сигналом от прямого выхода счетчика, причем на нечетный элемент 2ИЛИ-И-НЕ поступает инверсный управляющий сигнал с шины управления, а на четный - прямой сигнал с шины управления, затем на второй ступени сигналы обеих пар преобразуются в сигнал выхода элемента 2ИЛИ-И-НЕ.

Средняя частота Fy импульсной последовательности на выходе элемента И-НЕ, т.е. на выходе устройства, определяется выражением

где

или в общем виде ,

Тi={0;1} - логическое состояние i-x разрядов кодов управления.

Недостатком прототипа является большое время преобразования, связанное с последовательной обработкой сигналов.

Задачей, на решение которой направлено заявляемое изобретение, является повышение быстродействия устройства за счет параллельной обработки сигналов.

Техническим результатом является высокое быстродействие работы устройства при упрощении коммутации формирователя информационного сигнала.

Поставленная задача решается тем, что в делитель частоты с переменным коэффициентом деления, содержащий n-разрядный двоичный счетчик, вход синхронизации, вход разрешения счета, вход установки в начальное состояние, вход разрешения деления, выход переполнения, n-разрядную шину управления, информационный выход делителя частоты, n логических элементов с функцией И, первые входы которых соединены соответственно с прямыми разрядными выходами n-разрядного счетчика, а вторые входы этих элементов соединены с n-разрядами шины управления в обратном порядке, введены второй n-разрядный двоичный счетчик и элемент ИЛИ с n входами, выход которого является информационным выходом делителя частоты, а входы подключены к выходам соответствующих логических элементов с функцией И, причем третьи входы этих элементов соединены с соответствующими инверсными разрядными выходами второго счетчика, вход синхронизации которого соединен с инверсным выходом тактовой частоты первого счетчика, причем остальные входы второго счетчика объединены с соответствующими входами первого счетчика.

Сущность предлагаемого изобретения состоит в создании делителя частоты с переменным коэффициентом деления и реализацией параллельного преобразования за счет использования при формировании выходного сигнала информации не только со счетчика, работающего от входной тактовой частоты, но и сдвинутой на полтакта информации о состоянии счетчика, работающего от инверсной входной тактовой частоты.

Сущность предлагаемого изобретения поясняется чертежами, где на фиг.1 изображена функциональная схема предлагаемого делителя частоты, на фиг.2 - временные диаграммы процессов, протекающих в устройстве.

Делитель частоты с переменным коэффициентом деления (фиг.1) содержит n-разрядный двоичный счетчик 1, входы синхронизации 2, разрешения счета 3, установки в начальное состояние 4, разрешения деления 5, являющиеся соответствующими входами счетчика, выход переполнения 6, являющийся соответствующим выходом счетчика, n-разрядную шину управления 7, информационный выход делителя частоты 8, n логических элементов L 9 с функцией И, первые входы которых соединены соответственно с прямыми разрядными выходами n-разрядного счетчика 1, а вторые входы этих элементов 9 соединены с n-разрядами шины управления 7 в обратном порядке. Кроме того, устройство содержит второй n-разрядный двоичный счетчик 10 и элемент ИЛИ 11 c n входами, выход которого является информационным выходом 8 делителя частоты, а входы подключены к выходам соответствующих логических элементов 9 с функцией И, причем третьи входы этих элементов 9 соединены с соответствующими инверсными разрядными выходами второго счетчика 10, вход синхронизации которого соединен с инверсным выходом тактовой частоты первого счетчика 1, причем остальные входы второго счетчика 10 объединены с соответствующими входами первого счетчика 1.

Устройство работает следующим образом.

На вход синхронизации 2 счетчика 1 поступает импульсная (тактовая) последовательность с частотой F0. На вход разрешения счета 3 подается сигнал, разрешающий счет счетчикам 1 и 10. С помощью подачи сигнала на вход установки 4 в начальное состояние счетчики 1 и 10 устанавливаются в нулевое состояние, при котором выходы Q0, Q1,..., Qn-1 сбрасываются в ноль, а выходы , устанавливаются в единицу. На вход разрешения деления 5 поступает сигнал, разрешающий деление счетчикам 1 и 10. Временные диаграммы, соответствующие входам 2, 3, 4 и 5 устройства, представлены на фиг.2.

После завершения сигналов на входах 3, 4 и 5 устройства появление на входе 2 первого импульса тактовой частоты F0 обеспечивает появление единицы на выходе Q0 первого счетчика 1 (диаграмма Q0, фиг.2). В результате на первом входе первого логического элемента L с функцией И 91 появится единица. На третьем входе этого элемента после исходной установки была единица с выхода второго счетчика 10. На второй вход первого логического элемента с функцией И 91 подан старший разряд Tn кода N с шины управления 7. Если этот старший разряд соответствует логической единице (диаграмма Т3 для N=111, фиг.2), то на выходе элемента И 91 появится единица (диаграмма 91 для N=111, фиг.2), которая поступает на выход 8 устройства через элемент ИЛИ 11 (диаграмма Fy для N=111, фиг.2). Если же старший разряд Tn соответствует логическому нулю, то на выходе элемента И 91 и на первом входе элемента ИЛИ 11 останется состояние логического нуля (диаграмма 91 для N=011, фиг.2). На всех остальных входах элемента ИЛИ 11 состояние нуля обеспечивается нулевыми состояниями выходов Q1,..., Qn-1, поступающими на логические элементы с функцией И 92,..., 9n. В результате на выходе 8 устройства останется состояние логического нуля (диаграмма Fy для N=011, фиг.2).

Завершение первого импульса тактовой частоты Fo обеспечивает появление нуля на выходе второго счетчика 10 и на третьем входе первого логического элемента с функцией И 91. Следовательно, на выходе этого элемента сформируется состояние нуля (диаграмма 91 для N=111, фиг.2). Таким образом, на всех входах элемента ИЛИ 11 будет присутствовать логический ноль, а, значит, на выходе 8 устройства также будет присутствовать ноль. В результате на выходе 8 устройства был сформирован единичный импульс, равный по длительности импульсу тактовой частоты F0. Для ситуации, при которой старший разряд Тn соответствует логическому нулю, на выходе 8 устройства останется состояние логического нуля (диаграмма Fy для N=011, фиг.2).

Появление на входе 2 второго импульса тактовой частоты F0 обеспечивает переход в нулевое состояние выхода Q0 и появление единицы на выходе Q1 первого счетчика 1 (диаграммы Q0 и Q1, фиг.2). В результате на первом входе второго логического элемента с функцией И 92 появится единица. На третьем входе этого элемента после исходной установки была единица с выхода второго счетчика 10. На второй вход первого логического элемента с функцией И 92 подан предпоследний разряд Тn-1 кода N с шины управления 7. Если этот разряд соответствует логической единице (диаграмма Т2 для N=111, фиг.2), то на выходе элемента И 92 появится единица (диаграмма 92 для N=111, фиг.2), которая поступает на выход 8 устройства через элемент ИЛИ 11 (диаграмма Fy для N=111, фиг.2). Если же предпоследний разряд Tn-1 соответствует логическому нулю, то на выходе элемента И 92 и на втором входе элемента ИЛИ 11 останется состояние логического нуля. В результате ситуация будет соответствовать ранее рассмотренной для нулевого сигнала в старшем разряде шины управления 7, и на выходе 8 устройства останется состояние логического нуля.

Завершение второго импульса тактовой частоты F0 обеспечивает появление нуля на выходе второго счетчика 10 и на третьем входе второго логического элемента с функцией И 92. Следовательно, на выходе этого элемента сформируется состояние нуля (диаграмма 92 для N=111, фиг.2). Таким образом, на всех входах элемента ИЛИ 11 вновь будет присутствовать логический ноль, а, значит, на выходе 8 устройства также будет присутствовать ноль. В результате на выходе 8 устройства был сформирован второй единичный импульс, равный по длительности импульсу тактовой частоты F0. Для ситуации, при которой предпоследний разряд Тn-1 соответствует логическому нулю, на выходе 8 устройства останется состояние логического нуля, как и при рассмотрении формирования первого импульса при нулевом управляющем разряде.

Появление на входе 2 третьего импульса тактовой частоты F0 обеспечивает появление единицы на выходе Q0 первого счетчика 1 (диаграмма Q0, фиг.2). В результате на первом входе первого логического элемента с функцией И 91 появится единица. На третьем входе этого элемента была единица с выхода второго счетчика 10 после завершения второго импульса тактовой частоты F0. На второй вход первого логического элемента с функцией И 91 подан старший разряд Тn кода N с шины управления 7. Далее процесс протекает аналогично рассмотренному при подаче первого импульса тактовой частоты.

Завершение третьего импульса тактовой частоты F0 обеспечивает появление нуля на выходе второго счетчика 10 и на третьем входе первого логического элемента с функцией И 91. Таким образом, процесс повторится так же, как и для первого импульса, и будет повторяться для всех нечетных импульсов.

Появление на входе 2 четвертого импульса тактовой частоты F0 обеспечивает переход в нулевое состояние выходов Q0 и Q1, появление единицы на выходе Q2 первого счетчика 1 (диаграммы Q0, Q1 и Q2, фиг.2). В результате на первом входе третьего логического элемента с функцией И 93 появится единица. На третьем входе этого элемента после исходной установки была единица с выхода второго счетчика 10. На второй вход третьего логического элемента с функцией И 93 подан разряд Tn-2 кода N с шины управления 7. Если этот разряд соответствует логической единице (диаграмма T1 для N=111, фиг.2), то на выходе элемента И 93 появится единица (диаграмма 93 для N=111, фиг.2), которая поступает на выход 8 устройства через элемент ИЛИ 11 (диаграмма Fy для N=111, фиг.2). Если же разряд Тn-2 соответствует логическому нулю, то на выходе элемента И 93 и на третьем входе элемента ИЛИ 11 останется состояние логического нуля. В результате ситуация будет соответствовать ранее рассмотренной для нулевого сигнала в старшем разряде шины управления 7, и на выходе 8 устройства останется состояние логического нуля.

Завершение четвертого импульса тактовой частоты F0 обеспечивает появление нуля на выходе второго счетчика 10 и на третьем входе третьего логического элемента с функцией И 93. Следовательно, на выходе этого элемента сформируется состояние нуля (диаграмма 93 для N=111, фиг.2). Таким образом, на всех входах элемента ИЛИ 11 вновь будет присутствовать логический ноль, а, значит, на выходе 8 устройства также будет присутствовать ноль. В результате на выходе 8 устройства был сформирован четвертый единичный импульс, равный по длительности импульсу тактовой частоты F0. Для ситуации, при которой разряд Тn-2 соответствует логическому нулю, на выходе 8 устройства останется состояние логического нуля, как и при рассмотрении формирования первого импульса при нулевом управляющем разряде.

Процессы, связанные с прохождением пятого импульса, соответствуют, как было отмечено ранее, всем нечетным импульсам.

Появление на входе 2 шестого импульса тактовой частоты F0 обеспечивает переход в нулевое состояние выхода Q0 и появление единицы на выходе Q1 первого счетчика 1 (диаграммы Q0 и Q1, фиг.2). В результате на первом входе второго логического элемента с функцией И 92 появится единица. На третьем входе этого элемента была единица с выхода второго счетчика 10 после завершения четвертого импульса тактовой частоты F0. На второй вход первого логического элемента с функцией И 92 подан предпоследний разряд Tn-1 кода N с шины управления 7. Далее процесс протекает аналогично рассмотренному при подаче второго импульса тактовой частоты.

Завершение шестого импульса тактовой частоты F0 обеспечивает появление нуля на выходе второго счетчика 10 и на третьем входе второго логического элемента с функцией И 92. Таким образом, процесс повторится так же, как и для второго импульса, и будет повторяться в дальнейшем для десятого, четырнадцатого и далее для каждого следующего четвертого импульса.

Процессы, связанные с прохождением седьмого импульса, соответствуют, как было отмечено ранее, всем нечетным импульсам.

Появление на входе 2 восьмого импульса тактовой частоты F0 обеспечивает переход в нулевое состояние выходов Q0, Q1, Q2 и появление единицы на выходе 6 переполнения первого счетчика 1 (диаграммы Q0, Q1 и Q2, фиг.2). В результате на первых входах всех логических элементов с функцией И 9 будет присутствовать ноль. Следовательно, на всех выходах этих элементов также будет присутствовать ноль, а, значит, и на выходе элемента ИЛИ 11 также будет состояние логического нуля.

Процессы, связанные с прохождением девятого импульса, будут соответствовать процессам прохождения первого импульса. Далее весь процесс работы устройства циклически повторяется, причем цикл определяется разрядностью счетчиков и шины управления.

В основу работы делителя частоты с переменным коэффициентом деления положен принцип одновременного формирования двух отличающихся на полтакта состояний счетчиков с выделением за эти полтакта разряда, в котором происходит изменение состояния из нуля в единицу, и разрешением прохождения полученного сигнала на выход при наличии единицы на соответствующем разряде шины, управляющей в обратном порядке, благодаря чему реализуется быстрое формирование выходного сигнала.

Логическое выражение для выхода 8 имеет вид:

где функция L в общем случае ,

a i - номер разряда шины управления (от 1 до n).

Очевидно, что для любого i равенство единице достигается при одновременном равенстве единице Qi, и . Такая ситуация возникает для каждого единичного состояния Qi в течение времени длительности импульса тактовой частоты τ только при начале этого единичного состояния. Это связано с тем, что переход состояния из единицы в ноль сдвинут на время (относительно перехода Qi из нуля в единицу, и обеспечено тактированием второго счетчика 10 инверсным выходом синхронизации первого счетчика 1, то есть сигналом .

Таким образом, на выходе любого логического элемента Li будет формироваться импульсная последовательность с частотой

Импульсы в этих последовательностях разнесены по времени, поэтому на выходе логического элемента ИЛИ 11 происходит формирование суммарной частоты, то есть среднее значение выходной частоты устройства Fy определяется выражением

Fy=F1+F2+...+Fi+...+Fn-1+Fn

или

Вынося за скобки F0 и 2-n, имеем:

Fy=F02-n(Tn2n-1+Tn-1Tn-2+...+Тi2i-1+...+T121+T120.

Выражение в скобках представляет собой развернутую запись двоичного кода числа N, задающего коэффициент деления по шине управления, как и у прототипа (2).

Таким образом, в общем виде среднее значение выходной частоты Fy делителя примет вид

что соответствует выражению (1) для прототипа.

При этом быстродействие заявляемого делителя частоты при больших разрядностях (n>9) выше, чем у прототипа, так как в прототипе задержка λП на изменение значения частоты напрямую связана с разрядностью n кода шины управления из-за последовательной обработки сигналов, а в заявляемом делителе частоты эта задержка имеет фиксированную величину λ.

Эти задержки определяются выражениями

λ=λСТСТLИЛИ,

λПСТ+nλLИ-НЕ,

где λСТ - время срабатывания счетчика,

λL - время срабатывания логического элемента L с функцией И,

λИЛИ - время срабатывания логического элемента ИЛИ,

λИ-НЕ - время срабатывания логического элемента И-НЕ.

Времена срабатывания этих логических элементов λj в первом приближении можно считать одинаковыми

λLИЛИИ-НЕj.

Время срабатывания счетчика обычно не превышает 6...8λj.

Таким образом, для заявляемого делителя частоты

λ=8λj+8λjjj,

λ=18λj,

а для прототипа

λП=8λj+nλjj,

λП=(9+n)λj.

Следовательно, с повышением разрядности быстродействие работы заявляемого устройства по сравнению с прототипом будет увеличиваться.

Кроме того, прототип имеет более сложную коммутацию, а значит, обладает худшей технологичностью.

Делитель частоты с переменным коэффициентом деления, содержащий n-разрядный двоичный счетчик, входы синхронизации, разрешения счета, установки в начальное состояние и разрешения деления, являющиеся соответствующими входами счетчика, выход переполнения, являющийся соответствующим выходом счетчика, n-разрядную шину управления, информационный выход делителя частоты, n логических элементов с функцией И, первые входы которых соединены соответственно с прямыми разрядными выходами n-разрядного счетчика, а вторые входы этих элементов соединены с n-разрядами шины управления в обратном порядке, отличающийся тем, что в устройство введены второй n-разрядный двоичный счетчик и элемент ИЛИ с n входами, выход которого является информационным выходом делителя частоты, а входы подключены к выходам соответствующих логических элементов с функцией И, причем третьи входы этих элементов соединены с соответствующими инверсными разрядными выходами второго счетчика, вход синхронизации которого соединен с инверсным выходом тактовой частоты первого счетчика, причем остальные входы второго счетчика объединены с соответствующими входами первого счетчика.



 

Похожие патенты:

Изобретение относится к импульсной технике и может быть использовано при построении синтезаторов частоты. .

Изобретение относится к автоматике и вычислительной технике и позволяет повысить помехоустойчивость многоканального счетчика импульсов, что является техническим результатом, за счет организации его работы в коде Грея и введения энергонезависимого оперативного запоминающего устройства (ОЗУ) и обеспечить возможность программного изменения разрядности счетных каналов за счет организации временной связи между младшей и старшей частями счетного канала с помощью триггеров переноса и четности.

Изобретение относится к импульсной технике и может быть использовано в различных цифровых устройствах. .

Изобретение относится к измерительной и вычислительной технике и может быть использовано в системах обработки и передачи информации. .

Изобретение относится к дискретной импульсной технике, а именно к формирователям интервалов времени высокой точности на структурах, использующих счет по произвольному модулю с постоянным шагом в соответствии с числовыми значениями управляющих кодов, и может быть использовано в аппаратуре электронной автоматики, связи, управления подвижными объектами, локации и контрольно-измерительной техники, например, в имитаторах задерживаемых сигналов.

Изобретение относится к импульсной технике и может быть использовано при построении синтезаторов частоты. .

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники. .

Изобретение относится к импульсной технике и позволяет повысить помехоустойчивость. .

Изобретение относится к вычислительной технике и может использоваться в устройствах, обрабатывающих операнды, представленные в широтно-импульсной, частотной и кодовой формах.

Изобретение относится к радиотехнике, а именно к измерительной технике, и в частности может быть использовано в технике радиосвязи, например в синтезаторах частоты приемопередающих установок с программной перестройкой рабочей частоты (ППРЧ) в качестве умножителей частоты следования импульсов.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах обработки сигналов частотных датчиков и при синхронизации сигналов в бесфильтровых анализаторах спектра.

Изобретение относится к автоматике и вычислительной технике и может быть применено, в частности, для умножения частоты следования импульсных сигналов, искаженных случайными помехами.

Изобретение относится к автоматике и вычислительной технике, а также к системам автоматического управления и может найти применение в системах числового программного управления, в измерительных и вычислительных устройствах.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах управления производственными процессами. .

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении функциональных преобразователей, а также в специализированных вычислительных устройствах для умножения частоты следования импульсных сигналов на параллельный двоичный код.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах автоматического управления различного назначения. .

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислительных устройств и следящих умножителей частоты в системах автоматического управления .

Изобретение относится к области вычислительной техники и может быть использовано при построении специализированных вычислительных устройств и следящих умножителей частоты в системах автоматического управления.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для цифроаналогового преобразования знакопеременного кода в частоту с возможностью цифровой коррекции, а также в вычислительных устройствах для умножения частоты следования импульсных сигналов на параллельный двоичный код
Наверх