Системный контроллер для управления risc-процессором

Изобретение относится к области электроники, а именно к системным контроллерам, обеспечивающим связь процессора с внешними устройствами. Технический результат заключается в обеспечении дополнительной возможности работы в режиме обработки запроса прерывания по фронту сигнала прерывания и окончания режима прерывания по инициативе процессора. Достигается за счет того, что системный контроллер для управления RISC-процессором содержит блок отработки прерывания процессора, который состоит из дешифратора режима запроса прерывания по фронту входного сигнала, коммутатора, триггера и дешифратора окончания прерывания. 1 ил.

 

Изобретение относится к области электроники, а именно к системным контроллерам, обеспечивающим связь процессора с внешними устройствами.

Известен системный контроллер, обеспечивающий взаимодействие процессора с локальными ОЗУ и ПЗУ, с интерфейсом RS232, с шиной PCI, с внешней динамической памятью и обеспечивающий, в том числе, стандартный режим прерывания процессора внешними устройствами по уровню сигнала прерывания и содержащий вход-выход шины адрес-данные, соединенный с входом-выходом шины адрес-данные RISC-процессора, вход сигнала запроса прерывания от внешнего устройства и выход запроса прерывания, соединенный с входом запроса прерывания процессора (см. Бетелин В.Б., Бобков С.Г., Дубровский А.Г., Задябин С.О., Крыницкий А.В., Новожилов Е.А., Осипенко П.Н., Романюк С.Г., Сердин О.В. Элементная база аппаратно-программной платформы "Багет", Том 1, Москва, НИИСИ РАН, 2004, ISBN 5-93838-017-0 Том 1).

Недостатком известного системного контроллера является необходимость обмена сигналами обработки и окончания прерывания после снятия сигнала прерывания от внешнего устройства.

Задача изобретения состоит в обеспечении отработки и окончании прерывания по инициативе процессора без обмена сигналами с внешним устройством.

Технический результат заключается в обеспечении дополнительной возможности работать в режиме обработки запроса прерывания по фронту сигнала прерывания и окончания режима прерывания по инициативе процессора.

Указанные задача и технический результат достигаются системным контроллером для управления RISC-процессором, содержащим вход-выход шины адрес-данные, соединенный с входом-выходом шины адрес-данные RISC-процессора, вход сигнала запроса прерывания от внешнего устройства и выход запроса прерывания, соединенный с входом запроса прерывания RISC-процессора, причем системный контроллер снабжен блоком отработки прерывания процессора, состоящим из дешифратора режима запроса прерывания по фронту входного сигнала с входом-выходом и выходом, коммутатора с выходом и с первым, вторым и управляющим входами, триггера с одним выходом и двумя входами, один из которых вход сброса, и дешифратора окончания прерывания с входом-выходом и выходом, причем первый вход коммутатора и вход триггера соединены с входом сигнала запроса прерывания от внешнего устройства системного контроллера, а входы-выходы дешифратора режима запроса прерывания по фронту входного сигнала и дешифратора окончания прерывания соединены с входом-выходом шины адрес-данные системного контроллера, при этом выход дешифратора режима запроса прерывания по фронту входного сигнала соединен с управляющим входом коммутатора, выход дешифратора окончания прерывания соединен с входом сброса триггера, выход триггера соединен со вторым входом коммутатора, а выход коммутатора соединен с выходом запроса прерывания системного контроллера.

На чертеже представлена схема блока отработки прерывания процессора.

Системный контроллер 1 для управления RISC-процессором 2 содержит вход-выход 3 шины адрес-данные, соединенный с входом-выходом 4 шины адрес-данные RISC-процессора 2, вход 5 сигнала запроса прерывания от внешнего устройства и выход 6 запроса прерывания, соединенный с входом 7 запроса прерывания риск процессора 2, а также содержит в своем составе блок отработки прерывания 8, состоящий из дешифратора режима запроса прерывания по фронту входного сигнала 9, коммутатора 10, триггера 11 и дешифратора окончания прерывания 12. Вход сигнала запроса прерывания от внешнего устройства 5 системного контроллера 1 (SInt 2:0, Int 5:3 [1]) соединен с первым входом 13 коммутатора 10 и входом 14 триггера 11. Вход-выход 3 шины адрес-данные системного контроллера 1 соединен со входом-выходом 15 дешифратора режима запроса прерывания по фронту входного сигнала 9 и входом-выходом 16 дешифратора окончания прерывания 12. Выход 17 дешифратора режима запроса прерывания по фронту входного сигнала 9 соединен с управляющим входом 18 коммутатора 10, а выход 19 дешифратора окончания прерывания 12 соединен с входом сброса 20 триггера 11. Выход 21 триггера 11 соединен со вторым входом 22 коммутатора 10, выход 23 которого соединен с выходом запроса прерывания 6 системного контроллера 1.

Блок отработки прерывания 8 риск процессора 2 является функциональным узлом микросхемы системного контроллера 1 и обеспечивает стандартный режим запроса прерывания по уровню сигнала от внешнего устройства на входе 5, поступающего на первый вход 13 коммутатора 10 и с его выхода 23 на выход 6 системного контроллера и вход запроса прерывания 7 RISC-процессора 2 при отсутствии сигнала управления с выхода 17 дешифратора режима запроса прерывания по фронту входного сигнала 9 на управляющий вход 18 коммутатора 10. В этом случае обмен сигналами организации, обработки и окончания прерывания происходит в стандартном режиме в соответствии с [1], [2] и завершается режим прерывания после снятия сигнала запроса прерывания от внешнего устройства на входе 5.

При переходе по инициативе RISC-процессора 2 к режиму отработки запроса прерывания по фронту сигнала запроса прерывания, с входа-выхода 4 по шине адрес-данные от RISC-процессора 2 сначала на вход-выход 3 системного контроллера 1, затем на вход-выход 15 дешифратора режима запроса прерывания по фронту входного сигнала 9 поступает команда, по которой дешифратор режима запроса прерывания по фронту входного сигнала 9 устанавливает на управляющем входе 18 коммутатора 10 управляющий сигнал, подключающий второй вход 22 коммутатора 10 к его выходу 23, затем к выходу 6 запроса прерывания системного контроллера 1 и, соответственно, к входу запроса прерывания 7 RISC-процессора 2. В этом случае при появлении сигнала на входе сигнала прерывания от внешнего устройства 5 его фронтом по входу 14 взводится триггер 11 и с его выхода 21 сигнал запроса прерывания поступает на второй вход 22 коммутатора 10, с выхода 23 коммутатора 10 на выход 6 запроса прерывания системного контроллера и вход 7 RISC-процессора 2. После этого уровень сигнала на входе сигнала запроса прерывания от внешнего устройства 5 не влияет на работу блока отработки прерывания 8. После отработки прерывания по инициативе и команде RISC-процессора 2, поступающей с входа-выхода 4 по шине адрес-данные на вход 16 дешифратора окончания прерывания 12, с выхода 19 которого поступает сигнал сброса на вход сброса 20 триггера 11 и с выхода 21 этого триггера 11 снимается сигнал запроса прерывания со второго входа 22 коммутатора 10, с его выхода 23 и, соответственно, со входа 7 RISC-процессора 2 независимо от состояния сигнала запроса прерывания от внешнего устройства на входе 5. Этим завершается отработка прерывания по инициативе процессора без обмена сигналами с внешним устройством - инициатором запроса прерывания.

Источники информации

1. Бетелин В.Б., Бобков С.Г., Дубровский А.Г., Задябин С.О., Крыницкий А.В., Новожилов Е.А., Осипенко П.Н., Романюк С.Г., Сердин О.В. Элементная база аппаратно-программной платформы "Багет", Том 1, Москва, НИИСИ РАН, 2004, ISBN 5-93838-017-0 Том 1.

2. The IDT79R3071, IDT 79R3081 RIS Controller, Hardware Users Manual, Revision 2.0, April 4, 1994, Integrated Device Technology, Inc.

Системный контроллер для управления RISC-процессором, содержащий вход-выход шины адрес-данные, соединенный с входом-выходом шины адрес-данные RISC-процессора, вход сигнала запроса прерывания от внешнего устройства и выход запроса прерывания, соединенный с входом запроса прерывания RISC-процессора, отличающийся тем, что он снабжен блоком отработки прерывания процессора, состоящим из дешифратора режима запроса прерывания по фронту входного сигнала с входом-выходом и выходом, коммутатора с выходом и с первым, вторым и управляющим входами, триггера с одним выходом и двумя входами, один из которых вход сброса, и дешифратора окончания прерывания с входом-выходом и выходом, причем первый вход коммутатора и вход триггера соединены с входом сигнала запроса прерывания от внешнего устройства системного контроллера, а входы-выходы дешифратора режима запроса прерывания по фронту входного сигнала и дешифратора окончания прерывания соединены с входом-выходом шины адрес-данные системного контроллера, при этом выход дешифратора режима запроса прерывания по фронту входного сигнала соединен с управляющим входом коммутатора, выход дешифратора окончания прерывания соединен с входом сброса триггера, выход триггера соединен со вторым входом коммутатора, а выход коммутатора соединен с выходом запроса прерывания системного контроллера.



 

Похожие патенты:

Изобретение относится к области вычислительных стадий, основывающихся на линиях связи, более конкретно, к способам и системам согласования характеристик ширины линии связи между абонентами, соединенными посредством линии связи.

Изобретение относится к компьютерной сети. .

Изобретение относится к буферизации между схемами синхронизации, осуществляющими связь посредством глобальной синхронной шины, в частности к уменьшению нагрузки шины в системе мультиплексированной шины с разделением во времени (TDM).

Изобретение относится к области цифровой вычислительной техники передачи данных, а именно к системам обработки радиолокационной информации, и может быть использовано в составе пунктов управления.

Изобретение относится к вычислительной технике для соединения аналоговых систем с цифровыми вычислительными машинами. .

Изобретение относится к узлам данных в сетях связи, в частности к передаче независимых потоков последовательных данных через синхронные коммутаторы мультиплексирования с временным разделением.

Изобретение относится к защищенной от несанкционированного доступа разработке исполняемого программного кода для портативных программируемых носителей информации.

Изобретение относится к устройству обработки информации, источником питания для которого служит батарея, и к системе обработки информации, основанной на таких устройствах обработки информации.

Изобретение относится к медицинской технике и может быть использовано для мониторинга сердечно-сосудистой системы человека. .

Изобретение относится к компьютерной технике, а именно к вычислительным устройствам, выполненным на оптоэлектронной элементной базе. .

Изобретение относится к системам передачи и приема видео-, аудио- и рукописной информации в режиме реального времени, в частности может применяться в микротелефонах или электронных секретарях

Изобретение относится к системам распространения информации

Изобретение относится к вычислительной технике и может быть использовано для обмена данными между управляющей ЭВМ и внешними устройствами в режиме реального времени

Изобретение относится к вычислительной технике, в частности к электронным вычислительным машинам

Изобретение относится к вычислительной технике, в частности к электронным вычислительным машинам

Изобретение относится к информационным вычислительным системам и может быть использовано для защиты информационных ресурсов в корпоративных сетях

Изобретение относится к записывающей системе, имеющей устройство подачи изображений, такое как цифровая камера, к записывающему устройству, к устройству подачи изображений и к способам управления связью этих устройств

Изобретение относится к внутреннему представлению элементов пользовательского интерфейса

Изобретение относится к способу внедрения ссылочных идентификаторов содержимого (CRID) TV-Anytime в поток звуковой/видео информации, и может быть использовано при внедрении указанных идентификаторов в поток передачи MPEG
Наверх