Устройство коррекции ошибок с расширенным набором решающих правил и учетом адаптивного сигнала стирания
Устройство коррекции ошибок с расширенным набором решающих правил и учетом адаптивного сигнала стирания относится к электросвязи и может быть использовано в системах передачи информации для исправления ошибок при многократном повторении сообщения. Цель изобретения - повышение помехоустойчивости. Поставленная цель достигается тем, что в такое устройство введен анализатор помех, выполненный на усилителях, пороговом блоке, переключателе, сумматоре и вычитателе, выход первого усилителя соединен непосредственно с первым входом вычитателя, первым прямым входом сумматора и через пороговый блок с управляющим входом переключателя, выход второго усилителя соединен с информационным входом переключателя, первый и второй выходы которого соединены соответственно с вторым прямым и инверсным входами сумматора, выход сумматора связан с вторым входом вычитателя, выход которого соединен с управляющим входом первого усилителя и вторым входом детектора качества, первый вход которого объединен с информационными входами первого и второго усилителей анализатора помех и информационными входами устройства. 6 ил., 2 табл.
Изобретение относится к телемеханике и вычислительной технике и может быть использовано в системах передачи и обработки дискретной информации для коррекции ошибок при многократном повторении сообщений.
Известны устройства для мажоритарного декодирования многократно повторенных сообщений с учетом сигналов «стирание» (см. АС СССР №1005151, Н03К 13/32, 1983 г., 1246380, Н03М 13/22, 1984 г., 1095398, Н03М 13/32, 1984 г., 1305876, Н03М 13/02, 1987 г.), содержащие регистры сдвига, блок стирания и логические элементы с соответствующими связями, позволяющие подвергать мажоритарной обработке одноименные символы многократно повторенного сообщения с коррекцией ненадежных символов, отмеченных сигналом «стирание» (Θ).
Недостатком этих устройств является низкая помехоустойчивость, т.к. ими обеспечивается минимум среднего риска при декодировании двоичного кода путем учета вероятностного характера ошибок в канале связи.
Анализируя качество принимаемых символов, детектор обладает очень ограниченными функциональными возможностями, т.к. может правильно принимать решение только при условии действия определенного типа помех, закон распределения и параметры которых заранее известны. При этом ширина полосы «стирание» в детекторе качества остается постоянной. Но, в большинстве случаев, на практике заранее не известны параметры помех, их характер, время действия и т. д. Кроме того, в канале связи может действовать совокупность помех различной природы, результирующее действие которых на полезный сигнал будет нестационарным. В этом случае детектор качества с неизменной полосой «стирание» будет допускать ошибки, вырабатывая сигнал «ложного стирания», что приведет к неправильному исправлению ряда элементов кодовой комбинации и, следовательно, к снижению помехоустойчивости.
Из известных устройств наиболее близким по технической сущности является устройство коррекции ошибок с расширенным набором решающих правил и учетом сигнала стирания, описанное в патенте РФ №2208907, Н03М 13/00, 2003 г.
Это устройство содержит четыре регистра сдвига, четыре переключателя, решающий блок, синхронизатор, блок исправления стираний, детектор качества и соответствующие связи.
Недостатком этого устройства является низкая помехоустойчивость, т.к. реализуя полный набор решающих правил и учитывая сигнал «стирание» (Θ) по наиболее надежным одноименным символам многократно повторенного сообщения, детектор качества с постоянной полосой «стирания» не адаптируется к нестационарному характеру помех в канале связи.
Целью настоящего изобретения является повышение помехоустойчивости при действии нестационарных помех за счет реализации процедуры обучения с выравненными ошибками, которая позволяет выбрать оптимальный порог анализа качества принимаемого символа для отождествления его с нулем, единицей или браковки символа (выдачи сигнала «стирание»).
Поставленная цель достигается тем, что в устройство, содержащее решающий блок, выходы которого являются выходами устройства, четыре переключателя, выходы которых соединены с информационными входами одноименных регистров сдвига, синхронизатор, тактовый вход которого является тактовым входом устройства, первый-третий выходы синхронизатора соединены соответственно с объединенными первыми управляющими входами первого переключателя и первого регистра сдвига, объединенными первыми управляющими входами второго переключателя и второго регистра сдвига, объединенными первыми управляющими входами третьего переключателя, третьего регистра сдвига, решающего блока, вторыми управляющими входами первого и второго переключателей, первого и второго регистров сдвига, при этом первый информационный вход решающего блока объединен с первыми информационными входами переключателей, вторые информационные входы которых одновременно связаны с соответствующими входами решающего блока и выходами регистров сдвига, установочные входы которых объединены с установочными входами устройства и установочными входами синхронизатора, четвертый выход которого соответственно соединен с объединенными третьими управляющими входами второго переключателя, второго регистра сдвига, вторыми управляющими входами третьего переключателя, третьего регистра сдвига, решающего блока и первыми управляющими входами четвертого переключателя и четвертого регистра сдвига, при этом пятый выход синхронизатора одновременно подключен к вторым управляющим входам четвертого переключателя и четвертого регистра сдвига, третьим управляющим входам третьего, первого переключателей, третьего, первого регистров сдвига, решающего блока и четвертым управляющим входам второго переключателя и второго регистра сдвига, при этом первый и второй выхода детектора качества соединены соответственно с первым и вторым входами блока исправления стираний, выход которого объединен с первыми информационными входами переключателей и решающего блока, третий-шестой входы блока исправления стираний подключены соответственно к выходам первого-четвертого регистров, седьмой, девятый, одиннадцатый входы блока исправления стираний соответственно связаны с первым, третьим, пятым выходами синхронизатора, а восьмой, десятый входы блока исправления стираний соединены с вторым и четвертым выходами синхронизатора и соответствующими управляющими входами первого переключателя и первого регистра, вход детектора качества является информационным входом устройства, введен анализатор помех, выполненный на усилителях, пороговом блоке, переключателе, сумматоре и двухпороговом блоке сравнения, выход первого усилителя соединен непосредственно с первым входом двухпорогового блока сравнения, первым прямым входом сумматора и через пороговый блок с управляющим входом переключателя, выход второго усилителя соединен с информационным входом переключателя, первый и второй выходы которого соединены соответственно с вторым прямым и инверсным входами сумматора, выход сумматора связан с вторым входом двухпорогового блока сравнения, выход которого соединен с управляющим входом первого усилителя и вторым входом детектора качества, первый вход которого объединен с информационными входами первого и второго усилителей анализатора помех и информационным входом устройства.
На фиг.1 представлена структурная схема устройства. Устройство содержит первый-четвертый переключатели 1-4, первый-четвертый регистры 5-8 сдвига, синхронизатор 9, решающий блок 10, блок 11 исправления стираний и детектор 12 качества, анализатор 13 помех, выполненный на первом и втором усилителях 14 и 15, пороговом блоке 16, переключателе 17, сумматоре 18 и двухпороговом блоке сравнения 19.
Переключатели 1-4 предназначены для коммутации информационных входов соответствующих регистров 5-8 сдвига. Выходы переключателей являются входами регистров.
Регистры сдвига 5-8 являются стандартными элементами памяти и служат для хранения, перезаписи, выдачи информации, циркулирующей в устройстве. Распределение хранимой информации по регистрам 5-8 представлено в табл.1.
Выходы регистров 5-8 одновременно связаны с вторыми информационными входами переключателей 1-4, соответствующими входами решающего блока 10 и третьим-шестым входами блока исправления стираний 11.
Синхронизатор 9 обеспечивает нормальное функционирование всех блоков устройства.
| Таблица 1 | |||||
| № повтора i № регистра | I | II | III | IV | V |
| 1. Регистр 5 | X1↓ |  |  | | G5↓, X1→ |
| 2. Регистр 6 | G2↓ |  | | G2→ | |
| 3. Регистр 7 | G3↓ |  | G3→ | ||
| 4. Регистр 8 | G4↓ | G4→ | |||
| maj | |||||
| Формируемые блоком | maj | maj | {3,4,5}, {1,4,5} | ||
| 10 результаты мажоритарной (maj) обработки | {1,2,3} | {2,3,4} | {2,4,5}, {1-5} |
где X1↓ - запись символов соответствующего повтора сообщения в регистр сдвига;
G1↓ - запись исправленного повтора сообщения по сигналам «стирание» Θ в соответствующий регистр, где i=2, 3, 4, 5;
, 
- перезапись информации, хранимой в памяти, с выдачей в решающий блок;
X1→, Gi→ - считывание информации из памяти в решающий блок.
На фиг.2 представлена временная диаграмма работы синхронизатора. После выделения маркера цикловой синхронизации, определяющего начало кадра многократно повторенного сообщения, выделяется импульс установки элементов памяти устройства в нулевое состояние (см. фиг.2 СИО). После чего блок 9 обеспечивает пакетирование синхроимпульсов СИ, поступающих на его вход, в последовательности СИ1÷СИ5. Число импульсов соответствует в пакете количеству n символов в одном повторе сообщения. Для выполнения функций такого блока уже существует большое множество технических решений, описанных в технической литературе, например, в книге Гуров B.C., Емельянов А.Е., Етрухин Н.Н., Осипов В.Г. «Передача дискретной информации и телеграфия». - М.: Связь, 1974. - с.135.
Тактовый вход СИ синхронизатора 9 является тактовым входом устройства. Первый-третий выходы синхронизатора 9 соединены соответственно с объединенными первыми управляющими входами первого переключателя 1 и регистра 5, объединенными первыми управляющими входами второго переключателя 2 и второго регистра 6, объединенными первыми управляющими входами переключателя 3, регистра 7, решающего блока 10, вторыми управляющими входами 1 и 2 переключателей 5 и 6 регистров. Четвертый выход синхронизатора 9 соответственно соединен с объединенными третьими управляющими входами переключателя 2, регистра 6, вторыми управляющими входами переключателя 3, регистра 7, решающего блока 10 и первыми управляющими входами переключателя 4, регистра 8. Пятый выход блока 9 одновременно подключен к вторым управляющим входам переключателя 4, регистра 8, третьим управляющим входам переключателей 1-3, регистров 5, 7, решающего блока 10 и четвертым управляющим входам переключателя 2 и регистра 6.
Решающий блок 10 предназначен для формирования расширенного набора решающих мажоритарных (maj) правил. На первом выходе блока 10 формируются разнесенные во времени результаты мажоритарной обработки первых трех повторов maj (X1, G2, G3) сообщения в момент приема третьего Х3 повтора и последних трех maj (G3, G4, G5) в момент приема пятого Х5 повторения. Результат maj (G2, G3, G4) обработки второго, третьего, четвертого повторений выдается на второй выход блока 10 в момент приема символов четвертого повтора Х4. На этот же выход выдается результат maj (X1, G4, G5) обработки одноименных символов первого, четвертого, пятого повторов в момент приема символов пятого повторения Х5. На третий выход блока 10 поступает результат мажоритарной обработки maj (G2, G4, G5) по приходу символов пятого повтора Х5. По четвертому выходу выдается результат мажоритарной обработки в целом по пяти повторам сообщения maj (X1, G2, G3, G4, G5).
Возможный вариант функциональной схемы блока 10 приведен на фиг.3, которая содержит логические элементы в базисе «И-НЕ» 10-1÷10-53.
На логических элементах 10-1÷10-3, 10-16 реализуется первое решающее правило
Элементы 10-4÷10-6, 10-17 формируют второе правило
Элементы 10-7÷10-9, 10-18 определяют мажоритарный результат последних трех повторов из пяти, третье правило
Элементы 10-10÷10-12, 10-19 реализуют четвертое правило
Элементы 10-13÷10-15, 10-20 формируют пятое правило
Группа элементов 10-26÷10-35, 10-41, 10-42 позволяет провести мажоритарную обработку в целом по пяти повторам сообщения, шестое правило
Остальные элементы блока 10 выполняют функции логических элементов И, ИЛИ.
Блок 11 исправления стираний содержит (фиг.4) элементы И 11-1÷11-8, 11-12÷11-23, 11-36÷11-38, элементы ИЛИ-НЕ 11-9÷11-11, Запрет 11-27÷11-32, ИЛИ 11-24÷11-26, 11-33÷11-35, 11-39 (см. фиг.4).
Блок 11 исправления стираний осуществляет коррекцию ошибок по вектору стираний, т.е. вектору, отмечающему ненадежные символы принятых кодовых комбинаций, и выполняет следующие функции.
При приеме символов второго Х2 повторения сообщения блок 11 производит поэлементное сравнение с символами первого X1 повтора, учитывая сигнал «стирание» (Θ) для соответствующего символа второго повторения. В случае несовпадения одноименных символов сравниваемых повторов инвертируется символ второго повтора сообщения, отмеченный сигналом Θ. Этот процесс отражен на временной диаграмме фиг.5 и реализуется на элементах 11-2, 11-12, 11-20, 11-13, 11-39.
На третьем шаге N=3 работы устройства, когда принимаются символы третьего повтора Х3, блок 11 производит исправления ненадежного символа третьего повтора, отличного от однозначных одноименных символов в первом X1 и втором скорректированном G2 повторах, при наличии сигнала «стирание» (Θ), отметившего ненадежный символ третьего повтора.
На последующих шагах работы устройства N≥4, т.е. при приеме символов четвертого Х4 и пятого Х5 повторов, блок 11 производит аналогичное исправление тех символов, отмеченных сигналом Θ, у которых предшествующие одноименные символы удовлетворяют условию однозначности (R)
где N=3, 4, 5.
Работа блока 11 задана таблицей 2.
| Таблица 2 | ||||||||||
| Информация бл.11 Шаг в работы уст-ва N | Одноименные символы принимаемых повторов, вход блока 11 | Сигнал «стирание» | Скорректированные символы соответствующего повтора по сигналу Θ | |||||||
| X1 | X2 | Θ | G2 | G3 | G4 | G5 | ||||
| 2 | 0 | 1 | 0 | 1 | ||||||
| 0 | 1 | 1 | 0 | |||||||
| 1 | 0 | 0 | 0 | |||||||
| 1 | 0 | 1 | 1 | |||||||
| 3 | X1 | G2 | Х3 | |||||||
| 0 | 0 | 1 | 0 | 1 | ||||||
| 0 | 0 | 1 | 1 | 0 | ||||||
| 1 | 1 | 0 | 0 | 0 | ||||||
| 1 | 1 | 0 | 1 | 1 | ||||||
| 4 | X1 | G2 | G3 | Х4 | ||||||
| 0 | 0 | 0 | 1 | 0 | 1 | |||||
| 0 | 0 | 0 | 1 | 1 | 0 | |||||
| 1 | 1 | 1 | 0 | 0 | 0 | |||||
| 1 | 1 | 1 | 0 | 1 | 1 | |||||
| 5 | X1 | G2 | G3 | G4 | Х5 | |||||
| 0 | 0 | 0 | 0 | 1 | 0 | 1 | ||||
| 0 | 0 | 0 | 0 | 1 | 1 | 0 | ||||
| 1 | 1 | 1 | 1 | 0 | 0 | 0 | ||||
| 1 | 1 | 1 | 1 | 0 | 1 | 1 |
Выход блока 11 исправления стираний объединен с первыми информационными входами 1-4 переключателей и решающего блока 10. Первый-второй входы блока 10 являются выходами детектора качества 12. Третий-шестой входы блока 10 подключены соответственно к выходам 5-8 регистров. Седьмой, девятый, одиннадцатый входы блока 11 соответственно связаны с первым, третьим, пятым выходами синхронизатора 9, а восьмой, десятый входы блока 11 соединены с вторым и четвертым выходами синхронизатора 9 и соответствующими управляющими входами переключателя 1 и регистра 5.
Детектор качества 12 предназначен для анализа каждого принимаемого символа кодовой комбинации Xi и выработки сигнала «стирания» (Θ) в том случае, если принимаемый символ не может быть отождествлен ни с «1», ни с «0». Примеры технической реализации детекторов качества приведены в книге: Л.П.Пуртов и др. Теория и техника передачи данных и телеграфия. - Л.: ВАС, 1973.
Анализатор 13 помех реализует процедуру обучения с выравненными ошибками (R0), которая описывается следующим математическим выражением:
V(n+1)=V(n)+ρnQ(n),
где 
V(n) - коэффициент усиления усилителя 14 с регулируемым коэффициентом усиления;
ρn - шаг, с которым данная процедура сходится к минимуму вероятности ошибки и реализуется коэффициентом усиления усилителя 15 с постоянным коэффициентом усиления, выставляемым вручную или автоматически в зависимости от характера нестационарной помехи в канале связи, ρn≪V(n);
Y(n) - образцы канальных сигналов, искаженные помехой и поступающие на вход анализатора 13 помех;
П - величина порога блока 16. Сходимость ВО к минимуму вероятности ошибки доказана в ТИИЭР, 1976 г., т.64 №8, с.52, см. фиг.6.
По указанному алгоритму, в зависимости от уровня помех в канале связи, на выходе анализатора 13 помех вырабатывается сигнал, уровень которого пропорционален изменению помехи, действующей в данный момент времени в канале связи. Этот сигнал регулирует ширину полосы «стирания» детектора качества 12. При этом переключатель 17 пропускает сигнал с выхода усилителя 15 либо инверсно, либо неинверсно, в зависимости от управляющего воздействия с выхода порогового блока 16. Причем, если сигнал на выходе порогового блока 16 больше опорного, то сигнал с выхода усилителя 15 через переключатель 17 пропускается инверсно и наоборот. Техническая реализация переключателя 17 известна. Он может быть выполнен в виде двух совмещенных ключей на транзисторах с различным типом проводимости. В этом случае при управляющем воздействии один ключ будет закрыт, другой открыт, соответственно ключи будут пропускать сигнал с различным знаком.
В анализаторе помех 13 выход первого усилителя 14 соединен непосредственно с первым входом двухпорогового блока сравнения 19, первым прямым входом сумматора 18 и через пороговый блок 16 с управляющим входом переключателя 17. Выход второго усилителя 15 соединен с информационным входом переключателя 17, первый и второй выходы которого соединены соответственно с вторым прямым и инверсным входами сумматора 18. Выход сумматора 18 связан с вторым входом двухпорогового блока сравнения 19, выход которого соединен с управляющим входом первого усилителя 14 и вторым входом детектора качества 12, первый вход которого объединен с информационными входами первого 14 и второго 15 усилителей анализатора помех 18 и информационным входом устройства.
Устройство работает следующим образом.
Исходное состояние элементов памяти устройства нулевое, что обеспечивается установочным синхроимпульсом СИО (фиг.2), выделенным после маркера кадровой синхронизации. Сигнал Y(n), искаженный помехой, поступает на вход детектора качества 12 и анализатора помех 13, где подается на входы усилителей 14 и 15. С выхода усилителя 14 усиленный в V раз аналоговый сигнал поступает на вход порогового блока 16, где производится сравнение полученного произведения V(n)Y(n) с порогом П, уровень которого выставляется при настройке устройства путем подачи на вход анализатора 13 известных сигналов без помех и регулировки порога П по минимуму сигнала на выходе анализатора 13. По результатам сравнения блок 16 управляет переключателем 17, коммутируя его вход либо на первый, либо на второй выход, подавая тем самым сигнал ρnY(n) с выхода усилителя 15 на прямой или инверсный входы сумматора 18. В результате сигнал ρnY(n) в сумматоре 18 либо складывается с сигналом V(n)Y(n), поступающим на его первый вход, либо от него вычитается, т.е. на выходе сумматора 18 получают V(n)Y(n)±ρnY(n). Этот сигнал и сигнал с выхода усилителя 14 Y(n)Y(n) поступают соответственно на входы двухпорогового блока сравнения 19, на выходе которого формируется сигнал с приращением, пропорциональным величине ±ρnY(n), т.е. пропорциональный изменению помехи на входе анализатора 13. Сигнал с выхода анализатора 13 помех поступает на управляющий вход детектора качества 12, где регулирует ширину полосы стираний пропорционально изменяющейся помехе.
В то же время сигнал Y(n) поступает на вход детектора 12 качества, где идентифицируется с «0» или «1», после чего идентифицированный символ первого повтора X1 проходит на первый вход блока 11, где через элемент И 11-1, открытый синхроимпульсами СИ1, элемент ИЛИ 11-39 поступает на выход блока 11. С выхода блока 11 символы первого повторения сообщения через переключатель 1, открытый синхроимпульсами СИ1, записываются в регистр 5 с частотой следования СИ1.
Таким образом, по окончании приема первого повторения сообщения, оно оказывается записанным X1↓ в регистре сдвига 5.
Синхронизатор 9, отсчитав n синхроимпульсов, выдаст на втором выходе пачку синхроимпульсов СИ2, которая управляет работой блоков устройства. Выталкиваемые синхроимпульсами СИ2 из регистра 5 символы первого повтора поступают на третий вход блока 11. Одновременно на первый вход блока 11 через детектор 12 качества поступает информация из канала связи, а на второй вход блока 11 поступает сигнал Θ, если детектор 12 определил, что данный элемент не надежен. В блоке 11 элементы И 11-2, 11-20, сумматор по модулю два 11-12, 11-3 реализуют алгоритм исправления (см. фиг.5) ненадежного символа второго повтора. Скорректированный второй повтор G2 через открытый СИ2, переключатель 2 записывается в регистр 6, а символы первого повтора через переключатель 1 переписываются в регистр 5. Состояние регистров 7, 8 нулевое (см. табл.1).
При приеме третьего повторения сообщения происходит считывание информации первого X1 и второго G2 повторов, хранимых соответственно в регистрах 5 и 6, на третий и четвертый входы блока 11, на первый вход которого поступают символы третьего Х3 повтора. Далее последние обрабатываются блоком 11 с учетом сигнала «стирания» (Θ) по изложенному алгоритму условия (7), (8). При этом в работе блока 11 из всех возможных состояний одноименных символов двух повторов участвуют только совпавшие символы X1=G2.
В том случае, если X1=G2=1 (N=3 табл.2) и присутствует сигнал «стирание» Θ=1, соответствующий ненадежному символу третьего повторения, то срабатывают элементы И 11-3, 11-15. Сигнал с выхода элемента И 11-15 через ИЛИ 11-24 запретит прохождение символа Х3 через Запрет 11-28 и пройдет через Запрет 11-27, ИЛИ 11-33, И 11-36, 11-39 на выход блока 11.
В том случае, когда X1=G2=0 и Θ=1, то срабатывает цепочка элементов 11-9, 11-14, 11-21, 11-24, 11-28, 11-33, 11-36, 11-39, препятствуя прохождению соответствующего символа Х3 через Запрет 11-28. Вследствие этого, отмеченный стиранием Θ символ третьего повтора становится нулевым.
Скорректированные символы третьего повтора G3 через переключатель 3 записываются в регистр 7, одновременно поступая на первый вход блока 10, на второй и третий входы которого считываются с регистров 5, 6 символы первого X1 и второго G2 повторения, одновременно перезаписываясь в свои регистры через переключатели 1, 2.
Символы первых трех повторений в блоке 10 проходят через мажоритарный элемент, реализующий критерий 2×3, с выхода которого формируемый результат мажоритарной обработки первого решающего правила (1) выдается на первый выход устройства. Работой всех блоков устройства при приеме символов третьего повтора управляют синхроимпульсы СИ3 (фиг.2).
При приеме четвертого повтора происходит считывание символов первых трех повторов с регистров 5-7 (см. табл.1) с помощью синхроимпульсов СИ4. Считываемые символы поступают на соответствующие входы блока 11, на первый вход которого поступают символы четвертого Х4 повтора. В блоке 11 с учетом сигнала Θ по наиболее надежным одноименным предшествующим символам (см. табл. 2, условие 7) осуществляется коррекция ошибок в символах четвертого повторения.
Скорректированные символы четвертого повтора G4 через переключатель 4 записываются в регистр 8, одновременно поступая на первый вход решающего блока 10, на третий, четвертый входы которого считываются с регистров 6, 7 символы второго G2 и третьего G3 повторений, скорректированных сигналом Θ, одновременно перезаписываясь через переключатели 2, 3 в свои регистры сдвига.
Символы второго, третьего, четвертого повторений в блоке 10 проходят через мажоритарный элемент, реализующий второе (2) решающее правило. Этот результат выдается на выход устройства. Управление работой блоков осуществляется синхроимпульсами СИ4.
При приеме пятого повтора X5, формируемые блоком 9 синхроимпульсы СИ3 выталкивают хранимый в регистрах 5-8 результат X1, G2, G3, G4 на соответствующие входы блока исправления стираний 11. На первый вход блока 11 поступают символы Х5 пятого повтора. В блоке 11 с учетом сигнала Θ, поступающего по второму входу с выхода детектора качества 12, по наиболее надежным предшествующим символам (см. табл.2 условие (7)) осуществляется коррекция ошибок в символах пятого повторения.
Скорректированные символы пятого повтора G5 через переключатель 1 записываются в регистр 5 для возможной обработки в следующем цикле, если кадр сообщения имеет большее N>5 число повторов. Одновременно G5 вместе с X1, G2, G3, G4 поступают в решающий блок 10, где реализуется расширенный набор решающих правил (3)÷(6) и выдается на соответствующие выходы устройства. Синхроимпульсы СИ5 управляют работой устройства, на этом шаге N=5 синхроимпульсы СИ5.
Таким образом, устройство обладает более высокой помехоустойчивостью, т.к. при выполнении мажоритарного декодирования кодов по расширенному набору решающих правил используется сигнал стирания. Причем ширина полосы стираний, от которой зависит вероятность появления сигнала стирания Рс и вероятность появления необнаруженной ошибки Рн.о. (вероятность непоявления сигнала стирания при искажении символа кодовой комбинации) в случае воздействия нестационарных помех является оптимальной, т.к. для ее регулировки используется алгоритм минимума среднего квадрата ошибки.
При приеме со стиранием вероятность правильного приема равна
Pп.п.=1-Рс-Рн.о.
Отсюда видно, что при оптимизации ширины полосы стираний уменьшаются Рс, Рн.о. и повышается Рп.п..
Устройство коррекции ошибок с расширенным набором решающих правил и учетом адаптивного сигнала стирания, содержащее решающий блок, выходы которого являются выходами устройства, четыре переключателя, выходы которых соединены с информационными входами одноименных регистров сдвига, синхронизатор, тактовый вход которого является тактовым входом устройства, первый - третий выходы синхронизатора соединены соответственно с объединенными первыми управляющими входами первого переключателя и первого регистра сдвига, объединенными первыми управляющими входами второго переключателя и второго регистра сдвига, объединенными первыми управляющими входами третьего переключателя, третьего регистра сдвига, решающего блока, вторыми управляющими входами первого и второго переключателей, первого и второго регистров сдвига, при этом первый информационный вход решающего блока объединен с первыми информационными входами переключателей, вторые информационные входы которых одновременно связаны с соответствующими входами решающего блока и выходами регистров сдвига, установочные входы которых объединены с установочными входами устройства и установочным входом синхронизатора, четвертый выход которого соответственно соединен с объединенными третьими управляющими входами второго переключателя, второго регистра сдвига, вторыми управляющими входами третьего переключателя, третьего регистра сдвига, решающего блока и первыми управляющими входами четвертого переключателя и четвертого регистра сдвига, при этом пятый выход синхронизатора одновременно подключен ко вторым управляющим входам четвертого переключателя и четвертого регистра сдвига, третьим управляющим входам третьего, первого переключателей, третьего, первого регистров сдвига, решающего блока и четвертым управляющим входам второго переключателя и второго регистра сдвига, кроме того, в него введены блок исправления стираний и детектор качества, первый и второй выходы которого соединены соответственно с первым и вторым входами блока исправления стираний, выход которого объединен с первыми информационными входами переключателей и решающего блока, третий-шестой входы блока исправления стираний подключены соответственно к выходам первого-четвертого регистров, седьмой, девятый, одиннадцатый входы блока исправления стираний соответственно связаны с первым, третьим, пятым выходами синхронизатора, а восьмой, десятый входы блока исправления стираний соединены со вторым и четвертым выходами синхронизатора и соответствующими управляющими входами первого переключателя и первого регистра, отличающееся тем, что в него введен анализатор помех, выполненный на усилителях, пороговом блоке, переключателе, сумматоре и двухпороговом блоке сравнения, выход первого усилителя соединен непосредственно с первым входом двухпорогового блока сравнения, первым прямым входом сумматора и через пороговый блок с управляющим входом переключателя, выход второго усилителя соединен с информационным входом переключателя, первый и второй выходы которого соединены соответственно со вторым прямым и инверсным входами сумматора, выход сумматора связан со вторым входом двухпорогового блока сравнения, выход которого соединен с управляющим входом первого усилителя и управляющим входом для регулировки ширины полосы стирания детектора качества, вход которого объединен с информационными входами первого и второго усилителей анализатора помех и информационным входом устройства.
