Способ управления преобразователем трехфазного напряжения в высокочастотное однофазное и устройство для реализации этого способа

Способ и устройство, его реализующее, предназначены для управления преобразователем трехфазного напряжения в высокочастотное однофазное и могут быть использованы в установках прецизионной плавки металлов, выращивании монокристаллов, формообразовании в условиях сверхпластичности и других точных электротермических технологиях. Способ управления заключается в подаче с помощью устройства управления импульсов на силовые ключи и отличается тем, что временные интервалы между подаваемыми импульсами определяются из соотношения Δt_n=T/6Nsin²(πn/N+π/3), где Т - период изменения синусоидального напряжения питающей сети, N - число импульсов в пакете, n - номер интервала (n=1÷N). Техническим результатом является расширение области применения преобразователя напряжения за счет повышения точности стабилизации выходной мощности. 1 з. и 2 н.п. ф-лы, 11 ил.

 

Изобретение относится к полупроводниковой преобразовательной технике и может быть использовано в установках прецизионной плавки металлов, выращивании монокристаллов, формообразовании в условиях сверхпластичности и других точных электротермических технологиях.

Известен способ управления полупроводниковым преобразователем переменного трехфазного напряжения в переменное однофазное, описанный в патенте RU №2121210, который заключается в подаче на три ключа, выполненных каждый на тиристорах со встречно-параллельным их соединением коротких импульсов тока, сдвинутых во времени на 1/6 часть периода колебаний напряжений питающей сети.

Недостатком данного способа является то, что он позволяет получить строго указанную частоту, всего в три раза превосходящую входную. В силу этого такой преобразователь не может быть применен в индукционных установках прецизионного назначения.

Наиболее близким к заявляемому является способ, реализованный в преобразователе трехфазного напряжения в высокочастотное однофазное (А.с. №1545307), согласно которому на тиристоры преобразователя поочередно подаются управляющие импульсы в виде пакетов длительностью не более 1/6 периода питающего напряжения, а количество имульсов в пакете регулируют от одного до значения, численно равного 1/12 отношения периода питающего напряжения к допустимому времени восстановления тирристора. Устройство, реализующее данный способ, состоит из синхронизирующего трансформатора, нуль-органов, дешифратора, узлов формирования импульсов управления. Данное устройство является прототипом.

Основным недостатком способа и устройства, реализующего его, является наличие в выходном напряжении колебаний амплитуды от 0,5√3 до единицы номинального значения с частотой, в шесть раз превосходящей частоту питающего трехфазного напряжения. Для обычных установок индукционного нагрева такие колебания не играют особой роли, так как точность поддержания выходной мощности в них может быть обеспечена даже при них. Однако указанные выше технологические установки предъявляют более высокие требования к точности стабилизации мощности.

Задачей, на решение которой направлен заявляемый способ управления преобразователем трехфазного напряжения в однофазное и реализующее его устройство, является расширение области применения преобразователя за счет повышения точности стабилизации выходной мощности. Для этого необходимо такое управление силовыми ключами, при котором интервал между двумя соседними включениями каждого из них изменяется по определенной программе, обеспечивающей нужную стабилизацию.

Поставленная задача решается способом подачи с помощью устройства управления импульсов на силовые ключи, отличающимся от прототипа тем, что временные интервалы между подаваемыми импульсами определяются из соотношения , где Т - период изменения синусоидального напряжения питающей сети, N - число импульсов в пакете, n - номер интервала (n=1÷N). Устройство управления выполнено в следующим образом: к трем фазам питающего напряжения также подключен блок сравнения фазных напряжений, выход генератора тактовых сигналов подключен ко входам блока генерации сигнала начала подачи пакета управляющих сигналов на каждый силовой транзистор, генератора временных интервалов, делителя временных интервалов на два потока, двух формирователей длительности управляющих импульсов, выходы блока сравнения фазных напряжений подключены ко входу блока генерации начала подачи пакета управляющих сигналов на каждый силовой транзистор и входу блока выбора транзисторов, выход блока генерации начала подачи пакета управляющих сигналов на каждый силовой транзистор подключен ко входу генератора временных интервалов, выход генератора временных интервалов подключен к входу временных интервалов на два потока, выход генератора временных интервалов на два потока подключен к входам формирователей длительности управляющих импульсов, выходы формирователей длительности управляющих импульсов и выходы блока выбора транзисторов подключены к входам блока управления транзисторами, выходы блока управления транзисторами подключены к базам силовых ключей. Кроме того, задача решается тем, что в качестве силовых ключей используются IGBT транзисторы

На фиг.1 дана принципиальная схема преобразователя и системы управления. На фиг.2,а приведен блок сравнения фазных напряжений 14. На фиг.2,б приведена последовательность выходных сигналов блока сравнения фазных напряжений 14. На фиг.3,а приведен генератор тактовых сигналов 15. На фиг.3,б приведена диаграмма напряжений генератора тактовых сигналов 15. На фиг.4,а приведен блок генерации сигналов начала подачи пакета управляющих сигналов на каждый транзистор 16. На фиг.4,б приведена диаграмма входных и выходных сигналов блока генерации сигналов начала подачи пакета управляющих сигналов на каждый транзистор 16. На фиг.5,а приведен генератор временных интервалов между управляющими импульсами 17. На фиг.5,б приведена диаграмма входных и выходных сигналов генератора временных интервалов между управляющими импульсами 17. На фиг.6,а приведен делитель временных интервалов 18. На фиг.6,б приведена диаграмма входных и выходных сигналов делителя временных интервалов 18. На фиг.7,а приведен формирователь длительности управляющих импульсов 19. На фиг.7,б приведена диаграмма входных и выходных сигналов формирователя длительности управляющих импульсов 19. На фиг.8,а приведен второй формирователь длительности управляющих импульсов 19. На фиг.8,б приведена диаграмма входных и выходных сигналов второго формирователя длительности управляющих импульсов 20. На фиг.9 приведен блок выбора транзистора 21. На фиг.10 приведен блок управления транзисторами 22. На фиг.11 показано распределение управляющих импульсов в результате работы системы управления.

Схема состоит из шести силовых транзисторов 1-6, трех коммутирующих конденсаторов 7-9, трех дросселей 10-12, нагрузки 13, блока сравнения фазных напряжений 14, генератора тактовых сигналов 15, блока генерации сигнала начала подачи пакета управляющих сигналов на каждый силовой транзистор 16, генератора временных интервалов 17, делителя временных интервалов на два потока 18, двух формирователей длительности управляющих импульсов - 19 и 20, блока выбора транзисторов - 21, блока управления транзисторами - 22.

Силовые транзисторы 1-6 объединены встречно-параллельными парами, которые, в свою очередь, объединены в звезду, три коммутирующих конденсатора 7-9 составляют вторую звезду. Лучи звезд подключены к трем фазам питающего напряжения. В лучи звезд встречно-параллельных ключей между транзисторами и фазами питающего напряжения включены дроссели 10-12. Между центрами звезд включена нагрузка 13. К трем фазам питающего напряжения также подключен блок сравнения фазных напряжений 14. Также в системе присутствует генератор тактовых сигналов 15. Выход генератора тактовых сигналов 15 подключен ко входам блока генерации сигнала начала подачи пакета управляющих сигналов на каждый силовой транзистор 16, генератора временных интервалов 17, делителя временных интервалов на два потока 18, двух формирователей длительности управляющих импульсов 19 и 20. Выходы блока сравнения фазных напряжений 14 подключены ко входу блока генерации начала подачи пакета управляющих сигналов на каждый силовой транзистор 16 и входу блока выбора транзисторов 21. Выход блока генерации начала подачи пакета управляющих сигналов на каждый силовой транзистор 16 подключен ко входу генератора временных интервалов 17. Выход генератора временных интервалов 17 подключен к входу временных интервалов на два потока 18. Выход генератора временных интервалов на два потока 17 подключен к входам формирователей длительности управляющих импульсов 19, 20. Выходы формирователей длительности управляющих импульсов 19, 20 и выходы блока выбора транзисторов 21 подключены к входам блока управления транзисторами 22. Выходы блока управления транзисторами подключены к базам силовых транзисторов 1-6.

На фиг.2,а приведен блок сравнения фазных напряжений 14. Он состоит из трех одинаковых понижающих трансформаторов 23-25, к выходным обмоткам которых подключены три одинаковых компаратора 26-28. Нулевые клеммы компараторов подсоединены к центру звезды вторичных обмоток трансформаторов. Входные обмотки трансформаторов соединены в звезду и подключены к питающей преобразователь трехфазной сети. Выходы компараторов являются выходами блока.

На фиг.3,а приведен генератор тактовых сигналов 15. Он представляет собой генератор тактовых сигналов с кварцевой стабилизацией частоты. Генератор состоит из двух последовательно соединенных инверторов 29 и 30. Параллельно инвертору 29 подключен резистор 31. Параллельно цепи двух инверторов 29 и 30 подключены последовательно соединенные конденсатор 32 и кварцевый резонатор 33.

На фиг.4,а. приведен блок генерации сигналов начала подачи пакета управляющих сигналов на каждый транзистор 16. Ко входам блока подключены выходы блока 14, обозначенные 26, 27, 28. Блок состоит из трех одинаковых D-триггеров 34, 35, 36 (входы которых являются входами блока) и трех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 37, 38, 39 (входы которых соединены с входами и выходами каждого D-триггера соответственно). Выходы трех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с входами дизъюнктора 40, выход которого является выходом блока.

На фиг.5,а. приведен генератор временных интервалов между управляющими импульсами 17, состоящий из двух счетчиков 41 и 42, ПЗУ 43, сравнивающего регистра 44 и логических элементов 45, 46, 47. Входами блока являются выходы блоков 16 и 15, обозначенные соответственно 40 и 30. Выходы восьмиразрядного счетчика 41 и ПЗУ 32×8 бит 43 подсоединены к восьмиразрядному сравнивающему регистру 44. Выход сравнивающего регистра подсоединен к одному из входов дизъюнктора 45. Второй вход дизъюнктора 45 подсоединен ко входу 40, а выход подсоединен к сбрасывающему входу счетчика 41. Выходы счетчика 41 подсоединены к входам элемента ИЛИ-НЕ выход которого является выходом генератора. Также выход элемента ИЛИ-НЕ и вход 30 подсоединены к входам конъюктора 47, выход которого подсоединен к входу пятиразрядного счетчика 42. Сбрасыващий вход счетчика 42 также является входом генератора. Выходы счетчика 42 подсоединены к входам ПЗУ. К входу счетчика 41 подсоединен вход 30.

На фиг.6,а приведен делитель временных интервалов 18. Его входами являются выходы блоков 17 и 15, обозначенные 46 и 30. Блок состоит из Т-триггера 48 и двух конъюнкторов 49 и 50. Вход Т-триггера подсоединен к входу 46. К тактовому входу Т-триггера подсоединен вход 30. Входы конъюнктора 49 подсоединены к входу и прямому выходу Т-триггера. А входы конъюнктора 50 - к входу и инвертирующему выходу Т-триггера. Выходы конъюнкторов являются выходами делителя.

На фиг.7,а приведен формирователь длительности управляющих импульсов 19. Входами для него являются первый выход блока 18 и выход блока 15, обозначенные 49 и 30. Он состоит из восьмиразрядного счетчика 51, ПЗУ 1×8 бит 52, выходы которых подсоединены к входам сравнивающего восьмиразрядного регистра 53. Выход регистра подсоединен к сбрасывающему входу RS-триггера 54, выход которого является выходом всего блока. Также выход RS-триггера вместе с входом 30 подсоединены к входам конъюнктора 55, выход которого соединен с входом счетчика 51. К тактовому входу RS-триггера подсоединен вход 30, а к установочному входу триггера - вход 49.

На фиг.8,а приведен второй формирователь длительности импульсов 20. Аналогично блоку 19 он состоит из восьмиразрядного счетчика 56, ПЗУ 1×8 бит 57, сравнивающего восьмиразрядного регистра 58, Т-триггера 59 и конъюнктора 60. Входами для него являются второй выход блока 18 и выход блока 15, обозначенные 50 и 30.

На фиг.9 приведен блок выбора транзистора 21. Этот блок состоит из логических элементов 61-68. К их входам подключены выходы блока 14, обозначенные как 26, 27, 28. Входом инвертора 61 является вход 27. Инвертора 62 - вход 26. Элемента ИЛИ-НЕ 63 - входы 26 и 28. Конъюнктора 64 - входы 26 и 28. Конъюнктора 65 - вход 26 и выход инвертора 61. Конъюнктора 66 - вход 27 и выход инвертора 62. Конъюнктора 67 - входы 27 и 28. Элемента ИЛИ-НЕ 68 - входы 27 и 28. Выходами блока являются выходы элементов 63-68.

На фиг.10 приведен блок управления транзисторами 22. Блок состоит из конъюнкторов 69-74. К их входам подключены выходы блоков 19 (обозначенный как 54), 20 (обозначенный как 59), 21 (обозначенные как 63-68). Входами конъюнктора 69 являются входы 63 и 54, конъюнктора 70 - входы 64 и 59, конъюнктора 71 - входы 65 и 54, конъюнктора 72 - входы 66 и 59, конъюнктора 73 - входы 67 и 54, конъюнктора 74 - входы 68 и 59. Выходы конъюнкторов 69-74 являются выходами всего блока.

Устройство управления преобразователем трехфазного напряжения в высокочастотное однофазное реализующее заявляемый способ управления работает следующим образом. Пониженные трансформаторами 23, 24, 25 фазные напряжения u_A, u_B, u_C поступают на входы компараторов 26, 27, 28 таким образом, что компаратор 26 сравнивает напряжения u_B и u_A, компаратор 27 - u_C и u_B, компаратор 28 - u_C и u_A. Поэтому на выходах компараторов 26, 27, 28 появляется логическая "1", если u_B>u_A, u_C>u_B, u_C>u_A, соостветственно. На фиг.2,б показана последовательность выходных сигналов компараторов 26, 27, 28.

Схема генератора тактовых сигналов имеет два динамических состояния. В первом из них, когда на выходе инвертора 29 состояние лог."1" (выход инвертора 30 лог."0"), конденсатор 32 заряжается. В процессе заряда напряжение на входе инвертора 29 возрастает, и при достижении значения U_пор=0,5U_пит происходит скачкообразный переход во второе динамическое состояние, в котором на выходах инвертора 29 лог."0", инвертора 30 - "1". В этом состоянии происходит перезаряд емкости (разряд) током обратного направления. При достижении напряжения на конденсаторе 32 U_пор происходит возврат схемы в первое динамическое состояние. Диаграмма напряжений приведена на фиг 3, б. Длительность импульсов (t_и) и пауза (t_п) будут почти одинаковыми: t_и=t_п=0,7RС (где R - сопротивление резистора 31, С - емкость конденсатора 32). Стабильность частоты обеспечивается кварцевым резонатором 33. Частота импульсов и их стабильность в этом случае у генератора задается параметрами кварцевого резонатора.

Сигналы от блока сравнения фазных напряжений 14 поступают на три D-триггера 34, 35, 36 блока генерации сигналов начала подачи пакета управляющих сигналов на каждый транзистор 21. D-триггеры осуществляют задержку входящих сигналов на один такт (тактовый сигнал поступает на тактовые входы D-триггеров от тактового генератора 15). Три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ - 37, 38, 39 - сравнивают сигналы до и после D-триггеров. Таким образом, на выходе элементов 37, 38, 39 возникает "1", если сигнал на входе соответствующего D-триггера изменяется. Дизъюнктор 40 объединяет выходы элементов 37, 38, 38 и дает на выходе "1", если хоть на одном входе присутствует "1". Таким образом, блок формирует импульсы шириной Т/6, где Т - период изменения напряжения питающей сети (фиг.4,б).

Импульсы с блока 16 поступают на блок 17 - генератор временных интервалов между управляющими импульсами. Сигналы с входа поступают на сбрасывающие входы счетчиков 41 и 42. Таким образом, каждый входной сигнал заставляет счетчик 41 начинать отсчет заново. Отсчет идет со скоростью тактового сигнала, поступающего от генератора тактовых импульсов на счетный вход счетчика 41. Значение счетчика 41 сравнивается компаратором 44 с числом (8 бит) на выходах ПЗУ 43 (эти 8 бит выбираются из 32, хранимых в ПЗУ в соответствии со значением счетчика 42). При утвердительном результате сравнения лог."1" на выходе компаратора через дизъюнктор 45 поступают на вход сброса счетчика 41. Каждое обнуление счетчика фиксируется элементом ИЛИ-НЕ 46, на его выходе в этом случае появляется лог."1", которая, во-первых, попадает на выход всего блока и, во-вторых, позволяет конъюнктору 47 пропустить очередной тактовый сигнал со входа 30 на тактовый вход счетчика 42. Таким образом, следующее значение счетчика 42 влечет за собой появление на выходах ПЗУ 43 следующего хранимого в нем числа. В результате каждый входящий сигнал влечет появление на выходе последовательности импульсов с интервалами между ними, соответствующими записанным в ПЗУ значениям, а именно дискретным представлениям функции изменения длительности интервалов управления ключами , где n - номер интервала.

Импульсы с блока 17 поступают на делитель временных интервалов 18. В зависимости от состояния триггера они будут попадать на выход блока I или II (если триггер в состоянии лог."1" - то на выход I, и если лог."0" - то на выход II). В то же время каждый приходящий импульс будет менять состояние триггера на противоположное, что в результате обеспечит разделение поступающих импульсов на два потока (фиг.6,б).

Импульсы с выхода I блока 18 поступают на вход 49 формирователя длительности управляющих импульсов 19. Пришедший импульс устанавливает RS-триггер 54 в лог."1" и одновременно сбрасывает счетчик 51. Счетчик 51 начинает отсчитывать тактовые импульсы, а компаратор 53 сравнивает его значение со значением, хранимым в ПЗУ 52. При утвердительном результате сравнения лог."1", появившаяся на выходе компаратора 53, сбрасывает RS-триггер 54 в лог."0". Это препятствует поступлению тактового сигнала со входа 30 через конъюнктор 55 на тактовый вход счетчика 51, вплоть до следующего входного импульса. В результате каждый приходящий импульс вызывает появление на выходе блока импульса длительностью, соответствующей записанному в ПЗУ 52 значению (фиг.7,б).

Аналогичным образом работает второй формирователь длительности управляющих импульсов 20 (фиг.8,б).

Сигналы от блока сравнения фазных напряжений 14 поступают на входы блока выбора транзисторов 21. Выход элемента 63 равен "1", когда фаза А больше В и С, т.е. вход 26 = "0", вход 28 = "0" (это сигнал о включении транзистора 2). Выход элемента 64 равен "1", когда фаза А меньше В и С, т.е. вход 26 = "1", вход 28 = "1" (это сигнал о включение транзистора 1). Выход элемента 65 равен "1", когда фаза В больше А и С, т.е. вход 26 = "1", вход 27 = "0" (это сигнал о включении транзистора 4). Выход элемента 66 равен "1", когда фаза В меньше А и С, т.е. вход 26 = "0", вход 27 = "1" (это сигнал о включении транзистора 3). Выход элемента 67 равен "1", когда фаза С больше А и В, т.е. вход 27 = "1", вход 29 = "1" (это сигнал о включении транзистора 6). Выход элемента 68 равен "1", когда фаза С меньше А и В, т.е. вход 27 = "0", вход 28 = "0" (это сигнал о включении транзистора 5).

Выходные сигналы блоков 19, 20, 21 поступают на блок управления транзисторами 22. На входы конъюнкторов 69-74 подаются выходные сигналы блока 14 по одному соответственно, и в зависимости от их значения - "0" или "1" - определяется, на вход какого транзистора пойдут пакеты управляющих импульсов, поступающих от блоков 19 и 20.

Как распределяются управляющие импульсы в результате работы системы управления показано на фиг.11.

Таким образом, система управления формирует для каждого транзистора пакеты управляющих импульсов, интервалы между которыми изменяются по закону для стабилизации выходной мощности.

1. Способ управления преобразователем трехфазного напряжения в высокочастотное однофазное, выполненного на соединенных в звезду парах встречно-параллельно включенных ключей, подключенных к трем фазам питающего напряжения и нагрузке, путем подачи с помощью устройства управления импульсов на силовые ключи, при этом для каждого ключа формируют пакет импульсов с длительностью каждого пакета Т/6, отличающийся тем, что временные интервалы между подаваемыми импульсами определяются из соотношения , где Т - период изменения синусоидального напряжения питающей сети, N - число импульсов в пакете, n - номер интервала (n=1÷N) и формируют длительность импульса в соответствии с записанным в ПЗУ устройства управления значением.

2. Устройство управления для реализации способа по п.1, отличающееся тем, что выполнено следующим образом: к трем фазам питающего напряжения подключен блок сравнения фазных напряжений, выход генератора тактовых сигналов подключен ко входам блока генерации сигнала начала подачи пакета управляющих сигналов на каждый силовой транзистор, генератора временных интервалов, делителя временных интервалов на два потока, двух формирователей длительности управляющих импульсов, выходы блока сравнения фазных напряжений подключены ко входу блока генерации начала подачи пакета управляющих сигналов на каждый силовой транзистор и входу блока выбора транзисторов, выход блока генерации начала подачи пакета управляющих сигналов на каждый силовой транзистор подключен ко входу генератора временных интервалов, выход генератора временных интервалов подключен к входу делителя временных интервалов на два потока, выход генератора временных интервалов подключен к входам формирователей длительности управляющих импульсов, выходы формирователей длительности управляющих импульсов и выходы блока выбора транзисторов подключены к входам блока управления транзисторами, выходы блока управления транзисторами подключены к базам силовых ключей.

3. Устройство по п.2, отличающееся тем, что в качестве силовых ключей используются IGBT-транзисторы.