Сверточный перемежитель
Изобретение относится к области радиотехники, в частности к классу перемежителей данных. Техническим результатом является упрощение реализации и снижение вычислительной сложности устройства. Устройство содержит блок памяти, который представляет собой линию задержки длиной (I-1)×(I-1)×М с (I-1) отводами, где (I-1) - глубина перемежителя, М - блоковая задержка, мультиплексор, устройство управления, выполненное в виде счетчика, работающего на частоте входных импульсов. 1 ил.
Предлагаемое изобретение относится к области радиотехники, в частности к классу сверточных перемежителей данных, и может быть использовано в составе цифровых передатчиков и приемников.
Функционирование классического сверточного перемежителя описано в книге: Скляр Бернард "Цифровая связь. Теоретические основы и практическое применение". 2-е издание: Пер. с англ. - М.: Издательский дом "Вильяме", 2003. - 1104 с., рис.8.12 на стр.488-489. В общем случае сверточный перемежитель состоит из области памяти данных и устройства, управляющего выборкой из нее.
Наиболее близким к заявляемому по технической сущности и достигаемому результату является перемежитель, описанный в патенте РФ №2235424, кл. Н03М 13/27, опубл. 27.08.2004.
Перемежитель содержит средство для записи элементов данных последовательно по строкам в матрицу ячеек хранения битов, средство для псевдослучайного переупорядочения элементов данных в каждой строке в матрице ячеек хранения битов в соответствии с рекурсией линейной конгруэнтной последовательности и средство для считывания элементов данных последовательно по столбцам из матрицы ячеек хранения битов.
Основным недостатком данного устройства является высокая вычислительная сложность устройства управления (генератора адреса).
Задача, решаемая предлагаемым изобретением, - совершенствование перемежителя при наличии ограничений на вычислительную сложность устройства.
Технический результат от использования изобретения заключается в снижении вычислительной сложности сверточного перемежителя и упрощении его реализации на программируемой логической интегральной схеме (ПЛИС).
Указанный результат достигается тем, что в сверточном перемежителе, включающем область памяти с возможностью приема множества входных битов последовательно и устройство управления выборкой битов из области памяти, отличающемся тем, что область памяти, содержащая множество ячеек хранения битов, организована в виде линии задержки с отводами, подключенными к информационным входам мультиплексора, адресный вход которого подключен к выходу устройства управления выборкой битов, причем устройство управления выборкой битов представляет собой суммирующий счетчик, считающий на частоте поступления входных битов.
Предлагаемое устройство поясняется чертежом.
Сверточный перемежитель содержит область памяти, организованную в виде линии задержки 1 длиной (I-1)×(I-1)×М с (I-1) отводами 2, где (I-1) - глубина перемежителя, М - блоковая задержка, отводы которой подключены к информационным входам 3 мультиплексора 4, адресный вход 5 которого подключен к выходу устройства управления выборкой битов 6. Устройство управления выборкой битов 6 представляет собой суммирующий счетчик, считающий на частоте поступления входных битов. Линия задержки, счетчик и мультиплексор могут быть выполнены любым общеизвестным способом.
Сверточный перемежитель работает следующим образом.
Поступающий на вход 7 сверточного перемежителя бит данных подается на вход первой секции линии задержки 1. Следующий за ним бит данных продвигает предыдущий по линии задержки. Сигнал с выхода 2 (i mod k)-й секции линии задержки поступает на (i mod k)-й информационный вход 3 мультиплексора 4. Устройство управления выборкой битов 6 в 1-й момент времени формирует на своем выходе и на адресном входе 5 мультиплексора 4 значение (i mod k). При этом мультиплексор 4 подключает (i mod k)-й информационный вход 3 на выход 8.
(i mod k)-й информационный вход мультиплексора (то есть выход (i mod k)-й секции линии задержки) в i-й момент времени коммутирован на его выход, причем выходом нулевой секции линии задержки является вход сверточного перемежителя. Задержка данных от входа сверточного перемежителя до выхода k-й секции линии задержки равна k×(I×M+1). Таким образом, предлагаемое устройство функционально эквивалентно классическому сверточному перемежителю.
Устройство управления выборкой битов в предлагаемом сверточном перемежителе имеет минимальную вычислительную сложность, что обеспечивает простоту и высокую эффективность реализации сверточного перемежителя с использованием ПЛИС.
Сверточный перемежитель, включающий область памяти с возможностью приема множества входных битов последовательно и устройство управления выборкой битов из области памяти, отличающийся тем, что область памяти, содержащая множество ячеек хранения битов, организована в виде линии задержки с отводами, подключенными к информационным входам мультиплексора, адресный вход которого подключен к выходу устройства управления выборкой битов, причем устройство управления выборкой битов представляет собой суммирующий счетчик, считающий на частоте поступления входных битов.
