Устройство частотно-временной синхронизации

Изобретение относится к технике связи, в частности, к устройству частотно-временной синхронизации системы связи. Достигаемый технический результат - уменьшение фазовых ошибок в формируемом синхросигнале при одновременном объединении систем тактовой синхронизации и систем передачи сигналов единого времени. Устройство содержит опорный генератор, два делителя с переменным коэффициентом деления, фазовый детектор, управляемый генератор, два преобразователя цифра-аналог, вычислитель, блок выбора режимов, определитель временного положения входного импульса, формирователь опорных зон, делитель частоты. 5 ил.

 

Изобретение относится к технике связи, в частности к способу и устройству частотно-временной синхронизации системы связи.

В системах связи, в том числе с подвижными объектами, каналы распространения сигнала между приемником и передатчиком данных являются многолучевыми и нестационарными.

Эффективность систем связи во многом определяется способностью алгоритмов частотно-временной синхронизации обеспечить в многолучевых нестационарных каналах необходимую точность оценки временного положения сигнала и частотного рассогласования между частотой входного сигнала и частотой опорного генератора.

Известны устройства частотно-временной синхронизации, которые реализуют различные способы их построения (WO 94/29994 А1, 22.12.1994, US 6459679 B1, 01.10.2002, WO 02/45387 A2, 06.06.2002 и др.).

Наиболее близким по технической сути к предложенному является устройство частотно-временной синхронизации системы связи, содержащее на передающей стороне тактовый генератор, демультиплексор, первый счетчик, второй счетчик, первое постоянное запоминающее устройство, третий счетчик, четвертый счетчик, второе постоянное запоминающее устройство, сумматор, блок формирования данных, передающий тракт, при этом вход тактового генератора является входом устройства, выход тактового генератора соединен с первым входом демультиплексора, который является входом сигнала тактовых импульсов, второй вход демультиплексора, который является управляемым входом, соединен с выходом первого счетчика, первый выход демультиплексора соединен со входом второго счетчика, выход которого соединен со входами первого счетчика и первого постоянного запоминающего устройства, выход первого постоянного запоминающего устройства соединен с первым входом сумматора, второй выход демультиплексора соединен со входом третьего счетчика, выход которого соединен со входами второго постоянного запоминающего устройства и четвертого счетчика, выход которого соединен с третьим входом демультиплексора, который является управляемым входом, и входом блока формирования данных, выход которого соединен с третьим входом сумматора, второй вход которого соединен с выходом второго постоянного запоминающего устройства, выход сумматора соединен со входом передающего тракта, выход которого является выходом устройства, на приемной стороне приемный тракт, формирующий на выходах входной цифровой комплексный сигнал на видеочастоте, первый и второй согласованные фильтры, осуществляющие фильтрацию соответственно синфазной и квадратурной компоненты сформированного входного цифрового комплексного сигнала и формирующие комплексные отклики первого этапа, первый и второй перемножители, первый сумматор, комплексный перемножитель, блок формирования гармоники, блок расчета частотного сдвига, первый блок сравнения с порогом, блок управления, тактовый генератор, формирующий на выходе сигнал тактовых импульсов, третий и четвертый согласованные фильтры, осуществляющие фильтрацию скорректированного входного цифрового комплексного сигнала и формирующие комплексные отклики второго этапа, третий и четвертый перемножители, второй сумматор, второй блок сравнения с порогом, блок расчета дополнительного частотного сдвига и третий сумматор, при этом вход приемного тракта является входом устройства, первый выход приемного тракта соединен со входом первого согласованного фильтра и первым входом комплексного перемножителя, второй выход приемного тракта соединен со входом второго согласованного фильтра и вторым входом комплексного перемножителя, выходы первого и второго перемножителей соединены соответственно с первым и вторым входами первого сумматора, выход которого соединен с первым входом первого блока сравнения с порогом, второй вход которого соединен с первым выходом блока управления, выход первого блока сравнения с порогом соединен с первым входом блока расчета частотного сдвига, выход которого соединен с первым входом блока формирования гармоники и первым входом третьего сумматора, второй вход блока формирования гармоники соединен с выходом тактового генератора, первый и второй выходы блока формирования гармоники соединены соответственно с третьим и четвертым входами комплексного перемножителя, первый и второй выходы которого соединены соответственно со входами третьего и четвертого согласованных фильтров, выход третьего согласованного фильтра соединен с первым и вторым входами третьего перемножителя и первым входом блока расчета дополнительного частотного сдвига, выход четвертого согласованного фильтра соединен с первым и вторым входами четвертого перемножителя и вторым входом блока расчета дополнительного частотного сдвига, выходы третьего и четвертого перемножителей соединены соответственно с первым и вторым входами второго сумматора, выход которого соединен с первым входом второго блока сравнения с порогом, второй вход которого соединен со вторым выходом блока управления, формирующего на выходе сигнал окончания второго этапа, выход второго блока сравнения с порогом соединен с третьим входом блока расчета дополнительного частотного сдвига и первым входом блока управления, третий выход которого соединен с четвертым входом блока расчета дополнительного частотного сдвига, четвертый выход блока управления является первым выходом устройства и выходом сигнала окончательной оценки временного положения преамбулы, первый выход блока расчета дополнительного частотного сдвига, формирующего на первом выходе дополнительную оценку частотного сдвига, соединен со вторым входом третьего сумматора, формирующего на выходе сигнал окончательной оценки частотного сдвига, выход третьего сумматора является вторым выходом устройства, отличающееся тем, что на передающей стороне первый счетчик выполнен таким образом, что позволяет осуществлять подсчет в сигнале преамбулы числа коротких кодовых последовательностей, формируя на выходе сигнал управления тактовыми импульсами при заданном числе N циклов считывания, второй счетчик выполнен таким образом, что позволяет осуществлять подсчет в сигнале короткой кодовой последовательности преамбулы числа тактовых импульсов, формируя на выходе сигнал, соответствующий адресам текущих элементов короткой кодовой последовательности, третий счетчик выполнен таким образом, что позволяет осуществлять подсчет в сигнале длинной кодовой последовательности преамбулы числа тактовых импульсов, формируя на выходе сигнал, соответствующий адресам текущих элементов длинной кодовой последовательности, четвертый счетчик выполнен таким образом, что позволяет осуществлять подсчет в сигнале преамбулы числа длинных кодовых последовательностей, формируя на выходе сигнал управления тактовыми импульсами при заданном числе М циклов считывания и сигнал окончания преамбулы, первое постоянное запоминающее устройство выполнено таким образом, что позволяет хранить отсчеты короткой кодовой последовательности, второе постоянное запоминающее устройство выполнено таким образом, что позволяет хранить отсчеты длинной кодовой последовательности, введен счетчик паузы, осуществляющий подсчет на интервале паузы преамбулы числа тактовых импульсов, формируя на выходе сигнал окончания паузы, вход счетчика паузы соединен с третьим выходом демультиплексора, а выход - с четвертым входом демультиплексора, который является управляемым входом; на приемной стороне введены первая и вторая линии задержки, (N-1) первых и (N-1) вторых перемножителей, блок определения границ априорного интервала, формирующий на первом выходе сигнал начала априорного интервала временного положения второй части преамбулы, а на втором выходе - сигнал окончания априорного интервала временного положения второй части преамбулы, при этом вход первой линии задержки соединен с выходом первого согласованного фильтра, вход второй линии задержки соединен с выходом второго согласованного фильтра, причем первый и второй согласованные фильтры согласованы с короткой кодовой последовательностью, N выходов первой линии задержки соединены с соответствующими им N вторыми входами блока расчета частотного сдвига и с первыми и вторыми входами соответствующих им N первых перемножителей, N выходов второй линии задержки соединены с соответствующими им N третьими входами блока расчета частотного сдвига и с первыми и вторыми входами соответствующих им N вторых перемножителей, выходы (N-1) первых перемножителей соединены с (N-1) дополнительными первыми входами первого сумматора, выходы (N-1) вторых перемножителей соединены с (N-1) дополнительными вторыми входами первого сумматора, выход тактового генератора соединен с пятым входом блока расчета дополнительного частотного сдвига и первым входом блока определения границ априорного интервала, второй вход которого соединен с выходом первого блока сравнения с порогом, первый выход блока определения границ априорного интервала соединен со вторым входом блока управления и третьим входом первого блока сравнения с порогом, второй выход блока определения границ априорного интервала соединен с третьим входом блока управления, формирующего на первом выходе сигнал управления, определяющий момент окончания или повторного запуска выполнения первого этапа, на третьем выходе - сигнал превышения порога второго этапа, на пятом выходе - сигнал окончания априорного интервала второй части преамбулы, пятый выход блока управления соединен с шестым входом блока расчета дополнительного частотного сдвига, на шестом выходе - сигнал идентификации априорного интервала второй части преамбулы, шестой выход блока управления соединен с третьим входом второго блока сравнения с порогом, четвертый вход блока управления соединен со вторым выходом блока расчета дополнительного частотного сдвига (RU 2235429, Н04В 7/00, 27.08.2004).

Всем указанным выше устройствам присущи недостатки, заключающиеся в той или иной мере в наличии фазовых ошибок.

Технический результат - уменьшение фазовых ошибок в формируемом синхросигнале при одновременном объединении систем тактовой синхронизации и систем передачи сигналов единого времени.

Для достижения указанного технического результата предлагается устройство частотно-временной синхронизации, содержащее соединенные последовательно опорный генератор, первый делитель с переменным коэффициентом деления и фазовый детектор, второй вход которого соединен с выходом второго делителя с переменным коэффициентом деления, и управляемый генератор, выход которого соединен со входом второго делителя с переменным коэффициентом деления, а вход - с выходом первого преобразователя цифра-аналог, вход которого соединен с первым выходом вычислителя, второй выход вычислителя соединен с входом блока выбора режимов, вход вычислителя соединен с выходом фазового детектора, причем выход блока выбора режимов соединен с управляющими входами первого и второго делителей с переменными коэффициентами деления, а также определитель временного положения входного импульса, формирователь опорных зон, 2-й преобразователь цифра-аналог и делитель частоты до частоты повторения импульсов времени, при этом первый вход определителя положения входного импульса является управляющим входом устройства, второй вход определителя положения входного импульса соединен с выходом формирователя опорных зон, а выход определителя положения входного импульса соединен с дополнительным входом вычислителя, причем первый дополнительный выход вычислителя соединен со входом второго преобразователя цифра-аналог, выход которого соединен с управляющим входом опорного генератора, а второй дополнительный выход вычислителя соединен с управляющим входом делителя частоты до частоты повторения импульсов времени, вход которого соединен с выходом управляемого генератора и входом формирователя опорных зон и является выходом тактовой частоты устройства, а выходом устройства является выход делителя частоты до частоты повторения импульсов времени, причем аварийный выход вычислителя подключен к управляющему входу формирователя опорных зон.

На фиг.1 приведена структурная электрическая схема устройства частотно-временной синхронизации, на фиг.2 - алгоритм работы вычислителя, а на фиг.3, 4 и 5 - алгоритмы работы устройства в различных режимах.

Устройство частотно-временной синхронизации содержит опорный генератор 1 (ОГ), первый и второй делители 2 и 4 с переменным коэффициентом деления (ДПКД), фазовый детектор 3 с релейной характеристикой (РФД), управляемый генератор 5 (УГ), блок выбора режимов 6 (БВР), вычислитель 7, первый и второй преобразователи 8 и 9 цифра-аналог, определитель 10 положения входного сигнала, формирователь опорных зон 11 и делитель частоты 12.

Устройство работает следующим образом:

Первый 2 и второй 4 ДПКД в процессе каждого деления формируют импульсы с различными периодами, соответственно, из сигналов ОГ 1 и УГ 5. Отличие в длительностях периодов импульсов, формируемых различными ДПКД, для каждой пары коэффициент деления имеет заранее определенную величину. В РФД 3 сравниваются моменты поступления передних фронтов импульсов с выходов первого 2 и второго 4 ДПКД и фиксируется полярность их относительной расфазировки. Если передний фронт импульса со второго 4 ДПКД поступил раньше, чем с первого 2 ДПКД, то в РФД 3 формируется сигнал опережения (ОП), а если позже, то сигнал отставания (ОТ). Эти сигналы подаются на вычислитель 7, в котором формируется сигнал управления частотой УГ 5, поступающий на его вход через первый преобразователь 8 цифра-аналог. Вычислитель 7 формирует управляющий сигнал, который установит нужную частоту УГ 5 и фазу поделенных сигналов второго 4 ДПКД относительного сигнала с выхода первого 2 ДПКД, так как с помощью БВР 6 устанавливаются соответствующие пары коэффициентов деления первого 2 и второго 4 ДПКД так, что за цикл измерения сумма периодов становится одинаковой, если частота, формируемая УГ 5, устанавливается в определенном соответствии с частотой ОГ 1, а разность фаз между передними фронтами импульсов с выходов ДПКД 2 и 4 за цикл измерения определяется по количеству сигналов ОП и ОТ, получаемых с выхода РФД 3. Управление частотой УГ (выход 1 вычислителя) проводится по алгоритму работы ФАПЧ, который здесь не рассматривается.

Схема управления устройством (с помощью вычислителя) с одной стороны изменяет начало суммируемых периодов ДПКД 2 и 4 в цикле измерения и соответственно фазу сигналов на выходе РФД 3 (по сигналу второго выхода вычислителя), которая с помощью фазовой автоподстройки частоты (по сигналам с первого выхода вычислителя) вновь устанавливается равной нулю, а с другой стороны (по сигналу первого дополнительного выхода вычислителя) регулирует частоту сигнала ОГ-1 и соответственно частоту выходных сигналов УГ 5, т.е. проводится раздельное управление частотой и фазой выходных сигналов тактовой частоты и, кроме того, сигналом со второго дополнительного выхода вычислителя устанавливает фазу выходных сигналов точного времени.

Работа схемы управления задается алгоритмом работы вычислителя 7, на который поступают сигналы с выхода определителя 10 положения входного сигнала, в котором входной сигнал совпадает с какой-либо из опорных зон, поступающих с формирователя 11 опорных зон, длительность которых устанавливается равной возможному максимальному разбросу положений входных импульсов. В зависимости от того, с какой из опорных зон совпал импульс входного сигнала, вычислитель 7 формирует соответствующие управляющие сигналы фазы УГ 5 и частоты ОГ 1. Положение выходного сигнала импульсов точного времени с выхода делителя частоты 12 устанавливается соответствующей командой вычислителя 7.

Обобщенный алгоритм работы вычислителя 7, приведенный на Фиг.2, выполняет следующие функции:

- устанавливает режим работы вычислителя с помощью алгоритмов 1, 2 и 3;

- формирует сигнал управления фазой делителя (устанавливает фазу сигнала на входе РФД-3) - 2-й выход вычислителя;

- формирует сигнал управления ОГ-14 - 1-й доп. выход вычислителя;

- формирует импульс установки начальной фазы делителя 12 (2-й доп. выходной сигнал).

Включение описываемого алгоритма производится по команде «Пуск» или автоматически при включении устройства и поступлении на его вход соответствующего сигнала с выхода блока выборы сигналов.

Сигнал управления частотой УГ производится в соответствии с алгоритмом работы систем фазовой автоподстройки частоты и не связан с рассматриваемым алгоритмом.

Сначала включается алгоритм №1 (фиг.3), в соответствии с которым подстраивается частота ОГ 1 и обеспечивается слежение за фазой входного импульса так, чтобы скомпенсировать влияние начальной ошибки в установке номинала тактовой частоты, т.е. изменение фазы выходного сигнала и соответственно положение опорных зон на выходе их формирователя 11 при каждом поступлении входного импульса должно быть не меньше, чем возможное отклонение фазы выходного сигнала за счет начальной ошибки в установке номинала тактовой частоты, т.е. изменение фазы выходного сигнала УГ 5 - Мδϕ определяется формулой (1):

где - относительная ошибка в установке номинала тактовой частоты, Т - период входного сигнала. (Например, при , а Т-1 сек - получаем Мδϕ≥10 нс).

После того как частота ОГ будет установлена достаточно точно и это будет обнаружено с помощью алгоритма №1, устройство начинает функционировать в соответствии с алгоритмом №2 (фиг.4), при котором в М раз уменьшается шаг регулирования фазы выходного сигнала и производится более точная корреляция частоты ОГ. Когда частота устанавливается равной номиналу, с очень высокой точностью, устройство начинает работать по 3-му алгоритму (фиг.5), при котором управление фазой выходного сигнала начинает проводиться не при каждом сравнении с положением входного сигнала, а лишь после многократного усреднения получения результатов сравнения, а частота ОГ может изменяться лишь на ±1.

Установка начальной фазы делителей производится в соответствии с алгоритмом №1 после того, как определяется временное положение рабочей точки, которая в дальнейшем поддерживается соответствующим управлением частотой ОГ и фазой выходного сигнала.

Алгоритм №1 - грубое управление фазой выходного сигнала и частотой ОГ.

Алгоритм №2 - управление фазой выходного сигнала с минимальным шагом и подстройка частоты ОГ.

Алгоритм №3 - управление фазой выходного сигнала с минимальным шагом по данным усреднения и коррекция частоты ОГ.

Пример выбора параметров для управления фазой УГ 5 при грубой и точной регулировке рассматривается для случая, когда:

Частота УГ - 16,384 МГц;

Частота ОГ - 5,0 МГц;

Коэффициенты деления ДПКД-1 выбираются равными 80V65;

Коэффициенты деления ДПКД-2 выбираются равными 262V213.

При нормальной работе ФАПЧ за один цикл измерения производится одно деление в ДПКД - и 4 соответственно на 80/262 и 18 делений на 65/213.

На основании данных последовательного измерения разности фаз изменяется частота УГ с помощью 1-го преобразователя 8 цифра-аналог, так что измеряемая разность фаз сигналов на входе РФД 3 сводится системой ФАПЧ к нулю, ибо частота и фаза УГ устанавливается и управляется частотой ОГ.

При минимальном шаге управления фазой УГ (±δϕ) (деление 65/213) меняется число делений с 18 на 17 или 19 (в зависимости от знака разности фаз).

При грубом управлении фазой УГ (±Мδϕ) ДПКД дополнительно делят один раз 80/202 или один раз исключается переход с делений на 65/213 на 80/262 и производится повторное 18-кратное деление на 65/213.

При минимальном шаге создается дополнительный сдвиг фаз (δϕ)±0,488 нс, а при грубом управлении Мδϕ на±9,76 нс, т.е. М=20, а δϕ=0,488 нс.

Алгоритм №1 показан на фиг.3.

Опорные зоны, поступающие с формирователя, имеют длительность, соответствующую распределению отклонений временного положения входного импульса. Если распределение положений входного сигнала относительно его среднего значения не превышает 200 нс, то длительность опорной зоны должна быть не менее 400 не. Для определения положения входного сигнала формируются три зоны, периодически последовательно повторяющиеся. Передний фронт входного сигнала обязательно попадает в одну из зон (в первую, вторую или третью - 1V2V3), после чего алгоритм распадается на три варианта. В каждом из этих вариантов определяется соответствующий переход из одной зоны в другую, который и будет определять положение формируемых тактовых импульсов (ТИ) и временных импульсов (ВИ). Как только этот переход определится, производится установка фазы делителя. В дальнейшем после поступления каждого входного импульса производится управление фазой УГ 5 на величину Мϕ так, чтобы происходило слежение положений зон вслед за входным импульсом. Например, если выбранным положением выходных сигналов является переход между первой и второй зоной, то при попадании входного сигнала во вторую зону управляющий сигнал будет -Мϕ, а при попадании в первую зону +Мϕ, ибо первая зона опережает вторую. Вторая зона в свою очередь опережает третью, а третья - первую. Регулировать частоту ОГ 1 можно лишь после проведения «I» измерений (т.е. пока i<I частота ОГ 1 не меняется). После «I» измерений сигнал управления частотой ОГ определяется величиной «k», которая равна разности между количеством сигналов +Мϕ и -Мϕ, поступивших за это время управления фазой УГ 5.

Сигнал регулировки частоты ОГ 1 равен N₁=k/c₁, где c₁ определяется характеристикой преобразователя 9 цифра-аналог. Когда сигнал регулировки частоты N₁ станет меньше некоторой величины А1, можно регистрировать достаточную точность установки частоты в ОГ 1 и перевести вычислитель на работу по 2-му алгоритму, показанному на фиг.4, причем выходы А₂(1), А₂(2), А₂(3) соответствуют входам (1), (2), и (3) 2-го алгоритма.

В отличие от алгоритма №1 при работе алгоритма №2 заранее известно положение рабочего фронта в опорных зонах и в зависимости от этого положения схема может функционировать по одному из 3-х возможных путей, переход в которые определен в алгоритме №1. Символы «i» и «k» в алгоритме №2 играют ту же роль, что и в алгоритме №1, но время усреднения при управлении ОГ, определяемое значением I₁, может отличаться от I, установленного в алгоритме №1.

В зависимости от времени усреднения определяется и управляющее действие измерений величины «k», т.е. значение «С₂» может отличаться от значения C₁. Переход к алгоритму №3 возможен лишь в том случае, когда управляющее действие на частоту от сигнала N₂ становится меньше порогового значения А₂. Значение А₂ целесообразно устанавливать равной 1, или, в крайнем случае, не более чем 2 или 3.

Алгоритм №3 показан на фиг.5. Он во многом аналогичен алгоритму №2 и также распадается на три части, которые отличаются друг от друга только системой определения опорной зоны. В отличие от алгоритма №2 управление фазой УГ 5 проводится не при каждом входном импульсе, а лишь в том случае, когда поступающие входные импульсы чаще совпадают с одной из опорных зон, т.е. в одну из опорных зон они попадают х раз, а в другую х+В раз. Усреднение при управлении частот ОГ в 3-м алгоритме целесообразно сделать таким же, как при 2-ом алгоритме (i<I₁). В том случае, если А₂≠1, то частота ОГ (1) не регулируется, когда N₂<А₂, а когда N₂≥А₂, то сигнал управления частотой должен быть минимальным.

Устройство частотно-временной синхронизации системы связи, содержащее соединенные последовательно опорный генератор, первый делитель с переменным коэффициентом деления и фазовый детектор, второй вход которого соединен с выходом второго делителя с переменным коэффициентом деления, и управляемый генератор, выход которого соединен со входом второго делителя с переменным коэффициентом деления, а вход - с выходом первого преобразователя цифра-аналог, вход которого соединен с первым выходом вычислителя, реализующим алгоритм работы устройства, второй выход вычислителя соединен с входом блока выбора режимов, вход вычислителя соединен с выходом фазового детектора, причем выход блока выбора режимов соединен с управляющими входами первого и второго делителей с переменными коэффициентами деления, а также определитель временного положения входного импульса, формирователь опорных зон, длительность которых определяется предполагаемыми разбросами положений входного импульса, второй преобразователь цифра-аналог и делитель частоты, при этом первый вход определителя положения входного импульса является управляющим входом устройства, второй вход определителя положения входного импульса соединен с выходом формирователя опорных зон, а выход определителя положения входного импульса соединен с дополнительным входом вычислителя, причем первый дополнительный выход вычислителя соединен со входом второго преобразователя цифра-аналог, выход которого соединен с управляющим входом опорного генератора, а второй дополнительный выход вычислителя соединен с управляющим входом делителя частоты, вход которого соединен с выходом управляемого генератора и входом формирователя опорных зон, и является выходом тактовой частоты устройства, а выходом устройства является выход делителя частоты, причем аварийный выход вычислителя подключен к управляющему входу формирователя опорных зон.