Устройство для приема и синхронизации кодированного сигнала

Устройство для приема и синхронизации кодированного сигнала относится к области вычислительной техники и предназначено для приема любого двухуровневого или трехуровневого дифференциального кодированного сигнала последовательного двоичного самосинхронизирующегося кода (ПДСК) с преобразованием в двухразрядный асинхронный кодированный сигнал IX(1:0) и последующим помехоустойчивым выполнением полной функции синхронизации этого сигнала с помощью входной непрерывной последовательности тактовых импульсов IC за счет помехоустойчивого формирования выходного синхронизированного кодированного сигнала ОХ(1:0), выходного синхросигнала OCX кодированного сигнала ОХ(1:0) и выходных синхросигналов начала паузы ОРС и паузы ОРХ и может быть использовано в качестве синхронного помехоустойчивого формирователя синхронизированного кодированного сигнала ОХ(1:0) и синхросигналов OCX, ОРС, ОРХ для любого двухуровневого или трехуровневого ПДСК. Технический результат - повышение помехоустойчивости устройства. Это достигается с помощью непрерывной последовательности входных тактовых импульсов IC за счет помехоустойчивого формирования выходного синхронизированного кодированного сигнала ОХ(1:0), выходного синхросигнала OCX кодированного сигнала ОХ(1:0) и выходных синхросигналов начала паузы ОРС и паузы ОРХ для любого двухуровневого или трехуровневого ПДСК с помощью заградительной фильтрации асинхронного кодированного сигнала IX(1:0) как помехи при длительности каждого изменения этого сигнала, не превышающей пороговой длительности P·Tic, где Р≥1 - пороговое целое число, Tic - длительность периода тактовых импульсов IC. Устройство содержит триггеры, синхронный счетчик, приемник-преобразователь, регистр, элементы ИЛИ-НЕ, элемент задержки, элемент И, элементы И-НЕ, элементы ИЛИ, компараторы, входы дифференциального кодированного сигнала, тактовый вход, кодовый выход синхронизированного кодированного сигнала, выходы синхросигналов кодированного сигнала, начала паузы и паузы, кодовый вход порога обнаружения паузы и кодовый вход порога обнаружения синхросигнала кодированного сигнала. 1 ил.

 

Изобретение относится к области вычислительной техники, предназначено для приема любого двухуровневого или трехуровневого дифференциального кодированного сигнала IX последовательного двоичного самосинхронизирующегося кода (ПДСК) с преобразованием в двухразрядный асинхронный кодированный сигнал IX(1:0) и последующим помехоустойчивым выполнением полной функции синхронизации этого сигнала с помощью входной непрерывной последовательности тактовых импульсов IC за счет помехоустойчивого формирования выходного синхронизированного кодированного сигнала ОХ(1:0), выходного синхронизирующего сигнала (синхросигнала OCX), сигнала ОХ(1:0) и выходных синхросигналов начала паузы ОРС и паузы ОРХ и может быть использовано в качестве синхронного помехоустойчивого формирователя синхронизированного кодированного сигнала ОХ(1:0) и синхросигналов OCX, ОРС, ОРХ для любого двухуровневого ПДСК, например, класса 1В2В (манчестерского по ГОСТ 26765.52-87, биимпульсного или Миллера по ГОСТ 27232-87 и т.п.) или любого трехуровневого ПДСК, например, кода RZ с возвратом к нулю по ГОСТ 18977-79.

Двухуровневые коды 1В2В получили широкое распространение благодаря высокой помехозащищенности и простоте преобразования и выделения сигнала битовой синхронизации [1, с.152]. Любой двухуровневый код 1В2В является избыточным и получается в процессе преобразования двухуровневого последовательного двоичного кода (ПДК) без возврата к нулю так, что в каждом битовом интервале Т передачи информации каждый бит «0» (или «1») двухуровневого ПДК преобразуется по соответствующему алгоритму в два бита кода 1В2В, каждый из которых имеет длительность Т/2 - см., например [1, с.149-153: 6.7. Способы цифровой модуляции].

Трехуровневый код RZ также получил широкое применение, так как в современных информационно-измерительных радиоэлектронных системах для обмена информацией с помощью трехуровневого кодированного сигнала наиболее рационально использовать именно код RZ, поскольку по сравнению с ним другие известные ПДСК никакими преимуществами не обладают и могут использоваться иногда в связи с недостатком сведений у разработчиков о преимуществах и недостатках различных методов кодирования (модулирования) исходного двухуровневого ПДК - см., например [2, с.48]. Известно [3, с.260], что трехуровневый код RZ, как и любой двухуровневый код класса 1В2В, требует удвоенной полосы пропускания по сравнению с двухуровневым ПДК, стандартный вид которого имеет англоязычную аббревиатуру NRZ - Non Return to Zero [3, с.30, рис.1.15]. В этой связи для повышения скорости обмена данное устройство можно использовать для приема и синхронизации кодированного сигнала любого другого двухуровневого кода или трехуровневого кода с узкой полосой пропускания, например, высокоскоростного трехуровневого кода (ВТК), имеющего такую же полосу пропускания, как и NRZ. Этот ВТК является самосинхронизирующимся [3, с.260-263], поскольку в нем на каждой границе между битами присутствует перепад уровня входного трехуровневого кодированного сигнала IX, причем передача логического «0» осуществляется минимальным уровнем сигнала IX или следующим после него нулевым (средним) уровнем, а передача логической «1» - максимальным уровнем сигнала IX или следующим после него нулевым уровнем.

Таким образом, предлагаемое устройство может использоваться как интерфейсная приемная базовая составная часть при построении различных цифровых устройств (декодеров, ретрансляторов, конвертеров интерфейсов с временной компрессией/декомпрессией для согласования низкочастотных интерфейсов через одну высокопроизводительную локальную вычислительную сеть - см. [1, с.83-84: 3.8. Конверторы интерфейсов]) для обмена информацией в системах проводной связи с помощью цифрового дифференциального (разностного) сигнала

любого двухуровневого или трехуровневого кода в сложной помеховой обстановке при значительных величинах синфазной помехи

искажающей обе компоненты

сигнала IX(1), т.е. при высоких значениях показателя помехоустойчивости

где

|Z|max - оператор выделения максимального значения модуля величины Z=Xc/Xg;

IXa и IXb - соответственно первая и вторая компоненты сигнала IX (1), измеряемые относительно общей шины (корпуса) устройства;

Xg=|IX|min - модуль минимального информационного значения сигнала IX (1).

Известно [2, с.41], что практически никакие методы экранирования и разнесения проводов линий цифровой связи от энергетических проводов не могут гарантировать отсутствие в линии связи (ЛС) наводок (помех). Это означает, что полезный сигнал IX (1) всегда существует совместно с помехами, и задача заключается в гарантированном, т.е. с определенным запасом устойчивости, выделении сигнала на фоне помех. С учетом реальной естественной помеховой обстановки в [2, с.41] считают, что условием бесперебойной работы аппаратуры является сигнал помехи в ЛС, не превышающий |Хс|≈10÷20 В. Однако в общем случае эта величина синфазной помехи для многих применений может быть явно заниженной [4, с.283]. Например, известен измерительный усилитель с допустимым уровнем синфазной помехи до 50 В [4, с.279, рис.7.7г]. На основании [2, с.41; 4, с.283] определяем, что для сигнала IX (1) кода RZ, описанного соотношениями (1)-(5), для расчета К (5) величину |Хс|max следует выбирать из условия

В коде RZ по ГОСТ 18977-79 и РТМ 1495-75 (см., например, [5, с.57-63]) каждый бит передается сигналом IX (1) в течение битового периода Т=Т1+Т2 так, что в информационном полупериоде Т1=Т/2 периода Т на входах приемника-преобразователя значение сигнала (1) определяется соотношениями

а в течение полупериода Т2=Т/2 возврата к нулевому уровню или в течение паузы

значение сигнала (1) определяется соотношением IX=(0±1)В, где Т - период битовой синхронизации передачи информации сигналом (1) кода RZ.

На основании (5)-(8) показатель К (5) оценивается величиной

В процессе ввода информации цифровой дифференциальный сигнал IX (1) приемником-преобразователем первоначально однозначно преобразуется в цифровой сигнал, который в прямом коде IX(1:0)=|Х1|Х0 означает следующее:

пауза в любом 1В2В и возврат к нулевому уровню или пауза в коде RZ или ВТК,

прием бита двоичного «0» в любом ДПСК,

прием бита двоичной «1» в любом ДПСК,

запрещенная комбинация в любом ДПСК, но возможная, кроме кода RZ, как переходная в течение примерно периода тактовых импульсов IC из-за гистерезисной характеристики приемника-преобразователя сигнала IX (1) при переключении с приема (12) или (13) соответственно на прием (13) или (12).

Далее сигнал IX(1:0) вводится в цифровую систему (асинхронный или синхронный автомат с памятью), которая функционирует обычно по непрерывной последовательности тактовых импульсов IC единого системного тактового генератора, по отношению к частоте которого сигнал IX(1:0) является асинхронным и искаженным помехами. В общем случае следует также учитывать [6], что в предлагаемом устройстве (как любом микроэлектронном устройстве) можно выделить каналы связи для передачи сигналов, каждый из которых содержит источник сигнала, ЛС и приемник сигнала. Любой канал связи может быть как источником, так и приемником помех. В реальных условиях на каналы связи могут воздействовать несколько источников внешних индустриальных или естественных помех и внутренних помех с различными видами паразитных связей: емкостной, индуктивной, резистивной, комплексной.

Таким образом, синхронизируемый кодированный сигнал IX(1:0) маскируется помехами, и в общем случае задача его полной синхронизации должна решаться с учетом возможного искажения его различными помехами, в частности, фазовыми помехами - джиттером (jitter - дрожание) и вандером (wander - странствие), обусловленными, например, перекрестными помехами от других ЛС, пульсациями напряжений питания передатчика и приемника-преобразователя сигнала IX(1), неблагоприятными кодовыми комбинациями при формировании сигнала IX(1) линейным передатчиком, дневными-ночными перепадами температуры (сверхнизкочастотным вандером) - см., например [7, с.103].

В процессе ввода информации с помощью тактовых импульсов IC следует помехоустойчиво выполнять полную функцию тактовой синхронизации сигнала IX(1:0) любого ПДСК, которая заключается в помехоустойчивом формировании синхронизированного сигнала ОХ(1:0) приема кодированного сигнала (1) и выходных синхросигналов синхронизации OCX приема кода ОХ(1:0), начала паузы ОРС и паузы ОРХ. Здесь следует отметить [8; 9, с.251, с.252], что в процессе ввода информации, например, в любом коде 1В2В корректная синхронизация синхронизируемого сигнала IX(1:0), с помощью входных тактовых импульсов IC, по отношению к которым этот сигнал асинхронен, возможна при определении частоты 1/Tic тактовых импульсов IC исходя из условия

при выборе K≥4 с учетом быстродействия элементной базы устройства и реальных допусков на джиттер сигнала IX(1:0),

где

Ti - переменный в определенных пределах период неискаженного синхронизируемого сигнала IX(1:0);

Т1i и T2i - длительность нулевой и первой фаз синхронизируемого сигнала IX(1:0) при IX(1:0)=01 и IX(1:0)=10 соответственно;

Tic - длительность периода входного тактового сигнала IC;

T0ic и Т1ic - длительность нулевой и единичной фаз тактового сигнала IC при IC=0 и IC=1 соответственно.

Известно также [2, с.32-35; 10], что при передаче сигнала IX (1) по согласованной (при R=Ri) или несогласованной (при R<Ri для снижения энергетического уровня обмена информацией) ЛС существенное значение имеет форма IX(1), трансформирующаяся в длительности переключения с приема (12) (или (13)) на прием (13) (или (12)), где R и Ri - волновое сопротивление ЛС и входное сопротивление приемника-преобразователя сигнала IXa или IXb. Практически при прямоугольной форме сигнала IX(1) даже при R=Ri по каждому изменению сигнала IX(1) в ЛС существует переходный процесс длительности Тпп [10, с.117], например, при длине ЛС 15 м длительность Тпп≤75 нс. В этой связи для обеспечения наиболее помехоустойчивого ввода информации кодированным сигналом IX(1) необходимо использовать приемник-преобразователь с высоким входным сопротивлением, малой входной емкостью и предпочтительно с гистерезисной передаточной характеристикой [10, с.118], а сигнал IX (1) целесообразно формировать трапецеидальным с длительностью фронта или среза, равной 174, что обеспечивает максимальную пропускную способность ЛС - см. [2, с.34, рис.2.3. Трапецеидальная форма импульсов].

Принимая во внимание (11)-(15) для дальнейшего описания выполнение полной функции тактовой синхронизации асинхронного сигнала IX(1:0) с помощью тактовых импульсов IC, в общем случае определим как формирование выходного синхронизированного цифрового кодированного сигнала ОХ(1:0) приема (11) или (12) или (13) длительностью

при переключении ОХ(1:0) по фронту выходного синхросигнала OCX при формировании OCX длительностью

при каждом пороговом обнаружении перехода синхронизируемого сигнала IX(1:0) из любого состояния в другое состояние, формирование выходного синхросигнала начала паузы ОРС длительностью Topc=Tic при пороговом обнаружении перехода сигнала IX(1:0) из состояния «01» или «10» в состояние «00» и после окончания синхросигнала ОРС формирование выходного синхросигнала паузы ОРХ длительностью Торх, кратной целому числу периодов Tic,

где

Т0о или Т1о или Т2о - длительность возвратной или нулевой или единичной фазы сигнала ОХ(1:0) при ОХ(1:0)=00 или ОХ(1:0)=01 или ОХ(1:0)=10 соответственно;

k - целое число не меньшее «2».

С учетом (15)-(17) длительность каждого изменения сигнала IX(1:0) обозначим через Ti, и в процессе синхронизации изменение сигнала IX(1:0), в зависимости от длительности Ti, определим как помеху при

как корректный информационный сигнал при

или как сигнал с неопределенным (искаженным) временным параметром

который в процессе обработки может быть отнесен к помехе (18) или к корректному сигналу (19),

где

i - десятичное число «0», «1», «2» и «3», соответственно определяющее значение «00», «01», «10» и «11» сигнала IX(1:0);

Р - пороговое целое число не меньшее «1», выбираемое с учетом (15).

Очевидно, что при искажении сигнала IX(1:0) всевозможными помехами, наличие интервала неопределенности типа (20) длительностью Tic принципиально неустранимо, так как обусловлено асинхронностью любых изменений сигнала IX(1:0) относительно тактовых импульсов IC.

Следует также сказать, что для удовлетворения показателя К (5) устройства условиям (6) и (10) на входах его приемника-преобразователя целесообразно установить высокоомные делители [2, с.67, рис.4.13]. Очевидно, что это приведет к снижению порога срабатывания приемника-преобразователя, т.е. к снижению помехоустойчивости формирования сигнала IX(1:0) при воздействии на приемник-преобразователь внешних и внутренних помех.

На основании изложенного можно сказать, что при построении современных цифровых систем обработки информации и управления и их составных частей проблема учета помех практически всегда актуальна вследствие наличия различных внешних и внутренних помех, снижения энергетического уровня информационных сигналов, усложнения систем и их составных частей и увеличения длины и числа внешних связей.

Таким образом, при вводе информации в цифровую систему возникает необходимость синхронизации сигнала IX(1:0) любого двухуровневого или трехуровневого ПДСК с учетом (10)-(20) и возможного искажения этого сигнала различными помехами.

Здесь следует отметить, что в асинхронной системе синхронизация (изменение состояния асинхронного автомата с памятью при установленных входных информационных сигналах) производится с помощью соответствующих синхроимпульсов (при формировании с помощью тактовых импульсов IC длительность синхроимпульса совпадает с длительностью T0ic нулевой при IC=0 или длительностью T1ic единичной фазы при IC=1 периода Tic=T0ic+T1ic тактовых импульсов IC), а в синхронной системе синхронизация (изменение состояния синхронного автомата с памятью при установленных входных информационных сигналах) осуществляется логически по функции «И», т.е. по фронтам (переходам из «0» в «1») или срезам (переходам из «1» в «0») тактовых импульсов IC и соответствующим синхросигналам, установленным до прихода фронта или среза IC, причем длительность каждого синхросигнала обычно кратна целому числу периодов тактовых импульсов IC.

В настоящее время и на длительную перспективу основным методом обработки информации в цифровых системах является синхронный метод тактирования по фронтам или срезам единого генератора тактовых импульсов с помощью синхросигналов - см., например [11, с.121-123: 3.5. Введение в проблематику и методику проектирования автоматов с памятью].

На основании изложенного выше можно сказать, что создание устройства для приема и синхронизации кодированного сигнала IX (1) любого двухуровневого или трехуровневого ПДСК для ввода информации в синхронную цифровую систему с требуемыми характеристиками и учетом условия типа (10) и определений (11)-(20) при приемлемых аппаратурных затратах, представляет актуальную техническую задачу, решение которой позволит в целом повысить качество разрабатываемых синхронных цифровых систем для ввода и обработки информации, являющихся составными частями современных информационно-измерительных комплексов.

Известно устройство [12], являющееся частью технического решения [12] и содержащее линейный блок (приемник-преобразователь), формирователь импульсов, вход сигнала IX (1) кода 1В2В (в частности, манчестерского), являющийся входом линейного блока, выходы сигналов IX1 и IX0 кода IX(1:0), являющиеся выходами линейного блока и соединенные с первым и вторым входами формирователя импульсов соответственно, и импульсный выход короткого импульса CXb битовой синхронизации кода 1В2В, являющийся выходом формирователя импульсов, содержащего триггер, три элемента И-НЕ, первый вход сигнала IX1, соединенный с информационным входом триггера и первым входом первого элемента И-НЕ, второй вход которого соединен с инверсным выходом сигнала NTX триггера, прямой выход сигнала ТХ которого соединен с первым входом второго элемента И-НЕ при NTX=!ТХ (где «N=!» - оператор операции «НЕ» на языке ABEL), второй вход сигнала IX0, являющийся вторым входом второго элемента И-НЕ, и импульсный выход импульса CXb, соединенный с тактовым входом триггера и выходом третьего элемента И-НЕ, входы которого соединены с выходами первого и второго элементов И-НЕ.

Функционирование устройства [12] как асинхронного автомата с памятью можно описать как последовательность его переходов из состояния паузы (СП)

в единичное состояние (ЕС)

из ЕС (22) в нулевое состояние (НС)

из НС (23) в ЕС (22) и из ЕС (22) или НС (23) в СП (21) при сбросе триггера в ТХ=0 по сигналу сброса NR=(IX1#IX0)=0, где «#» - оператор операции «ИЛИ» на языке ABEL, причем каждый переход устройства [12] из СП (21) в ЕС (22) и из ЕС (22) (или НС (23)) в НС (23) (или ЕС (22)) осуществляется по фронту импульса CXb, который вырабатывает формирователь импульсов согласно логической формуле CXb=(IX1&NTX) # (IX0&TX), где «&» - оператор операции «И» на языке ABEL. Длительность импульса CXb можно оценить величиной Тсх=3·Тз, которая определяется задержкой фронта импульса CXb через триггер, первый (или второй) элемент И-НЕ и третий элемент И-НЕ, где Тз - средняя задержка распространения сигнала через любой элемент формирователя.

При помехоусточивом формировании сигнала IX(1:0) в ЕС (22) или НС (23) триггер функционирует корректно и находится в состоянии ТХ=IX1, и сигнал CXb формируется помехоустойчиво. Если в процессе формирования сигнала IX(1:0) появляется кратковременная помеха длительностью более Тсх, заключающаяся, например, при ТХ=0 (или 1) в переходе сигнала IX(1:0) из состояния «01» (или» 10») в переходное состояние «11», то устройство сформирует помеховый импульс CXb.

Основным недостатком устройства [12] является низкая помехоустойчивость, поскольку оно предназначено для формирования коротких импульсов CXb битовой синхронизации кода 1В2В только при помехоустойчивом информационном изменении сигнала IX(1:0) кода 1В2В.

Известно устройство [8], являющееся частью технического решения [8] и содержащее генератор импульсов, первый и второй триггеры, тактовые входы которых соединены с выходом тактовых импульсов IC генератора импульсов, элемент Исключающее ИЛИ, вход сигнала IX1 одноразрядного кода 1В2В (в частности, манчестерского), являющегося информационным входом первого триггера, выход синхронизированного сигнала ОХ1 бита кода 1В2В, соединенный с выходом первого триггера, информационным входом второго триггера и первым входом элемента Исключающее ИЛИ, и выход синхросигнала битовой синхронизации OCXb, являющийся выходом элемента Исключающее ИЛИ, второй вход которого соединен с выходом сигнала Х2 второго триггера.

С учетом (15)-(20) при Р=1, в зависимости от значений длительностей T0i при IX1=0 и T1i при IX1=1, работу устройства [8] можно описать как последовательность переходов его из нулевого состояния (НС)

или единичного состояния (ЕС)

в переходное состояние (ПС)

и из ПС (26) в ЕС (25) или НС (24) в процессе формирования синхросигнала битовой синхронизации OCXb по формуле

где Q - обобщенный признак переходного состояния устройства, определяемый формулой

где «$» и «#» - операторы операций «Исключающее ИЛИ» и «ИЛИ» на языке ABEL.

Если входной сигнал IX1 формируется корректно согласно (19) (т.е. T0i≥2·Tic или T1i≥2·Tic), то переход устройства из НС (24) (или ЕС (25)) в ЕС (25) (или НС (24)) осуществляется регулярно так, что при переключении сигнала IX1 в «1» (или «0») устройство переходит в ПС (26), и по ближайшему фронту тактового сигнала первый триггер переключается в «1» (или «0»), элемент Исключающее ИЛИ устанавливает сигнал OCXb=1, а по фронту следующего импульса IC второй триггер переключается в «1» (или «0»), элемент Исключающее ИЛИ формирует сигнал OCXb=0, и устройство переходит из ПС (26) в ЕС (25) (или НС (24)).

Если входной сигнал IX1 маскируется помехой (т.е. иногда формируется согласно (18) при T0i≤Tic (или T1i≤Tic), то переход устройства из НС (24) (или ЕС (25)) в ПС (26) и из ПС (26) обратно в НС (24) (или ЕС (25)) может осуществляться с формированием помехового синхросигнала OCXb=1 в течение 2·Tic. В этом случае при переключении сигнала IX1 в «1» (или «0») устройство переходит в ПС (26), и если этот переход попадает в зону тактирования сигнала IC, то по ближайшему фронту этого сигнала первый триггер переключается в «1» (или «0»), элемент Исключающее ИЛИ устанавливает сигнал OCXb=1. Затем сигнал IX1 возвращается в исходное состояние «0» (или «1»). Далее по фронту следующего импульса IC первый триггер возвращается в исходное состояние «0» (или «1»), а второй триггер переключается в «1» (или «0»), элемент Исключающее ИЛИ формирует сигнал OCXb=1, а по фронту следующего импульса IC второй триггер возвращается в «0» (или «1»), элемент Исключающее ИЛИ формирует сигнал OCXb=0, и устройство возвращается в исходное состояние НС (24) (или ЕС (25)).

Основным недостатком устройства [8] является низкая помехоустойчивость, поскольку оно предназначено для формирования синхронизированного сигнала ОХ1 и синхросигнала битовой синхронизации OCXb только при помехоустойчивом изменении сигнала IX1 или ТХ=IX1 согласно (19), где ТХ - сигнал, формируемый, например, формирователем технического решения [12].

Из известных технических решений наиболее близким по технической сущности к предлагаемому является устройство [13], содержащее приемник-преобразователь, синхронный счетчик, снабженный тактовым входом, входом разрешения счета и входом разрешения записи, приоритетным по отношению к входу разрешения счета, три элемента И, элемент И-НЕ, два элемента НЕ, четыре триггера, кодовый вход порога обнаружения паузы, являющийся информационным входом счетчика, входы кодированного дифференциального сигнала (1), являющиеся входами приемника-преобразователя, выходы разрядов IX1 и IX0 кодированного сигнала IX(1:0) которого соединены соответственно с тактовыми входами первого и второго триггеров, информационные входы которых соединены с шиной Логического «0» устройства, вход тактовых импульсов IC, соединенный с тактовыми входами счетчика и третьего триггера, выход синхросигнала паузы ОРХ, соединенный с инверсным входом разрешения счета счетчика и выходом первого элемента И, первый вход которого соединен с выходом второго элемента И и первым входом третьего элемента И, выход синхросигнала битовой синхронизации OCXb, соединенный с выходом третьего триггера, который через первый элемент НЕ связан с входами установки первого и второго триггеров, инверсным входом разрешения записи счетчика и одним из входов второго элемента И, остальные входы которого соединены с выходами старших разрядов счетчика, выход младшего разряда которого соединен с вторым входом первого элемента И и через второй элемент НЕ связан с вторым входом третьего элемента И, вход Логической «1», соединенный с входами сброса первого и второго триггеров и входами сброса и установки третьего триггера, информационный вход которого соединен с выходом элемента И-НЕ, первый вход которого соединен с выходом первого триггера и входом установки четвертого триггера, вход сброса которого соединен с вторым входом элемента И-НЕ и выходом второго триггера, и выход сигнала ОХ приема бита кода, являющийся выходом четвертого триггера, причем входы установки и сброса всех триггеров устройства являются инверсными и асинхронными.

Функционирование устройства [13] осуществляется по входному кодированному сигналу (1), тактовым импульсам IC и входному коду Y(5:0) порога обнаружения паузы так, что в процессе работы счетчик на кодовом выходе вырабатывает разрядные сигналы кода С(5:0), приемник-преобразователь преобразует кодированный сигнал (1) в разрядные сигналы IX1, IX0 кода IX(1:0), на выходе третьего триггера вырабатывается синхросигнал битовой синхронизации OCXb, на выходе четвертого триггера вырабатывается сигнал ОХ приема бита кода, а на выходах первого и третьего элементов И соответственно вырабатываются синхросигналы паузы ОРХ и начала паузы ОРС в соответствии с выражениями

где «!» и «&» - на языке ABEL операторы операций «НЕ» и «И» соответственно.

Если сигналы кода IX(1:0) формируются корректно, то по каждому фронту сигнала IX1 (или IX0) первый (или второй) триггер сбрасывается и устанавливает (или сбрасывает) четвертый триггер в ОХ=1 (или ОХ=0) и вызывает на выходе элемента И-НЕ установку асинхронного сигнала битовой синхронизации ICXb=1. При ICXb=1 по очередному фронту IC третий триггер устанавливается в OCXb=1. По сигналу OCXb=1 первый элемент НЕ формирует сигнал NOCXb=0, разрешающий по фронту IC запись в счетчик кода Y(5:0) и непосредственно производящий установку первого и второго триггеров и сброс асинхронного сигнала битовой синхронизации в ICXb=0. В этой связи при NOCXb=0 и ICXb=0 по следующему фронту IC в счетчик записывается код C(5:0)=Y(5:0), а третий триггер сбрасывается в OCXb=0. Далее при ОРХ=0 и OCXb=0 по фронту каждого IC содержимое счетчика увеличивается на «1» до появления очередных ICXb=1 и OCXb=1, а при наступлении паузы после окончания последнего выходного синхросигнала OCXb=1 битовой синхронизации счетчик оказывается в исходном состоянии C(5:0)=Y(5:0) обнаружения паузы, и через время обнаружения паузы (ТОП), определяемое формулой

третий элемент И согласно (30) формирует синхросигнал начала паузы ОРС=1, после окончания которого первый элемент И устанавливает синхросигнал паузы ОРХ=1 и сохраняет в счетчике код С(5:0)=111111 до формирования устройством [13] очередного OCXb=1.

Если в процессе формирования кодированного сигнала IX(1:0) появляется кратковременная помеха, заключающаяся, например, при OCXb=0 в переходе сигнала IX(1:0) из состояния «00» в состояние «01» или «10», то устройство сформирует помеховый выходной синхроимпульс OCXb=1.

Основным недостатком устройства [13] является низкая помехоустойчивость, поскольку оно предназначено для формирования синхросигналов OCXb, ОСР и ОРХ и сигнала ОХ приема бита кода 1В2В или кода RZ только при помехоустойчивом информационном изменении кодированного сигнала IX(1:0).

Предлагаемым изобретением решается задача повышения помехоустойчивости устройства с помощью непрерывной последовательности входных тактовых импульсов IC за счет помехоустойчивого формирования выходного синхронизированного кодированного сигнала ОХ(1:0), выходного синхросигнала OCX сигнала ОХ(1:0) и выходных синхросигналов начала паузы ОРС и паузы ОРХ для любого двухуровневого или трехуровневого ПДСК с помощью заградительной фильтрации асинхронного кодированного сигнала IX(1:0) как помехи при длительности каждого изменения этого сигнала, не превышающей пороговой длительности P·Tic с учетом (11)-(20) для P≥1.

Для достижения этого технического результата в устройство для приема и синхронизации кодированного сигнала, содержащее три триггера, синхронный счетчик, снабженный тактовым входом, входом разрешения счета и инверсным входом разрешения записи, приоритетным по отношению к входу разрешения счета, элемент И, первый элемент И-НЕ, приемник-преобразователь, входы дифференциального кодированного сигнала, являющиеся входами приемника-преобразователя, тактовый вход, кодовый вход порога обнаружения паузы, соединенный с кодовым входом счетчика, и выходы синхросигналов начала паузы и паузы, дополнительно введены кодовый выход синхронизированного кодированного сигнала, выход синхросигнала кодированного сигнала, регистр, два элемента ИЛИ-НЕ, элемент задержки, второй, третий и четвертый элементы И-НЕ, два элемента ИЛИ, два компаратора и кодовый вход порога обнаружения синхросигнала кодированного сигнала, причем кодовый выход асинхронного кодированного сигнала приемника-преобразователя соединен с кодовым входом регистра и первым кодовым входом первого компаратора, второй кодовый вход которого соединен с кодовым выходом синхронизированного кодированного сигнала устройства и кодовым выходом регистра, тактовый вход которого соединен с выходом синхросигнала кодированного сигнала устройства и прямым выходом первого триггера, инверсный выход которого соединен с входом сбросом второго триггера, инверсный выход которого соединен с первым входом первого элемента И-НЕ, выход которого соединен с информационным входом второго триггера, прямой выход которого соединен с первым входом первого элемента ИЛИ-НЕ и выходом синхросигнала паузы устройства, кодовый вход порога обнаружения синхросигнала кодированного сигнала которого соединен с первым кодовым входом второго компаратора, разрядные входы второго кодового входа которого соединены с входами второго элемента И-НЕ, первого элемента ИЛИ и разрядными выходами кодового выхода счетчика, доминирующий асинхронный инверсный вход сброса которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом элемента задержки, вход которого соединен с прямым выходом третьего триггера и первым входом третьего элемента И-НЕ, выход которого соединен с входом разрешения записи счетчика и первыми входами второго элемента ИЛИ-НЕ и элемента И, второй вход которого соединен с выходом второго элемента И-НЕ, входом разрешения счета счетчика и вторыми входами первых элементов ИЛИ-НЕ и И-НЕ, информационный вход первого триггера соединен с выходом второго элемента ИЛИ-НЕ, второй вход которого соединен с выходом первого компаратора и вторым входом второго элемента ИЛИ, третий вход которого соединен с выходом первого элемента ИЛИ-НЕ и выходом синхросигнала начала паузы устройства, тактовый вход которого соединен с тактовыми входами счетчика и всех триггеров, инверсный выход третьего триггера соединен с первым входом четвертого элемента И-НЕ, выход которого соединен с третьим входом элемента И, выход которого соединен с информационным входом третьего триггера, а выходы второго компаратора и первого элемента ИЛИ соединены соответственно с вторыми входами третьего и четвертого элементов И-НЕ, при этом входы сброса и установки всех триггеров устройства являются доминирующими асинхронными инверсными и неиспользуемые из них соединены с шиной Логической «1» устройства.

Авторам неизвестны технические решения, содержащие признаки, эквивалентные отличительным признакам (введение кодового выхода синхронизированного кодированного сигнала, выхода синхросигнала кодированного сигнала, регистра, двух элементов ИЛИ-НЕ, элемента задержки, второго, третьего и четвертого элементов И-НЕ, двух элементов ИЛИ, первого и второго компараторов и кодового входа порога синхросигнала кодированного сигнала) предлагаемого устройства, которые (по сравнению с прототипом [13]) повышают помехоустойчивость устройства с помощью непрерывной последовательности входных тактовых импульсов IC за счет помехоустойчивого формирования выходного синхронизированного кодированного сигнала ОХ(1:0), выходного синхросигнала OCX сигнала ОХ(1:0) и выходных синхросигналов начала паузы ОРС и паузы ОРХ для любого двухуровневого или трехуровневого ПДСК (например, двухуровневого класса 1В2В или трехуровневого RZ или ВТК) с помощью заградительной фильтрации асинхронного кодированного сигнала IX(1:0) как помехи при длительности любого изменении этого сигнала, не превышающей пороговой длительности Р·Tic для Р≥1.

На чертеже приведена электрическая функциональная схема устройства для приема и синхронизации кодированного сигнала, содержащего триггеры с первого 1 по третий 3, синхронный счетчик 4, снабженный кодовым входом и кодовым выходом, тактовым входом, доминирующим асинхронным инверсным входом сброса, прямым входом разрешения счета и инверсным входом разрешения записи, приоритетным относительно входа разрешения счета, приемник-преобразователь 5, регистр 6, первый 7 и второй 8 элементы ИЛИ-НЕ, элемент задержки 9, элемент 10 И, элементы И-НЕ с первого 11 по четвертый 14, первый 15 и второй 16 элементы ИЛИ, первый 17 и второй 18 компараторы, входы 19 дифференциального кодированного сигнала, соединенные с входами приемника-преобразователя 5, тактовый вход 20, соединенный с тактовыми входами триггеров 1-3 и счетчика 4, кодовый выход синхронизированного кодированного сигнала, выход синхросигнала кодированного сигнала, выход синхросигнала начала паузы, выход синхросигнала паузы, кодовый вход 21 порога обнаружения паузы, являющийся кодовым входом счетчика 4, и кодовый вход 22 порога обнаружения синхросигнала кодированного сигнала, причем кодовый выход асинхронного кодированного сигнала приемника-преобразователя 5 соединен с кодовым входом регистра 6 и первым кодовым входом первого компаратора 17, второй кодовый вход которого соединен с кодовым выходом синхронизированного кодированного сигнала устройства и кодовым выходом регистра 6, тактовый вход которого соединен с выходом синхросигнала кодированного сигнала устройства и прямым выходом первого триггера 1, инверсный выход которого соединен с входом сброса второго триггера 2, инверсный выход которого соединен с первым входом первого элемента 11 И-НЕ, выход которого соединен с информационным входом второго триггера 2, прямой выход которого соединен с первым входом первого элемента 7 ИЛИ-НЕ и выходом синхросигнала паузы устройства, кодовый вход 22 порога обнаружения синхросигнала кодированного сигнала которого соединен с первым кодовым входом второго компаратора 18, разрядные входы второго кодового входа которого соединены с входами второго элемента 12 И-НЕ, первого элемента 15 ИЛИ и разрядными выходами кодового выхода счетчика 4, доминирующий асинхронный инверсный вход сброса которого соединен с выходом второго элемента 16 ИЛИ, первый вход которого соединен с выходом элемента задержки 9, вход которого соединен с прямым выходом третьего триггера 3 и первым входом третьего элемента 13 И-НЕ, выход которого соединен с входом разрешения записи счетчика 4 и первыми входами второго элемента 8 ИЛИ-НЕ и элемента 10 И, второй вход которого соединен с выходом второго элемента 12 И-НЕ, входом разрешения счета счетчика 4 и вторыми входами первого элемента 7 ИЛИ-НЕ и первого элемента 11 И-НЕ, информационный вход первого триггера 1 соединен с выходом второго элемента 8 ИЛИ-НЕ, второй вход которого соединен с выходом первого компаратора 17 и вторым входом второго элемента 16 ИЛИ, третий вход которого соединен выходом первого элемента 7 ИЛИ-НЕ и выходом синхросигнала начала паузы устройства, инверсный выход третьего триггера 3 соединен с первым входом четвертого элемента 14 И-НЕ, выход которого соединен с третьим входом элемента 10 И, выход которого соединен с информационным входом третьего триггера 3, а выходы второго компаратора 18 и первого элемента 15 ИЛИ соединены соответственно с вторыми входами третьего 13 и четвертого 14 элементов И-НЕ, при этом входы сброса и установки всех триггеров устройства являются доминирующими асинхронными инверсными, а неиспользуемые из них соединены с шиной Логической «1» устройства, что на чертеже не показано.

Обозначим через:

IXa и IXb - соответственно первую и вторую компоненты дифференциального трехуровневого кодированного сигнала IX (1) на входе 19 устройства;

X20=IC - сигнал на тактовом входе 20 устройства;

Y(3:0) и Р(3:0) - коды соответственно на кодовых входах 21 и 22;

С(3:0) - код на кодовом выходе счетчика 4;

IX1 и IX0 - соответственно старшая и младшая разрядные цифры асинхронного кодированного сигнала IX(1:0), вырабатываемого на кодовом выходе приемника-преобразователя 5;

ОХ1 и ОХ0 - соответственно старшая и младшая разрядные цифры синхронизированного кодированного сигнала ОХ(1:0), вырабатываемого на кодовом выходе регистра 6;

Х1-Х3 - сигналы на прямых выходах триггеров 1-3 соответственно, причем:

Х1=ОСХ - синхросигнал кодированного сигнала, такой, что такой по фронту СОХ в регистр 6 загружается код ОХ(1:0)=IX(1:0);

Х2=ОРХ - синхросигнал паузы;

NX1=NOCX, NX2=NOPX и NX3 - сигналы на инверсных выходах триггеров 1, 2 и 3 соответственно;

Х7-Х16 и Х17 и Х18 - сигналы на выходах соответственно элементов 7-16 и компараторов 17 и 18, причем: Х7=ОРС - синхросигнал начала паузы.

При единичных сигналах на входах установки и сброса триггеры 1-3 и счетчик 4 являются синхронными автоматами с общей синхронизацией по фронтам тактовых импульсов IC, действующих на их тактовых входах.

В процессе функционирования устройства при единичных сигналах на входах сброса и установки прием информации в триггеры 1-3 производится по каждому фронту IC согласно равенствам Х1=Х8, Х2=Х11, Х3=Х10, прием информации в регистр 6 осуществляется по фронту синхросигнала Х1=ОСХ согласно равенству ОХ(1:0)=IX(1:0), запись в счетчик 4 кода Y(3:0) осуществляется по фронту IC при Х12=1, Х13=0 и Х16=1 согласно равенству C(3:0)=Y(3:0) при условии

а указанные выше логические переменные Х7-Х18 формируются по формулам

где

«!=N», «#» и «&» - на языке ABEL операторы операций «НЕ», «ИЛИ» и «И» соответственно;

Х3з=Х9 - сигнал, повторяющий сигнал Х3 с задержкой 4·Тз и формируемый на выходе элемента 9, образованного, например, последовательным соединением четырех элементов НЕ;

Тз - средняя задержка любого логического элемента устройства.

Счетчик 4 при Х16=0 зафиксирован в нулевом состоянии С(3:0)=0000, а при Х16=1 по тактовым импульсам IC=Х20 и сигналам Х12 и Х13 функционирует как синхронный автомат с памятью так, что при Х12=1 и Х13=1 по фронту каждого IC код С(3:0) счетчика 4 увеличивается на «1», при Х12=1 и Х13=0 по фронту IC в счетчик 4 записывается код C(3:0)=Y(3:0) исходного состояния обнаружения паузы, а при Х12=0 и Х13=1 в счетчике 4 запоминается код С(3:0)=1111, и устройство при Х2=ОРХ=0 формирует синхросигнал начала паузы ОРС=Х7=1 и сигнал Х11=1, который по фронту следующего IC устанавливает триггер 2 в Х2=ОРХ=1, и устройство переходит в состояние паузы и сохранит синхросигнал ОРХ=Х2=1 вплоть до начала первого синхросигнала ОСХ=Х1=1.

С учетом изложенного выше функционирование предлагаемого устройства как автомата с памятью логично описать как последовательность переходов из одного состояния в другое, а именно из состояния паузы (СП)

в первое переходное состояние (ППС)

далее из ППС (46) устройство при помеховом переходе переключается обратно в СП (45), а при информационном переходе переключается с формированием синхросигнала ОСХ=1 в состояние приема нуля (СПН)

или в состояние приема единицы (СПЕ)

из СПН (47) (или СПЕ (48)) устройство переходит во второе переходное состояние (ВПС)

из ВПС (49) устройство при помеховом переходе переключается обратно в СПН (47) (или СПЕ (48)), а при информационном переходе переключается с формированием ОСХ=1 в СПЕ (48) (или СПН (47) или в состояние возврата (СВ)

из СВ (50) устройство переходит или в СП (45) после формирования синхросигнала начала паузы ОРС=Х9=1, либо в третье переходное состояние (ТПС)

из ТПС (51) устройство при помеховом переходе переключается обратно в СВ (50), а при информационном переходе переключается в СПН (47) или в СПЕ (48) с формированием ОСХ=1, где Q=(!X17 #X3) - обобщенный признак переходного состояния устройства с учетом того, что устройство находится в ППС (46) также при ОРХ&Х12=1.

В процессе функционирования согласно (45)-(51) в начале переключения устройства в любое переходное состояние (ППС (46), ВПС (49), ТПС (51)) при Х3=0 на выходе элемента 16 по Х17=0 формируется сигнал Х16=0, по которому счетчик 4 сбрасывается в С(3:0)=0000, по сигналам Х13=1, Х12=1 и Х14=1 элемент 10 выставляет сигнал Х10=1, и при Х10=1 по первому фронту IC триггер 3 устанавливается в Х3=1 и разрешает при Х12=1, Х13=1 и Х16=1 счетчику 4 счет фронтов IC, число которых определяет первое пороговое число Р согласно формуле

так, что при С(3:0)=Р(3:0) вырабатываются сигналы Х13=0, Х10=Х13=0, Х8=!Х17. Далее по следующему фронту IC в счетчик 4 при Х13=0 записывается код Y(3:0), триггер 3 при Х10=0 сбрасывается в Х3=0, триггер 1 при Х8=!Х17=0 остается в сброшенном состоянии Х1=0, а при Х8=!Х17=1 триггер 1 устанавливается и формирует синхросигнал ОСХ=Х1=1, по фронту которого в регистр 6 записывается код ОХ(1:0)=IX(1:0), компаратор 17 выставляет сигнал Х17=1 раньше, чем сигнал Х9 переключится из «0» в «1», и устройство оказывается в одном из следующих информационных состояний: СПН (47), СПЕ (48), СВ (50). Затем по следующему фронту IC триггер 1 сбрасывается в Х1=ОСХ=0, и дальнейшее функционирование устройства осуществляется при Х1=0, Х3=0 и полностью определяется значением кода ОХ(1:0) и дальнейшим поведением во времени сигнала Х17 (43).

Если ОХ(1:0)=00, то при Х17=1 устройство находится в СВ (50), в котором счетчик 4 осуществляет счет фронтов IC при Х12=1, Х13=1 и Х16=1 из исходного состоянии C(3:0)=Y(3:0) обнаружения паузы, причем число подсчитываемых фронтов IC определяет при условии (32) второе пороговое число Y по формуле

С учетом (53) время обнаружения паузы (ТОП) определяется формулой

так, что при переходе счетчика 4 в С(3:0)=1111 элемент 12 вырабатывает сигнал Х12=0, запрещающий счетчику 4 счет фронтов IC и разрешающий при ОРХ=Х2=0 формирование элементом 7 синхросигнала начала паузы ОРС=Х7=1, а элементом 11 сигнала Х11=1. Далее при Х11=1 по следующему фронту IC триггер 2 устанавливает синхросигнал паузы ОРХ=Х2=1, и устройство оказывается в СП (45), из которого оно может перейти в ППС (46) только при переключении Х17 из «1» в «0».

Из изложенного выше следует, если при функционировании предлагаемого устройства обнаруживаются при Х17=1 и Х13=0 помеховые изменения кодированного сигнала IX(1:0), то они фильтруются в процессе работы устройства по одному из функциональных графов 1, 2, 3 (ФГ1, ФГ2, ФГ3), которые описываются выражениями

а если обнаруживаются при Х17=0 и Х13=0 информационные изменения сигнала IX(1:0), то функционирование устройства в целом от СП (45) до СП (45) при вводе сообщения в любом двухуровневом коде описывается функциональным графом 4 (ФГ4)

а при вводе сообщения, например, в виде шахматного кода «10...10» в коде RZ описывается функциональным графом 5 (ФГ5)

а в ВТК описывается функциональным графом 6 (ФГ6)

Таким образом, предлагаемое устройство удовлетворяет условиям (11)-(20) при Р≥1, и его функционирование во времени представляет собой цепочку переходов из одного состояния в другое в виде функциональных графов типа (55)-(60) с регулярной заградительной фильтрацией синхронизации каждого переходного изменения сигнала IX(1:0) как помехи при Ti≤P·Tic согласно графам (55)-(57) и регулярным переходом устройства из соответствующего переходного состояния ((46), (49), (51)) в соответствующее информационное состояние ((47), (48), (50)) при Ti≥(1+P)·Tic согласно графам типа (58)-(60).

Если устройство дополнить элементом ИЛИ и элементом И для формирования синхросигнала битовой синхронизации CXb по формуле

CXb=OCX&(ОХ1#ОХ0),

то его можно использовать в качестве помехоустойчивого полного синхронного декодера кода RZ, вырабатывающего синхронизированный сигнал ОХ=ОХ1 приема бита кода RZ в сопровождении синхросигналов битовой синхронизации CXb, начала паузы ОРС и паузы ОРХ, или в качестве помехоустойчивого синхронного формирователя синхронизированного сигнала ОХ=ОХ1 приема бита кода и синхросигналов CXb, ОРС и ОРХ для любого двухуровневого кода.

Если устройство дополнить триггером RS с прямыми входами сброса и установки, соединенными с выходами ОХ0 и ОХ1 соответственно, то такое устройство можно использовать в качестве помехоустойчивого полного синхронного декодера ВТК, вырабатывающего на выходе RS триггера синхронизированный сигнал ОХ приема бита ВТК в сопровождении синхросигналов битовой синхронизации CXb=ОСХ, начала паузы ОРС и паузы ОРХ, причем вырабатываемые сигналы ОХ и CXb=ОСХ функционально полностью эквивалентны сигналам, вырабатываемым на выходах асинхронного декодера ВТК, описанного в [3] на с.262, рис.4.20.

Непосредственно из описаний технических решений прототипа [13] и данного устройства следует, что благодаря существенным признакам предлагаемое устройство помехоустойчивее прототипа за счет помехоустойчивого формирования с помощью входных тактовых импульсов IC выходного синхронизированного кодированного сигнала ОХ(1:0), выходного синхросигнала OCX сигнала ОХ(1:0) и выходных синхросигналов начала паузы ОРС и паузы ОРХ для любого двухуровневого или трехуровневого ПДСК (например, двухуровневого класса 1В2В или трехуровневого RZ или ВТК) с помощью заградительной фильтрации асинхронного кодированного сигнала IX(1:0) как помехи при длительности любого изменения этого сигнала, не превышающей пороговой длительности P·Tic для Р≥1.

ЛИТЕРАТУРА

1. Лагутенко О.И. Современные модемы. М.: Эко-Треднз, 2002. - 344 с.

2. Основы организации систем цифровых связей в сложных иформационно-измерительных комплексах / В.А.Ацюковский, В.Г.Бобров, А.Л.Невдяева и др. - М: Энергоатомиздат, 2001. - 96 с. ил. (Б-ка энергетика).

3. Ю.В.Новиков, Д.Г.Карпенко. Аппаратура локальных сетей: функции, выбор, разработка / Под общей редакцией Ю.В.Новикова. - М.: Издательство ЭКОМ, 1988. - 288 с.: ил.

4. Гальперин М.В. Электронная техника: Учебник. - М.: ФОРУМ; ИНФРА-М, 2003. - 304 с.: ил. - (Серия «Профессиональное образование»).

5. Хвощ С.Т. и др. Организация последовательных мультиплексных каналов систем автоматического управления. Машиностроение. Ленингр. Отд-ние, 1989. - 271 с., ил.

6. Микроэлектронные устройства автоматики: Учебн. пособие для вузов / А.А.Сазонов, А.Ю.Лукичев, В.Т.Николаев и др.; Под ред. А.А.Сазонова. - М.: Энергоатомиздат, 1991. - 384 с.: ил. - 512 с.: ил. «С.298-304, 5.3. Паразитные связи».

7. С.М.Сухман, А.В.Бернов, Б.В.Шевкопляс. Синхронизация в телекоммуникационных системах. Анализ инженерных решений. - М.: Эко-Трендз, 2002. - 272 с.: ил.

8. А.С. СССР 1524181, Н03М 5/00, 5/14. Устройство для декодирования манчестерского кода / О.Д.Алексеенко, С.И.Алмаев, М.Г.Долгих, Э.П.Ващилин и Т.И.Смоленская. - Опубл. 1989. Бюл. №43.

9. Потемкин И.С.Функциональные узлы цифровой автоматики. - М.: Энергоатомиздат, 1988. - 320 с. ил, с.244-252: Глава 8. Схемы приема внешних сигналов.

10. Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения: Справочник - 2-е изд., перераб. и доп. - 1990. - 512 с.: ил. «С.116-122. 4.4. Принципы работы с согласованными линиями связи».

11. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ-Петербург, 2001. - 528 с. ил.

12. А.С. СССР 1495999, Н03М 5/12. Устройство для декодирования манчестерского кода / С.Н.Алмаев, Е.Б.Барановский и Э.П.Ващилин. - Опубл. 1989. Бюл. №27.

13. Патент РФ на изобретение 2279182, Н03М 5/00, Н23К /40, Устройство для приема, преобразования и синхронизации цифрового дифференциального сигнала / Киселев Е.Ф. - Опубл. 2006. Бюл. №18 (Прототип).

Устройство для приема и синхронизации кодированного сигнала, содержащее три триггера, синхронный счетчик, снабженный тактовым входом, входом разрешения счета и инверсным входом разрешения записи, приоритетным по отношению к входу разрешения счета, элемент И, первый элемент И-НЕ, приемник-преобразователь, входы дифференциального кодированного сигнала, являющиеся входами приемника-преобразователя, тактовый вход, кодовый вход порога обнаружения паузы, соединенный с кодовым входом счетчика, и выходы синхросигналов начала паузы и паузы, отличающееся тем, что оно дополнительно содержит кодовый выход синхронизированного кодированного сигнала, выход синхросигнала кодированного сигнала, регистр, два элемента ИЛИ-НЕ, элемент задержки, второй, третий и четвертый элементы И-НЕ, два элемента ИЛИ, два компаратора и кодовый вход порога обнаружения синхросигнала кодированного сигнала, причем кодовый выход асинхронного кодированного сигнала приемника-преобразователя соединен с кодовым входом регистра и первым кодовым входом первого компаратора, второй кодовый вход которого соединен с кодовым выходом синхронизированного кодированного сигнала устройства и кодовым выходом регистра, тактовый вход которого соединен с выходом синхросигнала кодированного сигнала устройства и прямым выходом первого триггера, инверсный выход которого соединен с входом сброса второго триггера, инверсный выход которого соединен с первым входом первого элемента И-НЕ, выход которого соединен с информационным входом второго триггера, прямой выход которого соединен с первым входом первого элемента ИЛИ-НЕ и выходом синхросигнала паузы устройства, кодовый вход порога обнаружения синхросигнала кодированного сигнала которого соединен с первым кодовым входом второго компаратора, разрядные входы второго кодового входа которого соединены с входами второго элемента И-НЕ, первого элемента ИЛИ и разрядными выходами кодового выхода счетчика, доминирующий асинхронный инверсный вход сброса которого, соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом элемента задержки, вход которого соединен с прямым выходом третьего триггера и первым входом третьего элемента И-НЕ, выход которого соединен с входом разрешения записи счетчика и первыми входами второго элемента ИЛИ-НЕ и элемента И, второй вход которого соединен с выходом второго элемента И-НЕ, входом разрешения счета счетчика и вторыми входами первых элементов ИЛИ-НЕ и И-НЕ, информационный вход первого триггера соединен с выходом второго элемента ИЛИ-НЕ, второй вход которого соединен с выходом первого компаратора и вторым входом второго элемента ИЛИ, третий вход которого соединен с выходом первого элемента ИЛИ-НЕ и выходом синхросигнала начала паузы устройства, тактовый вход которого соединен с тактовыми входами счетчика и всех триггеров, инверсный выход третьего триггера соединен с первым входом четвертого элемента И-НЕ, выход которого соединен с третьим входом элемента И, выход которого соединен с информационным входом третьего триггера, а выходы второго компаратора и первого элемента ИЛИ соединены соответственно с вторыми входами третьего и четвертого элементов И-НЕ, при этом входы сброса и установки всех триггеров устройства являются доминирующими асинхронными инверсными, а неиспользуемые из них соединены с шиной логической «1» устройства.