Устройство адаптивной коммутации сообщений



Устройство адаптивной коммутации сообщений
Устройство адаптивной коммутации сообщений
Устройство адаптивной коммутации сообщений
Устройство адаптивной коммутации сообщений
Устройство адаптивной коммутации сообщений

 


Владельцы патента RU 2416121:

Государственное образовательное учреждение высшего профессионального образования "Юго-Западный государственный университет" (ЮЗГУ) (RU)

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении коммутационных средств вычислительных, управляющих и информационно-измерительных систем, а также абонентских систем связи с децентрализованным управлением. Техническим результатом является расширение области применения устройства за счет введения средств для приоритетной передачи сообщений в зависимости от их срочности. Для этого в известное устройство, содержащее блоки с первого по третий организации очереди сообщений, регистр идентификатора модуля, блок анализа очередей сообщений, мультиплексор, регистр, демультиплексор, триггер, блок синхронизации, первый элемент сравнения и второй элемент сравнения, первый дешифратор, второй дешифратор и элемент И, введен блок с первого по N-й адаптивной коммутации сообщений, демультиплексор выбора очереди, элемент ИЛИ, при этом блок с первого по N-й адаптивной коммутации сообщений содержит ОЗУ хранения очереди сообщений, буферное ОЗУ, третий элемент сравнения, триггер режима, генератор импульсов, одновибратор, элемент задержки, первый, второй, третий элементы ИЛИ, реверсивный счетчик адреса, четвертый элемент ИЛИ, элемент И. 1 з.п. ф-лы, 5 ил.

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении коммутационных средств вычислительных, управляющих и информационно-измерительных систем, а также абонентских систем связи с децентрализованным управлением.

Известно устройство для формирования маршрута сообщения в однородной вычислительной системе, содержащее девять буферных запоминающих блоков, блок памяти констант, блок считывания информации, регистр, демультиплексор, первый блок сравнения, второй блок сравнения, блок элементов И, блок элементов ИЛИ, элемент ИЛИ, блок синхронизации, элемент И (а.с. 1462344 СССР, G06F 15/16, опубл. 28.02.89, БИ N8).

Наиболее близким к предлагаемому модулю по технической сущности является модуль коммутационной сети, содержащий блок элементов И, группу из k элементов ИЛИ-НЕ, элемент И-НЕ (патент РФ №2175146 МПК, G06 7/00, опубл. 20.10.2001).

Недостатком указанного модуля является ограниченная область применения, обусловленная отсутствием средств для приоритетной передачи (коммутации) сообщений в зависимости от их срочности (приоритета), что приводит к неоправданным задержкам срочных сообщений.

Технической задачей изобретения является расширение области применения устройства за счет введения средств для приоритетной передачи сообщений в зависимости от их срочности.

Техническая задача решается тем, что в устройство адаптивной коммутации сообщений (фиг.1), содержащее блоки с первого по третий организации очереди сообщений, регистр идентификатора модуля, блок анализа очередей сообщений, мультиплексор, регистр, демультиплексор, триггер, блок синхронизации, первый элемент сравнения и второй элемент сравнения, первый дешифратор, второй дешифратор и элемент И, причем первый управляющий выход блока анализа очередей сообщений соединен со входом дешифратора и управляющим входом мультиплексора, выход которого соединен с информационным входом регистра, первая группа выходов которого соединена с первым входом элемента сравнения, вторая группа выходов регистра соединена с первым входом элемента сравнения, первая, вторая и третья группы выходов регистра соединены с информационным входом демультиплексора, выходы которого с первого по третий являются первым, вторым и третьим выходом модуля соответственно, второй управляющий выход блока анализа очередей сообщений соединен с входом установки триггера и первым входом элемента И, выход которого подключен к входу сброса триггера, прямой выход которого подключен ко входу запуска блока синхронизации, первый выход которого подключен к входу синхронизации регистра и входу синхронизации регистра идентификатора модуля, первая группа выходов которого соединена со вторым входом элемента сравнения, выход которого соединен с первым входом дешифратора, вторая группа выходов регистра идентификатора модуля соединена со вторым входом элемента сравнения, выход которого подключен ко второму входу дешифратора, выход которого подсоединен к управляющему входу демультиплексора, третий выход блока синхронизации соединен со вторым входом элемента И и с информационным входом демультиплексора, первый, второй и третий входы модуля соединены с информационными входами блоков с первого по третий организации очереди сообщений соответственно, информационные выходы блоков с первого по третий организации очереди сообщений подключены к входам мультиплексора с первого по третий соответственно, управляющие выходы блоков с первого по третий организации очереди сообщений подключены ко входам блока анализа очередей сообщений с первого по третий соответственно, второй выход блока синхронизации подсоединен к входам синхронизации блоков с первого по третий организации очереди сообщений, выходы дешифратора с первого по третий подключены ко входам опроса блоков с первого по третий организации очереди сообщений соответственно, разрешающий вход демультиплексора выбора очереди подсоединен к адресному входу устройства, дополнительно введен блок с первого по N-й адаптивной коммутации сообщений, демультиплексор выбора очереди, элемент ИЛИ, причем первый, второй и третий входы элемента ИЛИ подключены к входам сообщений, выход элемента ИЛИ подключен к входу демультиплексора выбора очереди, выходы с первого по N-й соединены с соответствующими входами блоков с первого по N-й адаптивной коммутации сообщений, выходы которых подключены к соответствующим выходам с первого по N-й сообщений устройства, при этом блок с первого по N-й адаптивной коммутации сообщений (фиг.3) содержит ОЗУ хранения очереди сообщений, буферное ОЗУ, третий элемент сравнения, триггер режима, генератор импульсов, одновибратор, элемент задержки, первый, второй, третий элементы ИЛИ, реверсивный счетчик адреса, четвертый элемент ИЛИ, элемент И, причем информационный вход данных D (фиг.2) соединен со вторым входом третьего элемента ИЛИ и с входом одновибратора, первый вход третьего элемента ИЛИ соединен с D-выходом буферного ОЗУ, выход третьего элемента ИЛИ подключен к D-входу ОЗУ хранения очереди, адресный вход Adr которого соединен с выходом реверсивного счетчика адреса и с адресным входом Adr буферного ОЗУ, вход разрешения выдачи ОЕ ОЗУ хранения очереди соединен с выходом первого элемента ИЛИ, первый вход которого подключен к выходу одновибратора, второй вход первого элемента ИЛИ соединен со вторым входом четвертого элемента ИЛИ, с первым выходом третьего элемента сравнения и с входом разрешения записи WE буферного ОЗУ, первый вход четвертого элемента ИЛИ подключен к выходу элемента И объединения сигнала и к второму входу второго элемента ИЛИ, первый вход элемента И объединения сигнала соединен с генератором импульсов, второй вход элемента И объединения сигнала соединен с первым выходом триггера режима и с входом разрешения выдачи ОЕ буферного ОЗУ, выход четвертого элемента ИЛИ соединен со счетным входом реверсивным счетчиком адреса, вход режима которого соединен со входом элемента задержки, со вторым выходом третьего элемента сравнения и S-входом триггера режима, выход переполнения реверсивного счетчика адреса соединен с выходом переполнения устройства, выход третьего элемента ИЛИ подключен к D-входу ОЗУ хранения очереди, выход элемента задержки соединен с первым входом второго элемента ИЛИ, выход которого подключен к входу разрешения записи WE ОЗУ хранения очереди, R-вход триггера режима соединен с входом сброса устройства, выход OutP ОЗУ хранения очереди подключен к первому входу третьего элемента сравнения, второй вход которого соединен с входом приоритета устройства (фиг.2), выход OutD ОЗУ хранения очереди соединен с D-входом буферного ОЗУ и с i-м (i=1, 2,…, N) выходом сообщения устройства (i=1, 2,…, N), вход запуска устройства соединен с входом генератора импульсов.

Сущность изобретения поясняется чертежами, где на фиг.1 представлена функциональная схема устройства адаптивной коммутации сообщений; на фиг.2 показан формат пакета данных, поступающих на вход устройства адаптивной коммутации сообщений; на фиг.3 показан анализатор величины приращения очереди; на фиг.4 представлен формат и расположение в памяти очереди сообщений, фиг.5 поясняет принцип адаптивной коммутации сообщений.

Общие особенности предлагаемого изобретения состоят в следующем (фиг.5). Предлагаемый коммутатор содержит следующие компоненты:

- N входов и N выходов;

- N модулей выбора направления передачи сообщения;

- N анализаторов величины приращения очереди;

- адаптивную матрицу хранения, предназначенную для хранения распределенных выходных очередей.

Вход коммутационной сети Ii (i=1, 2,…, N) предназначен для приема сообщения, которое будет передано на выход-получатель сообщения Oj (i=1, 2,…, N). При этом сообщение Ai(n) поступает на вход Ii (i=1, 2,…, N) и передается на выход Oj (i=1, 2,…, N). Модуль выбора направления передачи сообщения на фиг.5 обозначен шестиугольником. Сообщение, поступившее на вход коммутационной сети, попадает на вход модуля выбора направления передачи сообщения, который на основании адреса выхода-получателя обеспечивает помещение сообщения в соответствующий анализатор загруженности очереди (величины приращения очереди).

Анализатор величины очереди обозначен на фиг.5. прямоугольником. Более подробно он представлен на фиг.4. Для анализа очереди предлагается использовать оперативную память. В ней сообщения предполагается хранить так, как показано на фиг.4. В памяти сообщений для очереди отводится две строки. В первой строке в ячейках памяти хранятся сообщения соответственно с адресами, увеличенными на единицу для каждой ячейки в соответствии с принципом естественной адресации. При этом каждому адресу в соответствующем младшем разряде приписывается единица как признак первой строки в оперативной памяти. Во второй строке хранятся приоритеты соответствующих сообщений из первой строки. Адреса ячеек памяти аналогичны адресам первой строки, где хранятся сообщения, кроме значений младшего разряда. В нем содержится код двойки как признак второй строки.

Устройство адаптивной коммутации сообщений (фиг.1) содержит блоки 1.1-1.3 организации очереди сообщений, регистр 2 идентификатора модуля, блок 3 анализа очередей сообщений, мультиплексор 4, регистр 5, демультиплексор 6, триггер 7, блок 8 синхронизации, первый элемент 9 сравнения и второй элемент 10 сравнения, первый дешифратор 11, второй дешифратор 12 и элемент И 13, причем первый управляющий выход блока 3 анализа очередей сообщений соединен со входом дешифратора 11 и управляющим входом мультиплексора 4, выход которого соединен с информационным входом регистра 5, первая группа выходов которого соединена с первым входом элемента 9 сравнения, вторая группа выходов регистра 5 соединена с первым входом элемента 10 сравнения, первая, вторая и третья группы выходов регистра 5 соединены с информационным входом демультиплексора 6, выходы которого с первого по третий являются выходами 17-19 модуля соответственно, второй управляющий выход блока 3 анализа очередей сообщений соединен с входом установки триггера 7 и первым входом элемента И 13, выход которого подключен к входу сброса триггера 7, прямой выход которого подключен ко входу запуска блока 8 синхронизации, первый выход которого подключен к входу синхронизации регистра 5 и входу синхронизации регистра 2 идентификатора модуля, первая группа выходов которого соединена со вторым входом элемента 9 сравнения, выход которого соединен с первым входом дешифратора 12, вторая группа выходов регистра 2 идентификатора модуля соединена со вторым входом элемента 10 сравнения, выход которого подключен ко второму входу дешифратора 12, выход которого подсоединен к управляющему входу демультиплексора 6, третий выход блока 8 синхронизации соединен со вторым входом элемента И 13 и с информационным входом демультиплексора 6, первый 14, второй 15 и третий 16 входы модуля соединены с информационными входами блоков 1.1-1.3 организации очереди сообщений соответственно, информационные выходы блоков 1.1-1.3 организации очереди сообщений подключены к входам мультиплексора 4 с первого по третий соответственно, управляющие выходы блоков 1.1-1.3 организации очереди сообщений подключены ко входам блока 3 анализа очередей сообщений с первого по третий соответственно, второй выход блока 8 синхронизации подсоединен к входам синхронизации блоков 1.1-1.3 организации очереди сообщений, выходы дешифратора 11 с первого по третий подключены ко входам опроса блоков 1.1-1.3 организации очереди сообщений соответственно, разрешающий вход демультиплексора 40 выбора очереди подсоединен к адресному входу устройства, а также дополнительно введенные блоки 20.1, 20.2,…, 20.N адаптивной коммутации сообщений, демультиплексор 40 выбора очереди, элемент 21 ИЛИ, причем первый, второй и третий входы элемента 21 ИЛИ подключены к входам сообщений, выход элемента 21 ИЛИ подключен к входу демультиплексора 40 выбора очереди, выходы с первого по N-й соединены с соответствующими входами блоков 20.1, 20.2,…, 20.N адаптивной коммутации сообщений, выходы которых подключены к соответствующим выходам 37.i (i=1, 2,…, N) сообщений устройства, при этом блок 20.1, 20.2,…, 20.N адаптивной коммутации сообщений (фиг.3) содержит ОЗУ 22 хранения очереди сообщений, буферное 23 ОЗУ, третий 24 элемент сравнения, триггер 25 режима, генератор 26 импульсов, одновибратор 27, элемент 28 задержки, первый 30, второй 31, третий 32 элементы ИЛИ, реверсивный 33 счетчик адреса, четвертый 34 элемент ИЛИ, элемент 35 И, причем информационный вход данных D (фиг.3) соединен со вторым входом третьего 32 элемента ИЛИ и со входом одновибратора 27, первый вход третьего 32 элемента ИЛИ соединен с D-выходом буферного 23 ОЗУ, выход третьего 32 элемента ИЛИ подключен к D-входу ОЗУ 22 хранения очереди, адресный вход Adr которого соединен с выходом реверсивного 33 счетчика адреса и с адресным входом Adr буферного 23 ОЗУ, вход разрешения выдачи ОЕ ОЗУ 22 хранения очереди соединен с выходом первого 30 элемента ИЛИ, первый вход которого подключен к выходу одновибратора 27, второй вход первого 30 элемента ИЛИ соединен со вторым входом четвертого 34 элемента ИЛИ, с первым выходом третьего 24 элемента сравнения и с входом разрешения записи WE буферного 23 ОЗУ, первый вход четвертого 34 элемента ИЛИ подключен к выходу элемента 35 И объединения сигнала и к второму входу второго 31 элемента ИЛИ, первый вход элемента 35 И объединения сигнала соединен с генератором 26 импульсов, второй вход элемента 35 И объединения сигнала соединен с первым выходом триггера 25 режима и с входом разрешения выдачи ОЕ буферного 23 ОЗУ, выход четвертого 34 элемента ИЛИ соединен со счетным входом реверсивным 33 счетчиком адреса, вход режима которого соединен со входом элемента 28 задержки, со вторым выходом третьего 24 элемента сравнения и S-входом триггера 25 режима, выход переполнения реверсивного 33 счетчика адреса соединен с выходом 39 переполнения устройства, выход элемента 28 задержки соединен с первым входом второго 31 элемента ИЛИ, выход которого подключен к входу разрешения записи WE ОЗУ 22 хранения очереди, R-вход триггера 25 режима соединен с входом 38 сброса устройства, выход OutP ОЗУ 22 хранения очереди подключен к первому входу третьего 24 элемента сравнения, второй вход которого соединен с входом приоритета устройства (фиг.3), выход OutD ОЗУ 22 хранения очереди соединен с D-входом буферного 23 ОЗУ и с выходом 37.i сообщения устройства (i=1, 2,…, N), вход 29 запуска устройства соединен с входом генератора 26 импульсов.

Назначение элементов и блоков устройства адаптивной коммутации сообщений (фиг.1) состоит в следующем.

Блоки 1.1-1.3 организации очереди сообщений предназначены для организации очередей сообщений.

Регистр 2 идентификатора модуля предназначен для хранения адреса (идентификатора), определяющего местонахождение модуля в пределах сети.

Блок 3 анализа очередей сообщений предназначен для анализа соотношения текущих длин очередей сообщений в блоках 1.1-1.3 организации очереди сообщений и организации опроса указанных блоков в зависимости от длины очереди поступивших сообщений, а также для формирования сигнала управления триггером 7.

Мультиплексор 4 предназначен для коммутации информационных выходов блоков 1.1-1.3 организации очереди сообщений с регистром 5 в зависимости от кода, поступающего из блока 3 анализа очередей сообщений.

Регистр 5 предназначен для хранения адресной и информационной части сообщения во время выбора направления его дальнейшей передачи.

Демультиплексор 6 предназначен для коммутации сообщения собственному операционному устройству или соседним модулям в одном из двух направлений.

Триггер 7 предназначен для формирования сигнала запуска блока 8 синхронизации.

Блок 8 синхронизации предназначен для формирования трех сдвинутых друг относительно друга последовательностей импульсов t1, t2, t3 для синхронизации работы модуля.

Первый 9 и второй 10 элементы сравнения предназначены для сравнения адресной части поступившего на обслуживание сообщения с адресом данного модуля.

Первый дешифратор 11 предназначен для преобразования кода опроса, выдаваемого блоком 3 анализа очередей сообщений, в соответствующий унитарный код.

Второй дешифратор 12 предназначен для формирования кода, определяющего направление выдачи сообщения.

Элемент И 13 предназначен для формирования управляющего сигнала, сбрасывающего триггер 7 в нулевое состояние, при отсутствии сообщений в блоках 1.1-1.3 организации очереди сообщений.

Первый 14, второй 15 и третий 16 входы модуля предназначены для приема сообщений от собственного операционного устройства и двух соседних модулей коммутационной сети соответственно.

Первый 17, второй 18 и третий 19 выходы модуля предназначены для передачи сообщений собственному операционному устройству и двум соседним модулям коммутационной сети соответственно.

Блоки 20.1, 20.2,…, 20.N адаптивной коммутации сообщений необходимы для коммутации сообщений с учетом распределения выходных очередей по приоритетам (степени значимости) сообщений.

Элемент 21 ИЛИ служит для объединения сигналов с входов 14, 15, 16 модуля и подачи одного из них на выход демультиплексора 40 выбора очереди.

Демультиплексор 40 выбора очереди необходим для выбора очереди, в которую поступил входной пакет данных. Выбор осуществляется при помощи подачи на разрешающий вход адреса А очереди-приемника из формата пакета входных данных (фиг.2).

Назначение элементов блока 20 адаптивной коммутации сообщений (фиг.3) состоит в следующем.

ОЗУ 22 хранения очереди сообщений необходимо для хранения очереди сообщений.

Буферное 23 ОЗУ необходимо для временного хранения данных из ОЗУ 22 хранения очереди сообщений с целью учета приоритета поступившего на вход сообщения.

Третий 24 элемент сравнения служит для сравнения кода приоритета, считанного из ОЗУ 22 хранения очереди сообщений с кодом приоритета Р поступившего сообщения (фиг.2).

Триггер 25 режима необходим для переключения устройства в режим перезаписи кодов сообщения из буферного 23 ОЗУ в ОЗУ 22 хранения очереди сообщений.

Генератор 26 импульсов предназначен для тактирования режима записи сообщения из буферного ОЗУ 23 в ОЗУ 22 хранения очереди сообщений.

Одновибратор 27 предназначен для формирования единичного импульса, необходимого для подачи через первый 30 элемент ИЛИ сигнала на вход ОЕ разрешения выдачи значения из ОЗУ 22 хранения очереди сообщений.

Элемент 28 задержки служит для задержки единичного сигнала на время, достаточное для переключения реверсивного 33 счетчика адреса из вычитающего режима в суммирующий.

Вход 29 запуска устройства служит для запуска генератора 26 импульсов.

Первый 30 элемент ИЛИ необходим для объединения сигналов с выхода одновибратора 27 и первого выхода третьего 24 элемента сравнения.

Второй 31 элемент ИЛИ предназначен для объединения сигналов с выходов элемента 28 задержки и элемента 35 И.

Третий 32 элемент ИЛИ служит для объединения сигнала с выхода буферного 23 ОЗУ и поступивших данных D, (фиг.2).

Реверсивный 33 счетчик адреса необходим для формирования адресов, поступающих на адресные входы ОЗУ 22 хранения очереди сообщений и буферного 23 ОЗУ.

Четвертый 34 элемент ИЛИ служит для объединения сигналов с выхода элемента 35 И объединения сигнала и первого выхода третьего 24 элемента сравнения.

Элемент 35 И объединения сигнала необходим для блокирования поступления сигнала с выхода генератора 26 импульсов.

Выход 36 обратного значения служит для выдачи сигнала, противоположного сигналу, установившемуся на прямом выходе триггера 25 режима.

Выход 37.i (i=1, 2,…, N) сообщения предназначен для выдачи из ОЗУ 22 хранения очереди сообщений информации, необходимой для обработки на ВУУ.

Вход 38 сброса триггера 25 режима позволяет сбрасывать триггер в нулевое состояние с помощью внешнего сигнала от ВУУ.

Выход 39 переполнения устройства предназначен для подачи сигнала о переполнении счетчика 33, что одновременно является признаком окончания работы устройства.

Назначение элементов блока 3 анализа очередей сообщений (фиг.3) не отличается от прототипа.

В начальный момент времени в блоках 1.1-1.3 организации очереди сообщений (фиг.1) сообщения отсутствуют, на прямом выходе триггера 7 находится уровень логического нуля, блокирующий формирование импульсов блоком 8 синхронизации. В регистре 5 сообщение отсутствует. В регистре 2 идентификатора модуля хранится адрес i.j текущего модуля, где i и j - номер соответственно строки и столбца коммутационной сети, содержащих модуль. В ОЗУ 22 хранится очередь сообщений, предназначенная для обработки (фиг.4). В ОЗУ 23 не хранится никаких кодов, триггер 25 режима находится в состоянии логического нуля, поэтому на его прямом выходе присутствует нулевой потенциал, который подается на вход ОЕ разрешения выдачи ОЗУ 23 и запрещает выдачу на его выход сообщений, а также на второй вход элемента 35 И объединения сигнала и также блокирует поступление импульсов с выхода генератора 26 импульсов. Реверсивный 33 счетчик адреса находится в режиме вычитания и в начальном состоянии в нем установлен код числа N.

Работа блока начинается в момент поступления сообщения (формат сообщения приведен на фиг.2). Данное сообщение поступает на вход элемента 21 ИЛИ и далее поступает на вход демультиплексора 40. В случае наличия на его разрешающем входе адреса Аi очереди-приемника сообщения (адрес представляет номер i (i=1, 2,… N) очереди, в которую необходимо направить сообщение), на i-й (i=1, 2,… N) выход передается поступившее сообщение. Далее сообщение поступает на вход i (i=1, 2,… N) блока 20. i (i=i, 2,… N) адаптивной коммутации сообщений. Информационная часть поступившего сообщения (фиг.2) поступает на вход элемента 32 ИЛИ, откуда подается на информационный вход ОЗУ 22. Одновременно код возбуждает одновибратор 27, в результате чего на его выходе появляется единичный импульс, который подается на первый вход элемента 30 ИЛИ. Положительный сигнал с выхода элемента 30 ИЛИ поступает на вход разрешения выдачи ОЗУ 22, разрешая выдачу на его выход очередного кода. Так как в счетчике 33 содержится код числа N, то он поступает на адресные входы Adr ОЗУ 22 и ОЗУ 23. В результате номер приоритета ранее записанного сообщения, соответствующего адресу N, подается на выход OutP ОЗУ 22 и далее на первый вход элемента 24 сравнения. На втором его входе присутствует номер приоритета поступившего сообщения (фиг.2). Если результат сравнения положительный, то на выходе элемента 24 сравнения появляется положительный импульс, который поступает на вторые входы элементов 34 и 30 ИЛИ. Кроме этого положительный импульс с первого выхода элемента 24 сравнения также подается на вход WE разрешения записи ОЗУ 23 и тем самым разрешает запись кода сообщения, соответствующего ранее выбранному приоритету, в ОЗУ 23. В это время на счетном входе счетчика 33 появляется единичный импульс, который уменьшает его содержимое по переднему фронту на единицу до кода (N-1). Положительный импульс с выхода элемента 30 ИЛИ проходит на вход ОЕ разрешения выдачи ОЗУ 22 и разрешает появление нового кода на его выходе. В это время на выходе счетчика 33 уже появился код (N-1). Приоритет сообщения, соответствующего его адресу, появляется на выходе ОЗУ 22.

Так работа схемы продолжается до тех пор, пока результат сравнения элемента 24 сравнения не будет отрицательным. В этом случае на его втором выходе появляется единичный импульс, который поступает на вход режима счетчика 33, на вход элемента 28 задержки и на S-вход триггера 25.

Появление на входе режима счетчика 33 единичного сигнала переключает его из вычитающего режима в суммирующий, кроме того, в нем устанавливается начальный адрес на единицу больше адреса кода, ранее записанного в ОЗУ 22. К этому времени сигнал с выхода элемента 28 задержки проходит через элемент 31 ИЛИ и поступает на вход WE разрешения записи. В результате, поступившее сообщение D (фиг.2), уже присутствующее на D-входе ОЗУ 22, записывается по адресу, присутствующему на его адресном входе Adr. Появление единичного сигнала на S-входе триггера 25 устанавливает его в единичное состояние. В результате этого открывается работа элемента 35 И, разрешая этим прохождение импульсов с тактового 26 генератора, а также открывается для выдачи содержимое ОЗУ 23, так как на его входе разрешения выдачи ОЕ появился единичный потенциал.

Тактовый сигнал с выхода генератора 26 импульсов проходит через элемент 35 И и поступает на первый вход элемента 34 ИЛИ, а также на второй вход элемента 31 ИЛИ, попадая на вход WE разрешения записи ОЗУ 22, разрешая запись в него поступающих данных. Единичный импульс с выхода элемента 34 ИЛИ попадает на счетный вход счетчика 33, увеличивая его по переднему фронту на единицу до значения нового адреса. В этом случае код данных, записанный ранее в ОЗУ 23, с его D-выхода попадет через первый вход элемента 32 ИЛИ на информационный вход ОЗУ 22, откуда записывается в него с новым значением адреса.

Очередной тактовый сигнал аналогично описанному выше принципу снова через элемент 35 И подается на первый вход элемента 34 И и на второй вход элемента 31 И. В результате на входе разрешения записи WE ОЗУ 22 появляется единичный импульс, который разрешает в него запись новых данных. Единичный потенциал проходит через элемент 34 ИЛИ и подается на счетный вход счетчика 33, в результате чего код, записанный в нем, по переднему фронту увеличивается на единицу. Новое значение адреса подается с выхода счетчика 33 на адресный вход Adr ОЗУ 22. В результате этого, так как на входе WE разрешения записи ОЗУ 22 присутствует единичный сигнал, в него записывается новый поступивший код. Этот код уже поступил на информационный D-вход ОЗУ 22, который подан через элемент 32 ИЛИ с ОЗУ 23.

Так работа устройства продолжается до тех пор, пока на выходе переполнения счетчика 33 не появится сигнал переполнения, который поступает на выход 39 переполнения устройства и далее поступает на ВУУ для обработки. Появление этого сигнала означает, что все данные из ОЗУ 23 записаны в ОЗУ 22. Это в свою очередь означает, что ранее записанные до начала работы устройства сообщения записаны обратно в ОЗУ 22 в той же последовательности, с которой они хранились ранее с учетом приоритета поступившего на вход сообщения. Данное сообщение записано в очередь сообщений с учетом его приоритета. Сообщения считываются из ОЗУ 22 и подаются на выход 37.i (i=1, 2,…, N) для последующей обработки ВУУ.

Таким образом, реализуется распределение сообщений в очереди с учетом их приоритета. Этим реализуется возможность адаптивной коммутации сообщений, что расширяет функциональные возможности устройства, а следовательно, область его целесообразного применения.

1. Устройство адаптивной коммутации сообщений, содержащее блоки с первого по третий организации очереди сообщений, регистр идентификатора модуля, блок анализа очередей сообщений, мультиплексор, регистр, демультиплексор, триггер, блок синхронизации, первый элемент сравнения и второй элемент сравнения, первый дешифратор, второй дешифратор и элемент И, причем первый управляющий выход блока анализа очередей сообщений соединен со входом первого дешифратора и управляющим входом мультиплексора, выход которого соединен с информационным входом регистра, первая группа выходов которого соединена с первым входом первого элемента сравнения, вторая группа выходов регистра соединена с первым входом второго элемента сравнения, первая, вторая и третья группы выходов регистра соединены с информационным входом демультиплексора, выходы которого с первого по третий являются первым, вторым и третьим выходами модуля соответственно, второй управляющий выход блока анализа очередей сообщений соединен с входом установки триггера и первым входом элемента И, выход которого подключен к входу сброса триггера, прямой выход которого подключен ко входу запуска блока синхронизации, первый выход которого подключен к входу синхронизации регистра и входу синхронизации регистра идентификатора модуля, первая группа выходов которого соединена со вторым входом первого элемента сравнения, выход которого соединен с первым входом второго дешифратора, вторая группа выходов регистра идентификатора модуля соединена со вторым входом второго элемента сравнения, выход которого подключен ко второму входу второго дешифратора, выход которого подсоединен к управляющему входу демультиплексора, третий выход блока синхронизации соединен со вторым входом элемента И и с информационным входом демультиплексора, первый, второй и третий входы модуля соединены с информационными входами блоков с первого по третий организации очереди сообщений соответственно, информационные выходы блоков с первого по третий организации очереди сообщений подключены к входам мультиплексора с первого по третий соответственно, управляющие выходы блоков с первого по третий организации очереди сообщений подключены ко входам блока анализа очередей сообщений с первого по третий соответственно, второй выход блока синхронизации подсоединен к входам синхронизации блоков с первого по третий организации очереди сообщений, выход первого дешифратора подключен ко входам опроса блоков с первого по третий организации очереди сообщений соответственно, отличающееся тем, что в него дополнительно введены блоки с первого по N-й адаптивной коммутации сообщений, демультиплексор выбора очереди, элемент ИЛИ, причем первый, второй и третий входы элемента ИЛИ подключены к входам сообщений, выход элемента ИЛИ подключен к входу демультиплексора выбора очереди, выходы которого с первого по N-й соединены с соответствующими входами блоков с первого по N-й адаптивной коммутации сообщений, выходы которых подключены к соответствующим выходам с первого по n-й сообщений устройства, разрешающий вход демультиплексора выбора очереди подсоединен к адресному входу устройства,

2. Устройство по п.1, отличающееся тем, что каждый блок адаптивной коммутации сообщений содержит ОЗУ хранения очереди сообщений, буферное ОЗУ, третий элемент сравнения, триггер режима, генератор импульсов, одновибратор, элемент задержки, первый, второй, третий элементы ИЛИ, реверсивный счетчик адреса, четвертый элемент ИЛИ, элемент И, причем информационный вход данных D соединен со вторым входом третьего элемента ИЛИ и со входом одновибратора, первый вход третьего элемента ИЛИ соединен с D-выходом буферного ОЗУ, выход третьего элемента ИЛИ подключен к D-входу ОЗУ хранения очереди, адресный вход Adr которого соединен с выходом реверсивного счетчика адреса и с адресным входом Adr буферного ОЗУ, вход разрешения выдачи ОЕ ОЗУ хранения очереди соединен с выходом первого элемента ИЛИ, первый вход которого подключен к выходу одновибратора, второй вход первого элемента ИЛИ соединен со вторым входом четвертого элемента ИЛИ, с первым выходом третьего элемента сравнения и с входом разрешения записи WE буферного ОЗУ, первый вход четвертого элемента ИЛИ подключен к выходу элемента И объединения сигнала и к второму входу второго элемента ИЛИ, первый вход элемента И объединения сигнала соединен с генератором импульсов, второй вход элемента И объединения сигнала соединен с первым выходом триггера режима и с входом разрешения выдачи ОЕ буферного ОЗУ, выход четвертого элемента ИЛИ соединен со счетным входом реверсивным счетчиком адреса, вход режима которого соединен со входом элемента задержки, со вторым выходом третьего элемента сравнения и S-входом триггера режима, выход переполнения реверсивного счетчика адреса соединен с выходом переполнения устройства, выход элемента задержки соединен с первым входом второго элемента ИЛИ, выход которого подключен к входу разрешения записи WE ОЗУ хранения очереди, R-вход триггера режима соединен с входом сброса устройства, выход OutP ОЗУ хранения очереди подключен к первому входу третьего элемента сравнения, второй вход которого соединен с входом приоритета устройства, выход OutD ОЗУ хранения очереди соединен с D-входом буферного ОЗУ и с i-м (i=1, 2,…, N) выходом сообщения устройства (i=1, 2,…, N), вход запуска устройства соединен с входом генератора импульсов.



 

Похожие патенты:

Изобретение относится к вычислительной технике. .

Изобретение относится к системам обработки, а именно к устройству и способу для принудительного применения строго упорядоченных запросов в системе слабо упорядоченной обработки.

Изобретение относится к выравниванию сетевой нагрузки. .

Изобретение относится к выравниванию сетевой нагрузки. .

Изобретение относится к области цифровой вычислительной техники и может найти применение при построении средств коммутации многопроцессорных и многомашинных вычислительных и управляющих систем, абонентских систем связи с децентрализованным управлением, систем сбора информации и информационно-измерительных комплексов.

Изобретение относится к цифровой вычислительной технике и может найти применение при построении средств коммутации многопроцессорных вычислительных и управляющих систем, абонентских систем связи с децентрализованным управлением, распределенных систем сбора информации и информационно-измерительных комплексов.

Изобретение относится к групповому обмену сообщениями. .

Изобретение относится к системе и способу предоставления интерфейсов динамических мастеров конечным пользователям. .

Изобретение относится к устройствам, предназначенным для защиты информационных ресурсов вычислительной сети, соединенной с внешней информационной сетью, от несанкционированного доступа пользователей и пересылки сообщений.

Изобретение относится к области компьютерных сетей

Изобретение относится к области компьютерных сетей

Изобретение относится к цифровой вычислительной технике, а именно к высокоскоростным коммуникационным системам для высокопроизводительных многопроцессорных вычислительных систем

Изобретение относится к вычислительной технике и касается коммуникационной среды

Изобретение относится к области вычислительной техники, а именно к автоматизированным системам видеомониторинга и передачи данных

Изобретение относится к вычислительным устройствам с программно-определенным радиоустройством

Изобретение относится к вычислительной технике и направлено на построение эффективного спецпроцессора, осуществляющего поиск Гамильтонова цикла в графе, заданном матрицей смежностей, хранящейся в памяти. Техническим результатом является увеличение скорости решения задачи отыскания Гамильтонова цикла в графе за счет параллельной работы процессорных элементов и уменьшение используемого объема памяти до величины, необходимой для хранения матрицы смежностей вершин обрабатываемого графа, за счет обращения в память только за информацией о смежности обрабатываемой пары вершин графа. Спецпроцессор для поиска Гамильтоновых циклов в графах содержит N идентичных процессорных элементов, каждый из которых состоит из регистра, 3-х мультиплексоров, вычитающего счетчика, 9 элементов «ИЛИ», 8 элементов «И», 2-х групп элементов «И», RS триггера и D триггера, 6 элементов «ИЛИ», две группы элементов «ИЛИ», 5 элементов «И», RS триггер и два D триггера. 5 ил.

Изобретение относится к системам мультимедийной потоковой передачи. Технический результат заключается в обеспечении возможности приспособиться для получения преимуществ от процесса захвата приема контента и подготовки файлов с повышением качества потоковой передачи по запросу блоков при взаимодействии с пользователем, а также повышения эффективности полосы пропускания. Система захвата принимает контент и готовит его в виде файлов или элементов данных для использования файловым сервером. Файлы или элементы данных организуются в виде блоков, которые передаются и декодируются как некоторая единица, и система конфигурируется для предоставления и потребления масштабируемых блоков, так что качество представления увеличивается, когда загружается большая часть блока. При этом обеспечивается выполнение кодирования и декодирования блоков с несколькими независимыми уровнями масштабируемости. 3 н. и 15 з. п. ф-лы, 29 ил.
Наверх