Функциональная структура параллельно-последовательного умножителя f ( ) в позиционном формате множимого [mj]f(2n) и множителя [ni]f(2n)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройствах для выполнения арифметических операций умножения аргументов множимого [mj]f(2n) и множителя [ni]f(2n) в позиционном формате. Техническим результатом является упрощение структуры и повышение быстродействия параллельно-последовательного умножителя. Умножитель выполнен в виде двух эквивалентных по структуре каналов для формирования промежуточной суммы младших и старших разрядов, каждый из которых содержит логические функции И для формирования аргументов частичных произведений, и сумматоры.

 

Текст описания приведен в факсимильном виде.

Функциональная структура параллельно-последовательного умножителя fΣ(Σ) в позиционном формате множимого [mj]f(2n) и множителя [ni]f(2n), включающая линейные логические функции f1-8[&j]-И и каждая из них включает «j» логических функций fj(&)-И, в которых первые функциональные связи являются функциональной входной связью функциональной структуры умножителя для приема аргументов n1-n8 множителя [ni]f(2n), вторые функциональные входные связи в каждой линейной логической функции f1-8[&j]-И являются функциональными входными связями функциональной структуры умножителя fΣ(Σ) для приема соответствующих аргументов множимого [mj]f(2n), при этом функциональная выходная связь линейной логической функции f1[&j]-И, формирующая аргумент младшего разряда S11 результирующей суммы [SΣ], является функциональной выходной связью функциональной структуры умножителя fΣ(Σ), а остальные ее функциональные выходные связи и функциональные выходные связи линейной логической функции f2[&j]-И являются первыми и вторыми функциональными входными связями (S11j) и (S21j) функциональной структуры сумматора f1(Σ), в котором функциональная выходная связь, формирующая аргумент второго младшего разряда S12 результирующей суммы [SΣ], является функциональной выходной связью функциональной структуры умножителя fΣ(Σ), a остальные ее функциональные выходные связи являются первыми функциональными входными связями (S11j) функциональной структуры сумматора f5(Σ), в котором функциональные выходные связи, формирующие аргументы младших разрядов S13 и S14 результирующей суммы [SΣ], является функциональной выходной связью функциональной структуры умножителя fΣ(Σ), а остальные функциональные выходные связи являются первыми функциональными входными связями (S11j) функциональной структуры сумматора f7(Σ), при этом функциональные выходные связи линейной логической функции f6[&j]-И и f8[&j]-И являются вторыми функциональными входными связями (S21j) функциональных структур сумматоров f3(Σ) и f4(Σ), в которых функциональные выходные связи одного являются функциональными входными связями другого, за исключением функциональной связи младшего разряда функциональной структуры сумматора f3(Σ), формирующая аргумент S21 результирующей суммы [SΣ], отличающаяся тем, что входная структура умножителя fΣ(Σ) выполнена в виде двух каналов эквивалентных по структуре для формирования промежуточной суммы [SΣ]5 младших разрядов и промежуточной суммы [SΣ]6 старших разрядов, первый из которых включает линейные логические функции f1-4[&j]-И и функциональные структуры сумматоров f1(Σ), f2(Σ) и f5(Σ) для формирования результирующей промежуточной суммы [SΣ]5, при этом функциональные связи в первом канале младших разрядов промежуточных сумм выполнены в соответствии с математической моделью вида

а второй канал включает линейные логические функции f5-8[&j]-И и функциональные структуры сумматоров f3(Σ), f4(Σ) и f6(Σ) для формирования результирующей промежуточной суммы S21, S22, S23, S24 и [SΣ]6, при этом функциональные связи во втором канале старших разрядов промежуточных сумм выполнены в соответствии с математической моделью вида

где - линейные логические функции f1-8[&j]-И.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств, выполняющих операции логического суммирования позиционных аргументов аналоговых сигналов.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования частичных произведений Техническим результатом является повышение быстродействия процесса предварительного суммирования в параллельно-последовательном умножителе.

Изобретение относится к обработке цифровых данных, к технике формирования псевдослучайных последовательностей дискретных шумоподобных сигналов. .

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций умножения аргументов множимого [mj]f(2n) и множителя [ni]f(2 n) в позиционном формате.

Изобретение относится к электронно-вычислительной технике и может применяться для передачи информации на расстоянии без применения радиопередатчика. .

Изобретение относится к вычислительной технике и может быть использовано для реализации как логических, так и арифметических операций с дискретными и аналоговыми значениями нулей и единиц.

Изобретение относится к вычислительной технике и может быть использовано для реализации как логических, так и арифметических операций с дискретными и аналоговыми значениями нулей и единиц.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций, в частности процессов предварительного суммирования аргументов множимого [mj]f(2n ), в позиционном формате.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1)

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций, в частности процессов предварительного суммирования аргументов множимого , в позиционном формате

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах для формирования элементов конечных полей и в криптографических приложениях

Изобретение относится к области цифровой вычислительной техники и предназначено для моделирования комбинаторных задач при проектировании вычислительных систем (ВС)
Наверх