Логический преобразователь

Изобретение предназначено для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат и повышение быстродействия. Устройство содержит три настроечных входа, мажоритарные элементы, сгруппированные в 6 групп, причем первая-пятая группы содержат по три мажоритарных элемента, шестая группа - два мажоритарных элемента. 1 ил., 1 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2281545, кл. G06F 7/57, 2006 г.), которые с помощью константной настройки реализуют любую из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2294007, кл. G06F 7/57, 2007 г.), который содержит мажоритарные элементы и с помощью константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты и низкое быстродействие, обусловленные соответственно тем, что прототип содержит девятнадцать мажоритарных элементов и максимальное время задержки распространения сигнала в нем определяется выражением Δt=6Δt_M, где Δt_M есть время задержки мажоритарного элемента.

Техническим результатом изобретения является уменьшение аппаратурных затрат и повышение быстродействия при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем семнадцать мажоритарных элементов, которые имеют по три входа и сгруппированы в шесть групп так, что i-тая группа содержит три мажоритарных элемента, первые входы j-тых

мажоритарных элементов первой-пятой групп соединены с j-тым настроечным входом логического преобразователя, в i-той группе выход первого и выход второго мажоритарных элементов подключены соответственно к второму и третьему входам третьего мажоритарного элемента, а в шестой группе выход предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, особенность заключается в том, что шестая группа содержит два мажоритарных элемента, выходы третьих мажоритарных элементов первой и третьей групп подключены соответственно к первым входам третьих мажоритарных элементов второй и четвертой групп, выход третьего мажоритарного элемента второй группы и выходы третьих мажоритарных элементов четвертой, пятой групп соединены соответственно с вторым входом первого и третьими входами первого, второго мажоритарных элементов шестой группы, в которой выход второго мажоритарного элемента является выходом логического преобразователя, подключенного первым и третьим настроечными входами соответственно к объединенным первым входам третьих мажоритарных элементов нечетных групп и объединенным первым входам первого, второго мажоритарных элементов шестой группы.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁₁, … 1₆₂, которые имеют по три входа и сгруппированы в шесть групп так, что i-я и шестая группы содержат соответственно элементы 1_i1, 1_i2, 1_i3 и 1₆₁, 1₆₂, первые входы элементов 1_1j, …, 1_5j соединены с j-тым настроечным входом логического преобразователя, третий настроечный вход которого образован объединенными первыми входами элементов 1₆₁, 1₆₂, выходы элементов 1_i1 и 1_i2 соединены соответственно с вторым и третьим входами элемента 1_i3, выходы элементов 1₁₃ и 1₃₃ подключены соответственно к первым входам элементов 1₂₃ и 1₄₃, выход элемента 1₂₃ и выходы элементов 1₄₃, 1₅₃ соединены соответственно с вторым входом элемента 1₆₁ и третьими входами элементов 1₆₁, 1₆₂, а второй вход и выход элемента 1₆₂ подключены соответственно к выходу элемента 1₆₁ и выходу логического преобразователя, первый настроечный вход которого соединен с первыми входами элементов 1₁₃, 1₃₃, 1₅₃.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором, третьем настроечных входах фиксируются соответственно необходимые константные управляющие сигналы f₁, f₂, f₃∈{0,1}; на второй, третий входы элемента l_i1, второй, третий входы элемента 1_i2

подается соответственно неповторяющийся набор x_i1, x_i2, x_i3, x_i4, образованный четырьмя неповторяющимися сигналами из входного кортежа двоичных сигналов x₁, …, x₅∈{0,1} (см. таблицу).

i	xi1	xi2	xi3	xi4
1	x1	x5	x2	x3
2	x1	x2	x3	x4
3	x2	x3	x4	x5
4	x4	x5	x1	x2
5	x3	x4	x1	x5

На выходе мажоритарного элемента имеем a₁#a₂#a₃=a₁a₂∨a₁a₃∨a₂a₃, где a₁, a₂, a₃ и #, ∨, • есть соответственно сигналы на его первом, втором, третьем входах и символы операций Maj, ИЛИ, И. Следовательно, сигнал на выходе предлагаемого логического преобразователя определяется выражением

Z=f₃(f₃y₁∨f₃y₂∨y₁y₂)∨f₃y₃∨(f₃y₁∨f₃y₂∨y₁y₂)y₃, где

y₁=g₁(f₁x₁∨f₁x₂∨x₁x₂)∨g₁(f₂x₃∨f₂x₄∨x₃x₄)∨(f₁x₁∨f₁x₂∨x₁x₂)(f₂x₃∨f₂x₄∨x₃x₄);

y₂=g₂(f₁x₄∨f₁x₅∨x₄x₅)∨g₂(f₂x₁∨f₂x₂∨x₁x₂)∨(f₁x₄∨f₁x₅∨x₄x₅)(f₂x₁∨f₂x₂∨x₁x₂);

y₃=f₁(f₁x₃∨f₁x₄∨x₃x₄)∨f₁(f₂x₁∨f₂x₅∨x₁x₅)∨(f₁x₃∨f₁x₄∨x₃x₄)(f₂x₁∨f₂x₅∨x₁x₅);

причем

g₁=f₁(f₁x₁∨f₁x₅∨x₁x₅)∨f₁(f₂x₂∨f₂x₃∨x₂x₃)∨(f₁x₁∨f₁x₅∨x₁x₅)(f₂x₂∨f₂x₃∨x₂x₃);

g₂=f₁(f₁x₂∨f₁x₃∨x₂x₃)∨f₁(f₂x₄∨f₂x₅∨x₄x₅)∨(f₁x₂∨f₁x₃∨x₂x₃)(f₂x₄∨f₂x₅∨x₄x₅).

Таким образом, на выходе предлагаемого логического преобразователя получим

,

где τ₁, …, τ₅ есть простые симметричные булевые функции пяти аргументов x₁, …, x₅ (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом указанный преобразователь содержит семнадцать мажоритарных элементов, а максимальное время задержки распространения сигнала в нем определяется выражением Δt=5Δt_M (Δt_M - время задержки мажоритарного элемента).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами и более высоким быстродействием. Дополнительным достоинством предлагаемого логического преобразователя является меньшее по сравнению с прототипом количество настроечных входов.

Логический преобразователь, предназначенный для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, содержащий семнадцать мажоритарных элементов, которые имеют по три входа и сгруппированы в шесть групп так, что i-я группа содержит три мажоритарных элемента, первые входы j-х мажоритарных элементов первой-пятой групп соединены с j-м настроечным входом логического преобразователя, в i-й группе выход первого и выход второго мажоритарных элементов подключены соответственно к второму и третьему входам третьего мажоритарного элемента, а в шестой группе выход предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, отличающийся тем, что шестая группа содержит два мажоритарных элемента, выходы третьих мажоритарных элементов первой и третьей групп подключены соответственно к первым входам третьих мажоритарных элементов второй и четвертой групп, выход третьего мажоритарного элемента второй группы и выходы третьих мажоритарных элементов четвертой, пятой групп соединены соответственно с вторым входом первого и третьими входами первого, второго мажоритарных элементов шестой группы, в которой выход второго мажоритарного элемента является выходом логического преобразователя, подключенного первым и третьим настроечными входами соответственно к объединенным первым входам третьих мажоритарных элементов нечетных групп и объединенным первым входам первого, второго мажоритарных элементов шестой группы.