Логический преобразователь



Логический преобразователь
Логический преобразователь

 


Владельцы патента RU 2440601:

Закрытое акционерное общество "ИВЛА-ОПТ" (RU)

Изобретение предназначено для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат и повышение быстродействия. Устройство содержит три настроечных входа, мажоритарные элементы, сгруппированные в 6 групп, причем первая-пятая группы содержат по три мажоритарных элемента, шестая группа - два мажоритарных элемента. 1 ил., 1 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2281545, кл. G06F 7/57, 2006 г.), которые с помощью константной настройки реализуют любую из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2294007, кл. G06F 7/57, 2007 г.), который содержит мажоритарные элементы и с помощью константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты и низкое быстродействие, обусловленные соответственно тем, что прототип содержит девятнадцать мажоритарных элементов и максимальное время задержки распространения сигнала в нем определяется выражением Δt=6ΔtM, где ΔtM есть время задержки мажоритарного элемента.

Техническим результатом изобретения является уменьшение аппаратурных затрат и повышение быстродействия при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем семнадцать мажоритарных элементов, которые имеют по три входа и сгруппированы в шесть групп так, что i-тая группа содержит три мажоритарных элемента, первые входы j-тых

мажоритарных элементов первой-пятой групп соединены с j-тым настроечным входом логического преобразователя, в i-той группе выход первого и выход второго мажоритарных элементов подключены соответственно к второму и третьему входам третьего мажоритарного элемента, а в шестой группе выход предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, особенность заключается в том, что шестая группа содержит два мажоритарных элемента, выходы третьих мажоритарных элементов первой и третьей групп подключены соответственно к первым входам третьих мажоритарных элементов второй и четвертой групп, выход третьего мажоритарного элемента второй группы и выходы третьих мажоритарных элементов четвертой, пятой групп соединены соответственно с вторым входом первого и третьими входами первого, второго мажоритарных элементов шестой группы, в которой выход второго мажоритарного элемента является выходом логического преобразователя, подключенного первым и третьим настроечными входами соответственно к объединенным первым входам третьих мажоритарных элементов нечетных групп и объединенным первым входам первого, второго мажоритарных элементов шестой группы.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 111, … 162, которые имеют по три входа и сгруппированы в шесть групп так, что i-я и шестая группы содержат соответственно элементы 1i1, 1i2, 1i3 и 161, 162, первые входы элементов 11j, …, 15j соединены с j-тым настроечным входом логического преобразователя, третий настроечный вход которого образован объединенными первыми входами элементов 161, 162, выходы элементов 1i1 и 1i2 соединены соответственно с вторым и третьим входами элемента 1i3, выходы элементов 113 и 133 подключены соответственно к первым входам элементов 123 и 143, выход элемента 123 и выходы элементов 143, 153 соединены соответственно с вторым входом элемента 161 и третьими входами элементов 161, 162, а второй вход и выход элемента 162 подключены соответственно к выходу элемента 161 и выходу логического преобразователя, первый настроечный вход которого соединен с первыми входами элементов 113, 133, 153.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором, третьем настроечных входах фиксируются соответственно необходимые константные управляющие сигналы f1, f2, f3∈{0,1}; на второй, третий входы элемента li1, второй, третий входы элемента 1i2

подается соответственно неповторяющийся набор xi1, xi2, xi3, xi4, образованный четырьмя неповторяющимися сигналами из входного кортежа двоичных сигналов x1, …, x5∈{0,1} (см. таблицу).

i xi1 xi2 xi3 xi4
1 x1 x5 x2 x3
2 x1 x2 x3 x4
3 x2 x3 x4 x5
4 x4 x5 x1 x2
5 x3 x4 x1 x5

На выходе мажоритарного элемента имеем a1#a2#a3=a1a2∨a1a3∨a2a3, где a1, a2, a3 и #, ∨, • есть соответственно сигналы на его первом, втором, третьем входах и символы операций Maj, ИЛИ, И. Следовательно, сигнал на выходе предлагаемого логического преобразователя определяется выражением

Z=f3(f3y1∨f3y2∨y1y2)∨f3y3∨(f3y1∨f3y2∨y1y2)y3, где

y1=g1(f1x1∨f1x2∨x1x2)∨g1(f2x3∨f2x4∨x3x4)∨(f1x1∨f1x2∨x1x2)(f2x3∨f2x4∨x3x4);

y2=g2(f1x4∨f1x5∨x4x5)∨g2(f2x1∨f2x2∨x1x2)∨(f1x4∨f1x5∨x4x5)(f2x1∨f2x2∨x1x2);

y3=f1(f1x3∨f1x4∨x3x4)∨f1(f2x1∨f2x5∨x1x5)∨(f1x3∨f1x4∨x3x4)(f2x1∨f2x5∨x1x5);

причем

g1=f1(f1x1∨f1x5∨x1x5)∨f1(f2x2∨f2x3∨x2x3)∨(f1x1∨f1x5∨x1x5)(f2x2∨f2x3∨x2x3);

g2=f1(f1x2∨f1x3∨x2x3)∨f1(f2x4∨f2x5∨x4x5)∨(f1x2∨f1x3∨x2x3)(f2x4∨f2x5∨x4x5).

Таким образом, на выходе предлагаемого логического преобразователя получим

,

где τ1, …, τ5 есть простые симметричные булевые функции пяти аргументов x1, …, x5 (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом указанный преобразователь содержит семнадцать мажоритарных элементов, а максимальное время задержки распространения сигнала в нем определяется выражением Δt=5ΔtM (ΔtM - время задержки мажоритарного элемента).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами и более высоким быстродействием. Дополнительным достоинством предлагаемого логического преобразователя является меньшее по сравнению с прототипом количество настроечных входов.

Логический преобразователь, предназначенный для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, содержащий семнадцать мажоритарных элементов, которые имеют по три входа и сгруппированы в шесть групп так, что i-я группа содержит три мажоритарных элемента, первые входы j-х мажоритарных элементов первой-пятой групп соединены с j-м настроечным входом логического преобразователя, в i-й группе выход первого и выход второго мажоритарных элементов подключены соответственно к второму и третьему входам третьего мажоритарного элемента, а в шестой группе выход предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, отличающийся тем, что шестая группа содержит два мажоритарных элемента, выходы третьих мажоритарных элементов первой и третьей групп подключены соответственно к первым входам третьих мажоритарных элементов второй и четвертой групп, выход третьего мажоритарного элемента второй группы и выходы третьих мажоритарных элементов четвертой, пятой групп соединены соответственно с вторым входом первого и третьими входами первого, второго мажоритарных элементов шестой группы, в которой выход второго мажоритарного элемента является выходом логического преобразователя, подключенного первым и третьим настроечными входами соответственно к объединенным первым входам третьих мажоритарных элементов нечетных групп и объединенным первым входам первого, второго мажоритарных элементов шестой группы.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройствах для выполнения арифметических операций умножения аргументов множимого [mj]f(2n) и множителя [ni]f(2 n) в позиционном формате.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств, выполняющих операции логического суммирования позиционных аргументов аналоговых сигналов.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования частичных произведений Техническим результатом является повышение быстродействия процесса предварительного суммирования в параллельно-последовательном умножителе.

Изобретение относится к обработке цифровых данных, к технике формирования псевдослучайных последовательностей дискретных шумоподобных сигналов. .

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций умножения аргументов множимого [mj]f(2n) и множителя [ni]f(2 n) в позиционном формате.

Изобретение относится к электронно-вычислительной технике и может применяться для передачи информации на расстоянии без применения радиопередатчика. .

Изобретение относится к вычислительной технике и может быть использовано для реализации как логических, так и арифметических операций с дискретными и аналоговыми значениями нулей и единиц.

Изобретение относится к вычислительной технике и может быть использовано для реализации как логических, так и арифметических операций с дискретными и аналоговыми значениями нулей и единиц.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1)

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций, в частности процессов предварительного суммирования аргументов множимого , в позиционном формате

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах для формирования элементов конечных полей и в криптографических приложениях

Изобретение относится к области цифровой вычислительной техники и предназначено для моделирования комбинаторных задач при проектировании вычислительных систем (ВС)

Изобретение относится к вычислительной технике

Изобретение относится к устройству обработки изображений, способу управления устройством обработки изображений и носителю данных
Наверх