Одноразрядный сумматор


 


Владельцы патента RU 2444050:

Общество с ограниченной ответственностью "СибИС" (RU)

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. Техническим результатом является повышение надежности и уменьшение габаритов сумматора. Устройство содержит полевые транзисторы P-типа с первого по девятый, полевые транзисторы N-типа с десятого по восемнадцатый, входы слагаемых A и B, вход переноса CIN, выводы питания высокого и низкого уровней напряжения, первый инвертор, выход которого является выходом сигнала переноса COUT, второй инвертор, выход которого является выходом результата сложения S, третий инвертор и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ. 1 ил., 1 табл.

 

Предлагаемое изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ.

Известен Одноразрядный сумматор [Hubert Kaeslin, «Digital Integrated Circuit Design. From VLSI Architectures to CMOS Fabrication», Cambridge University Press, New York, 2008. p.408, Fig.8.18 (с)] (в тексте: Mirror adder (зеркальный сумматор)).

Недостатком известного Одноразрядного сумматора является низкое быстродействие формирования сигнала переноса. В указанном Одноразрядном сумматоре вход переноса CIN соединен с затворами трех комплементарных пар транзисторов, которые вносят основной вклад в величину паразитной входной емкости по этому входу. Так как входная емкость является емкостной нагрузкой для сигнала переноса CIN, то ее величина оказывает непосредственное влияние на длительность переключения транзисторов, подсоединенных к входу переноса CIN, и эта длительность, при прочих равных условиях, прямо пропорциональна значению этой емкости и, следовательно, значению времени формирования входного и, соответственно, выходного сигнала первого инвертора. Таким образом, повышенная величина значения паразитной входной емкости приводит к увеличению задержки формирования сигнала переноса на выходе COUT.

Кроме того, известен Одноразрядный сумматор [Шубин В.В., патент на изобретение РФ №2380739, G06F 7/50, Сумматор, ФГУ ФИПС, бюллетень №3, 27.01.2010 г.], являющийся прототипом предлагаемого изобретения и содержащий полевые транзисторы P-типа с первого по двенадцатый и N-типа с тринадцатого по двадцать четвертый, вход слагаемого А, соединенный с затворами первого, пятого, шестого, десятого, четырнадцатого, шестнадцатого, девятнадцатого и двадцать четвертого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, седьмого, одиннадцатого, пятнадцатого, семнадцатого, двадцатого и двадцать третьего транзисторов, вход переноса CIN, соединенный с затворами третьего, двенадцатого, тринадцатого и двадцать второго транзисторов, вывод питания высокого уровня напряжения, соединенный с истоками первого, второго, четвертого, шестого, седьмого, восьмого и десятого транзисторов, вывод питания низкого уровня напряжения, соединенный с истоками четырнадцатого, пятнадцатого, семнадцатого, девятнадцатого, двадцатого, двадцать первого и двадцать четвертого транзисторов, двухвходовой логический элемент И-НЕ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с затвором восьмого транзистора и двухвходовой логический элемент ИЛИ-НЕ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с затвором двадцать первого транзистора, причем стоки первого и второго транзисторов соединены с истоком третьего, сток четвертого - с истоком пятого, стоки шестого и седьмого - с истоком девятого, сток десятого - с истоком одиннадцатого, стоки восьмого и одиннадцатого - с истоком двенадцатого, стоки четырнадцатого и пятнадцатого - с истоком тринадцатого, сток семнадцатого - с истоком шестнадцатого, стоки девятнадцатого и двадцатого - с истоком восемнадцатого, сток двадцать четвертого - с истоком двадцать третьего, стоки двадцать первого и двадцать третьего - с истоком двадцать второго, стоки третьего, пятого, тринадцатого и шестнадцатого - с затворами девятого и восемнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса COUT и стоки девятого, двенадцатого, восемнадцатого и двадцать второго транзисторов - с входом второго инвертора, выход которого является выходом результата сложения S.

Недостатком известного Одноразрядного сумматора является то, что он содержит большое количество элементов и требует большого количества коммутационных связей. Так как надежность любого физического объекта не может быть абсолютной и прямо зависит от количества компонентов в его составе и количества связей, соединяющих эти компоненты, то использование при создании любого устройства большего количества компонентов и связей между ними снижает надежность работы этого устройства.

Кроме того, использование большего количества компонентов и связей при создании устройства приводит к увеличению его массогабаритных показателей, в данном случае Одноразрядного сумматора.

Задачей предлагаемого изобретения является повышение надежности Одноразрядного сумматора и снижение его массогабаритных показателей.

Поставленная задача достигается тем, что в Одноразрядный сумматор, содержащий полевые транзисторы P-типа с первого по девятый и N-типа с десятого по восемнадцатый, вход слагаемого А, соединенный с затворами первого, пятого, одиннадцатого и тринадцатого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, двенадцатого и четырнадцатого транзисторов, вход переноса CIN, соединенный с затворами третьего, девятого, десятого и семнадцатого транзисторов, вывод питания высокого уровня напряжения, соединенный с истоками первого, второго, четвертого и восьмого транзисторов, вывод питания низкого уровня напряжения, соединенный с истоками одиннадцатого, двенадцатого, четырнадцатого и восемнадцатого транзисторов, причем стоки первого и второго транзисторов соединены с истоком третьего, сток четвертого - с истоком пятого, сток шестого - с истоком седьмого, сток восьмого - с истоком девятого, стоки одиннадцатого и двенадцатого - с истоком десятого, сток четырнадцатого - с истоком тринадцатого, сток шестнадцатого - с истоком пятнадцатого, сток восемнадцатого - с истоком семнадцатого, стоки третьего, пятого, десятого и тринадцатого - с затворами седьмого и пятнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса COUT, а стоки седьмого, девятого, пятнадцатого и семнадцатого - с входом второго инвертора, выход которого является выходом результата сложения S, введены третий инвертор, выход которого соединен с истоком шестнадцатого и затворами шестого и восемнадцатого транзисторов и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с истоком шестого и затворами восьмого и шестнадцатого транзисторов и входом третьего инвертора.

Таким образом, в предлагаемом Одноразрядном сумматоре по сравнению с прототипом отсутствуют транзисторы: седьмой, десятый, одиннадцатый, двадцатый, двадцать третий и двадцать четвертый, а значит, и все связи, которые использовались для соединения терминалов этих транзисторов, что позволяет повысить надежность Одноразрядного сумматора и снизить его массогабаритные показатели, сохраняя при этом быстродействие, достигнутое прототипом.

На чертеже приведена схема предлагаемого Одноразрядного сумматора.

Предлагаемый Одноразрядный сумматор содержит: полевые транзисторы P-типа с первого 1 по девятый 9 и N-типа с десятого 10 по восемнадцатый 18, вход слагаемого А, соединенный с затворами первого 1, пятого 5, одиннадцатого 11 и тринадцатого 13 транзисторов, вход слагаемого В, соединенный с затворами второго 2, четвертого 4, двенадцатого 12 и четырнадцатого 14 транзисторов, вход переноса СIN, соединенный с затворами третьего 3, девятого 9, десятого 10 и семнадцатого 17 транзисторов, вывод питания высокого уровня напряжения 19, соединенный с истоками первого 1, второго 2, четвертого 4 и восьмого 8 транзисторов, вывод питания низкого уровня напряжения 20, соединенный с истоками одиннадцатого 11, двенадцатого 12, четырнадцатого 14 и восемнадцатого 18 транзисторов, причем стоки первого 1 и второго 2 транзисторов соединены с истоком третьего 3, сток четвертого 4 - с истоком пятого 5, сток шестого 6 - с истоком седьмого 7, сток восьмого 8 - с истоком девятого 9, стоки одиннадцатого 11 и двенадцатого 12 - с истоком десятого 10, сток четырнадцатого 14 - с истоком тринадцатого 13, сток шестнадцатого 16 - с истоком пятнадцатого 15, сток восемнадцатого 18 - с истоком семнадцатого 17, стоки третьего 3, пятого 5, десятого 10 и тринадцатого 13 - с затворами седьмого 7 и пятнадцатого 15 транзисторов и входом первого инвертора 21, выход которого является выходом сигнала переноса COUT, а стоки седьмого 7, девятого 9, пятнадцатого 15 и семнадцатого 17 - с входом второго инвертора 22, выход которого является выходом результата сложения S, третий инвертор 23, выход которого соединен с истоком шестнадцатого 16 и затворами шестого 6 и восемнадцатого 18 транзисторов и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ 24, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с истоком шестого 6 и затворами восьмого 8 и шестнадцатого 16 транзисторов и входом третьего инвертора 23.

Допускается произвольное выполнение логических элементов первого, второго и третьего инверторов и двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ, реализующих соответствующую функцию.

Предлагаемый Одноразрядный сумматор представляет собой логическую схему комбинационного типа и работает следующим образом.

На входы слагаемых А и В поступают значения сигналов, требующих сложения, а на вход переноса CIN - значение сигнала переноса.

В результате действия сигналов, поступающих на входы Одноразрядного сумматора CIN, А и В, на его выходах COUT и S должны появиться значения сигналов, соответствующих нижеприведенной таблице истинности.

Таблица
истинности Одноразрядного сумматора.
№ комбинации CIN A В COUT S
1 0 0 0 0 0
2 0 0 1 0 1
3 0 1 0 0 1
4 0 1 1 1 0
5 1 0 0 0 1
6 1 0 1 1 0
7 1 1 0 1 0
8 1 1 1 1 1

В комбинациях №1-4 на вход переноса CIN и на затворы подключенных к нему транзисторов 3, 9, 10 и 17 поступает напряжение низкого уровня, которое соответствует значению «0» таблицы истинности сумматора. Поэтому транзисторы P-типа 3 и 9 открываются, а N-типа 10 и 17 - закрывается.

Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы P-типа 1, 2, 4 и 5, подключенные своими затворами к этим входам, - открываются и N-типа 11-14 - закрываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 24, в соответствии с выполняемой им функцией, формируется напряжение низкого уровня - «0», которое поступает на затворы транзисторов 8 и 16 и исток транзистора 6 и вход третьего инвертора 23. Так как на вход третьего инвертора 23 поступает напряжение низкого уровня - «0», то на его выходе после инверсии формируется напряжение высокого уровня, соответствующее значению «1» таблицы истинности сумматора, которое поступает на затворы транзисторов 6 и 18 и исток транзистора 16. Поэтому транзисторы P-типа 6 и N-типа 16 закрываются, а P-типа 8 и N-типа 18 - открываются. Через открытые транзисторы 1-5 и 8-9 с вывода питания высокого уровня напряжения 19 на затворы транзисторов 7, 15 и на входы первого 21 и второго 22 инверторов поступает напряжение высокого уровня - «1», которое закрывает транзистор P-типа 7 и открывает транзистор N-типа 15. Так как на входах первого 21 и второго 22 инверторов напряжение высокого уровня - «1», то после инверсии на их выходах, соответственно, COUT и S формируются напряжения низкого уровня - «0». При этом входы первого 21 и второго 22 инверторов остаются изолированными от напряжения низкого уровня закрытыми транзисторами N-типа 10-14 и 17 и P-типа 6 и 7. Таким образом, реализуется комбинация №1 таблицы истинности Одноразрядного сумматора.

Если же на вход слагаемого А (В) поступает напряжение низкого уровня - «0», а на вход слагаемого В (А) высокого - «1», то транзисторы P-типа 1 (2), 5 (4) и N-типа 12 (11), 14 (13), подключенные своими затворами к этим входам, - открываются, P-типа 2 (1), 4 (5) и N-типа 11 (12), 13 (14) - закрываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 24, в соответствии с выполняемой им функцией, формируется напряжение высокого уровня - «1», которое поступает на затворы транзисторов 8 и 16 и исток транзистора 6 и вход третьего инвертора 23. Так как на вход третьего инвертора 23 поступает напряжение высокого уровня - «1», то на его выходе после инверсии формируется напряжение низкого уровня - «0», которое поступает на затворы транзисторов 6 и 18 и исток транзистора 16. Поэтому транзисторы P-типа 6 и N-типа 16 - открываются, а P-типа 8 и N-типа 18 - закрываются. Через открытые транзисторы 1 (2) и 3 с вывода питания высокого уровня напряжения 19 на затворы транзисторов 7 и 15 и на вход первого инвертора 21 поступает напряжение высокого уровня - «1». Поэтому транзистор P-типа 7 закрывается, транзистор N-типа 15 - открывается. Так как на входе первого инвертора 21 напряжение высокого уровня - «1», то после инверсии на его выходе COUT формируется напряжение низкого уровня - «0». Одновременно с выхода третьего инвертора 23 через открытые транзисторы N-типа 15 и 16 на вход второго инвертора 22 поступает напряжения низкого уровня - «0», которое инвертируется на его выходе S в напряжение высокого уровня - «1». При этом вход первого инвертора 21 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 10 и 13 (14), а вход второго 22 - от напряжения высокого уровня закрытыми транзисторами P-типа 7 и 8. Таким образом, реализуется комбинация №2 (№3) таблицы истинности Одноразрядного сумматора.

В случае когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы P-типа 1, 2, 4, 5, подключенные своими затворами к этим входам, - закрываются, N-типа 11-14 - открываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 24 в соответствии с выполняемой им функцией, формируется напряжение низкого уровня, которое поступает на затворы транзисторов 8 и 16 и исток транзистора 6 и вход третьего инвертора 23. Так как на вход третьего инвертора 23 поступает напряжение низкого уровня - «0», то на его выходе после инверсии формируется напряжение высокого уровня - «1», которое поступает на затворы транзисторов 6 и 18 и исток транзистора 16. Поэтому транзисторы P-типа 8 и N-типа 18 - открываются, а P-типа 6 и N-типа 16 - закрываются. Через открытые транзисторы 13 и 14 с вывода питания низкого уровня напряжения 20 на затворы транзисторов 7 и 15 и на вход первого инвертора 21 поступает напряжение низкого уровня - «0». Поэтому транзистор P-типа 7 открывается, а N-типа 15 - закрывается. Так как на входе первого инвертора 21 напряжение низкого уровня - «0», то после инверсии на его выходе COUT формируется напряжение высокого уровня - «1». Одновременно с вывода питания высокого уровня напряжения 19 через открытые транзисторы P-типа 8 и 9 на вход второго инвертора 22 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение низкого уровня - «0». При этом вход первого инвертора 21 остается изолированным от напряжения высокого уровня закрытыми транзисторами P-типа 1, 2, 4, 5 и второго инвертора 22 - от напряжения низкого уровня закрытыми транзисторами N-типа 15-17. Таким образом, реализуется комбинация №4 таблицы истинности Одноразрядного сумматора.

В комбинациях №5-8 на вход переноса CIN и на затворы подключенных к нему транзисторов 3, 9, 10 и 17 поступает напряжение высокого уровня - «1». Поэтому транзисторы P-типа 3 и 9 закрываются, а N-типа 10 и 17 - открывается.

Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы P-типа 1, 2, 4 и 5, подключенные своими затворами к этим входам, - открываются и N-типа 11-14 - закрываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 24, в соответствии с выполняемой им функцией, формируется напряжение низкого уровня - «0», которое поступает на затворы транзисторов 8 и 16 и исток транзистора 6 и вход третьего инвертора 23. Так как на вход третьего инвертора 23 поступает напряжение низкого уровня - «0», то на его выходе после инверсии формируется напряжение высокого уровня - «1», которое поступает на затворы транзисторов 6 и 18 и исток транзистора 16. Поэтому транзисторы P-типа 6 и N-типа 16 закрываются, а P-типа 8 и N-типа 18 - открываются. Через открытые транзисторы 4, 5 с вывода питания высокого уровня напряжения 19 на затворы транзисторов 7, 15 и на вход первого инвертора 21 поступает напряжение высокого уровня - «1», которое закрывает транзистор P-типа 7 и открывает транзистор N-типа 15. Так как на входе первого инвертора 21 напряжение высокого уровня - «1», то после инверсии на его выходе COUT формируется напряжение низкого уровня «0». Одновременно через открытые транзисторы 17 и 18 с вывода питания низкого уровня напряжения 20 на вход второго инвертора 22 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом вход первого инвертора 21 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 11, 12, 13 и 14, а вход второго инвертора 22 - от напряжения высокого уровня закрытыми транзисторами P-типа 6 и 9. Таким образом, реализуется комбинация №5 таблицы истинности Одноразрядного сумматора.

Если же на вход слагаемого А (В) поступает напряжение низкого уровня - «0», а на вход слагаемого В (А) высокого - «1», то транзисторы P-типа 1 (2), 5 (4) и N-типа 12 (11), 14 (13), подключенные своими затворами к этим входам, - открываются, P-типа 2 (1), 4 (5) и N-типа 11 (12), 13 (14) - закрываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 24, в соответствии с выполняемой им функцией, формируется напряжение высокого уровня - «1», которое поступает на затворы транзисторов 8 и 16 и исток транзистора 6 и вход третьего инвертора 23. Так как на вход третьего инвертора 23 поступает напряжение высокого уровня - «1», то на его выходе после инверсии формируется напряжение низкого уровня, которое поступает на затворы транзисторов 6 и 18 и исток транзистора 16. Поэтому транзисторы P-типа 6 и N-типа 16 открываются, а P-типа 8 и N-типа 18 - закрываются. Через открытые транзисторы 10 и 12 (11) с вывода питания низкого уровня напряжения 20 на затворы транзисторов 7 и 15 и на вход первого инвертора 21 поступает напряжение низкого уровня - «0». Поэтому транзистор P-типа 7 открывается, транзистор N-типа 15 закрывается. Так как на входе первого инвертора 21 напряжение низкого уровня - «0», то после инверсии на его выходе COUT формируется напряжение высокого уровня - «1». Одновременно с выхода двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 24 через открытые транзисторы P-типа 6 и 7 на вход второго инвертора 22 поступает напряжения высокого уровня - «1», которое инвертируется на его выходе S в напряжение низкого уровня - «0». При этом вход первого инвертора 21 остается изолированным от напряжения высокого уровня закрытыми транзисторами P-типа 3 и 4 (5), а вход второго 22 - от напряжения низкого уровня закрытыми транзисторами N-типа 15 и 18. Таким образом, реализуется комбинация №6 (№7) таблицы истинности Одноразрядного сумматора.

В случае когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы P-типа 1, 2, 4, 5, подключенные своими затворами к этим входам закрываются, N-типа 11-14 - открываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 24, в соответствии с выполняемой им функцией, формируется напряжение низкого уровня, которое поступает на затворы транзисторов 8 и 16 и исток транзистора 6 и вход третьего инвертора 23. Так как на вход третьего инвертора 23 поступает напряжение низкого уровня - «0», то на его выходе после инверсии формируется напряжение высокого уровня - «1», которое поступает на затворы транзисторов 6 и 18 и исток транзистора 16. Поэтому транзисторы P-типа 8 и N-типа 18 открываются, а P-типа 6 и N-типа 16 -закрываются. Через открытые транзисторы 10-14 с вывода питания низкого уровня напряжения 20 на затворы транзисторов 7 и 15 и на вход первого инвертора 21 поступает напряжение низкого уровня - «0». Поэтому транзистор P-типа 7 открывается, N-типа 15 - закрывается. Так как на входе первого инвертора 21 напряжение низкого уровня - «0», то после инверсии на его выходе COUT формируется напряжение высокого уровня - «1». Одновременно с вывода питания низкого уровня напряжения 20 через открытые транзисторы N-типа 17 и 18 на вход второго инвертора 22 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом вход первого инвертора 21 остается изолированным от напряжения высокого уровня закрытыми транзисторами P-типа 1-5 и второго инвертора 22 - от напряжения высокого уровня закрытыми транзисторами P-типа 6 и 9. Таким образом, реализуется комбинация №8 таблицы истинности Одноразрядного сумматора.

В предлагаемой схеме Одноразрядного сумматора введены двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ и третий инвертор, что позволяет из схемы-прототипа исключить транзисторы P-типа седьмой, десятый, одиннадцатый, N-типа двадцатый, двадцать третий и двадцать четвертый и двухвходовые логические элементы И-НЕ и ИЛИ-НЕ, вследствие чего общее количество используемых транзисторов в схеме Одноразрядного сумматора уменьшено на шесть и устранены все связи, которые ранее использовались для соединения терминалов этих транзисторов, что позволяет повысить надежность Одноразрядного сумматора и снизить его массогабаритные показатели, сохраняя при этом быстродействие, достигнутое прототипом.

Таким образом, в предлагаемом Одноразрядном сумматоре за счет уменьшения количества используемых компонентов и связей, необходимых для их соединения, повышена надежность и уменьшены массогабаритные показатели всего устройства. При этом быстродействие, достигнутое прототипом, сохраняется на прежнем уровне.

Одноразрядный сумматор, содержащий полевые транзисторы P-типа с первого по девятый и N-типа с десятого по восемнадцатый, вход слагаемого А, соединенный с затворами первого, пятого, одиннадцатого и тринадцатого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, двенадцатого и четырнадцатого транзисторов, вход переноса CIN, соединенный с затворами третьего, девятого, десятого и семнадцатого транзисторов, вывод питания высокого уровня напряжения, соединенный с истоками первого, второго, четвертого и восьмого транзисторов, вывод питания низкого уровня напряжения, соединенный с истоками одиннадцатого, двенадцатого, четырнадцатого и восемнадцатого транзисторов, причем стоки первого и второго транзисторов соединены с истоком третьего, сток четвертого - с истоком пятого, сток шестого - с истоком седьмого, сток восьмого - с истоком девятого, стоки одиннадцатого и двенадцатого - с истоком десятого, сток четырнадцатого - с истоком тринадцатого, сток шестнадцатого - с истоком пятнадцатого, сток восемнадцатого - с истоком семнадцатого, стоки третьего, пятого, десятого и тринадцатого - с затворами седьмого и пятнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса COUT, а стоки седьмого, девятого, пятнадцатого и семнадцатого - с входом второго инвертора, выход которого является выходом результата сложения S, отличающийся тем, что в него введены третий инвертор, выход которого соединен с истоком шестнадцатого и затворами шестого и восемнадцатого транзисторов и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ, первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с истоком шестого и затворами восьмого и шестнадцатого транзисторов и входом третьего инвертора.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано для реализации цифровых схем высокой надежности. .

Сумматор // 2435196
Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. .

Изобретение относится к вычислительной технике. .

Изобретение относится к области вычислительной техники и может быть использовано в МДП интегральных схемах при реализации логических и арифметических устройств. .

Изобретение относится к цифровой технике и может использоваться для выполнения логической функции инвертирования в троичных устройствах. .

Изобретение относится к области вычислительной техники и может быть использовано в МДП интегральных схемах при реализации логических устройств. .

Изобретение относится к вычислительной технике для использования в МДП интегральных схемах. .

Изобретение относится к области вычислительной техники и может быть использовано в МДП интегральных схемах при реализации логических устройств. .

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих тактируемых запоминающих устройств большой емкости. .

Изобретение относится к автоматике и вычислительной технике, обеспечивая функцию троичной логики. .

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств, выполняющих операции логического суммирования позиционных аргументов аналоговых сигналов.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования частичных произведений Техническим результатом является повышение быстродействия процесса предварительного суммирования в параллельно-последовательном умножителе.

Сумматор // 2435196
Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. .

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций, в частности процессов предварительного суммирования аргументов множимого [mj]f(2n ), в позиционном формате.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур над входными условно отрицательными аргументами аналоговых сигналов «-»[ni]f(2n ) и преобразовании их в позиционно-знаковую структуру аргументов «±»[ni]f(-1\+1,0, +1) «дополнительный код» с применением арифметических аксиом троичной системы счисления f(+1,0,-1) для последующего суммирования с другими аргументами аналоговых сигналов слагаемых в позиционном формате.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования и вычитания в позиционно-знаковых кодах.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций суммирования в параллельно-последовательном умножителе.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования частичных произведений.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций, в частности процессов предварительного суммирования аргументов множимого , в позиционном формате
Наверх