Функциональная структура сумматора f2( cd) условно "k" разряда параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" входных структур аргументов слагаемых [1,2sj h1]f(2n) и [1,2sj h2]f(2n) позиционного формата "дополнительный код ru" посредством применения арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn аргументов в объединенной их структуре (вариант русской логики)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1). Техническим результатом является повышение быстродействия. Функциональная структура реализована с использованием логических элементов И, ИЛИ.

 

Текст описания приведен в факсимильном виде.

Функциональная структура сумматора f2CD) условно «k» разряда параллельно-последовательного умножителя fΣCD), реализующая процедуру «дешифрирования» входных структур аргументов слагаемых [1,2Sjh1]f(2n) и [1,2Sjh2]f(2n) позиционного формата «Дополнительный код RU» посредством применения арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn → f1(+←↓-)d/dn аргументов в объединенной их структуре, включающая логическую функцию f1(})-ИЛИ, в которой функциональные входные связи являются функциональными входными связями структуры, а функциональная выходная связь является функциональной входной связью логической функции f1(&)-И, а также включает логическую функцию f2(&)-И, в которой функциональные входные связи являются функциональными входными связями структуры, отличающаяся тем, что в структуру условно «k» разряда для активизации результирующего аргумента (1 S k) «Уровня 1» введены логические функции f2(})-ИЛИ, f3(})-ИЛИ, f4(})-ИЛИ и f5(})-ИЛИ, а также логические функции f3(&)-И и f4(&)-И, при этом функциональные связи логических функций в структуре сумматора выполнены в соответствии с математической моделью вида

где ↓-(2 S kh1)↓d/dn и ↓-(1 S kh2)↓d/dn - преобразованные аргументы локального переноса f(+-)d/dn процедуры логического дифференцирования d1/dn → f1(+←↓-)d/dn являются результирующими аргументами функциональных дополнительных структур, в которых функциональные связи выполнены в соответствии с математической моделью

в которых (1 S k)1 и (1 S k)2 - выходные аргументы являются результирующими аргументами функциональных дополнительных структур, в которых функциональные связи выполнены в соответствии с математической моделью

а для активизации результирующего аргумента (2 S k) «Уровня 2» «Дополнительного кода RU» в условно «k» разряд введены логические функции f6(})-ИЛИ, f7(})-ИЛИ, f8(})-ИЛИ, f9(})-ИЛИ, f10(})-ИЛИ, f11(})-ИЛИ, f12(})-ИЛИ, f13(})-ИЛИ, f14(})-ИЛИ, f15(})-ИЛИ и f16(})-ИЛИ, а также логические функции f7(&)-И, f8(&)-И, f9(&)-И, f10(&)-И, f11(&)-И и f12(&)-И, при этом функциональные связи логических функций в структуре сумматора выполнены в соответствии с математической моделью вида

где ↓+(1 S kh2)←d/dn и +1(2 S kh1)←d/dn, ↓+2(2 S kh1)←d/dn - преобразованные аргументы локального переноса f1(++)d/dn процедуры логического дифференцирования d1/dn → f1(+←↓-)d/dn являются результирующими аргументами функциональных дополнительных структур, в которых функциональные связи выполнены в соответствии с математической моделью

- логическая функция f1(&)-И; - логическая функция f1(})-ИЛИ.



 

Похожие патенты:

Изобретение относится к вычислительной технике и предназначено для построения однородных вычислительных сред, выполняющих функцию суммирования m n-разрядных операндов путем подсчета единичных бит в разрядных срезах операндов.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. .

Изобретение относится к вычислительной технике, в частности к специализированным процессорам с высокой степенью параллелизма. .

Изобретение относится к компьютерной обработке цифровых данных, точнее к способам сжатия массивов цифровой информации путем нахождения совпадающих фрагментов последовательности данных.

Изобретение относится к области информационных технологий, в частности к обработке сообщений электронной почты, и может быть использовано для организации коммуникаций между различными лицами.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. .

Изобретение относится к сельскому хозяйству, в частности к технологиям и автоматизированным устройствам регулирования технологических процессов производства агропродукции в растениеводстве.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметической операции умножения аргументов множимого ±[mj]f(2n) и аргументов множителя ±[ni]f(2n) - «Дополнительный код»

Изобретение относится к вычислительной технике и может быть использовано для достоверной параллельной реализации систем булевых функций в средствах криптографической защиты информации, искусственного интеллекта, системах автоматизированного проектирования интегральных схем

Изобретение относится к прогнозируемым торговым системам, более конкретно к способам и системам для приближенного сравнения строк в базе данных с добавляемой записью в базу данных, находящуюся в сети обслуживания банковских карт

Изобретение относится к системам и способам расчета и назначения приоритета антивирусной проверки различных объектов

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления

Изобретения относятся к области информатики и вычислительной техники и могут быть использованы в различных технологиях, требующих обработки сигналов, например в технологиях обработки и преобразования информационных сообщений. Техническим результатом является повышение быстродействия обработки сигналов при сохранении достоверности результатов обработки. В одном из вариантов способ содержит параллельно-последовательную обработку сигнала в блоке триггеров входного регистра; матричном устройстве; блоке логических элементов, преимущественно логических элементов «И»; блоке триггеров выходного регистра. При этом обработку сигнала в матричном устройстве выполняют в соответствии с геометрической моделью обработки сигнала, представляющей собой совокупность графов, образующей, по меньшей мере, один прямоугольный треугольник, который разделяют на три части линиями, исходящими из вершин углов треугольника. 5 н. и 24 з.п. ф-лы, 3 ил., 3 табл.

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для осуществления вычислений в формате с плавающей запятой. Техническим результатом является увеличение точности запоминаемых результатов интервальных вычислений в формате с плавающей запятой при сохранении суммарной разрядности кода верхней и нижней границ арифметического интервала. Устройство содержит шифратор, блок дешифраторов, ПЗУ, сдвигатели, вычитатели, мультиплексоры, сумматор, сумматоры по модулю два, инвертор, элементы И, ИЛИ. 5 ил.

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для осуществления вычислений в формате с плавающей запятой. Техническим результатом является увеличение точности запоминаемых результатов интервальных вычислений в формате с плавающей запятой, при сохранении суммарной разрядности кода верхней и нижней границ арифметического интервала. Устройство содержит триггеры, регистры, ПЗУ, вычитатели, сумматоры, мультиплексоры, сдвигатели, блоки сравнения, сумматоры по модулю два, элементы И, ИЛИ, приоритетный шифратор. 5 ил.

Изобретение предназначено для реализации симметричных логических функций и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является обеспечение реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, либо сложения по модулю 2 тех же трех аргументов. Логический модуль содержит шесть замыкающих и шесть размыкающих ключей. 1 ил.

Изобретение относится к области вычислительной техники, а именно к вычислительным системам на основе микропроцессоров с блоками вещественной и специализированной комплексной арифметики, включающими в себя подблоки операции умножения с накоплением. Техническим результатом является ускорение процесса выполнения потока независимых команд «умножения с накоплением» при разрешенной исключительной ситуации «потеря точности». Устройство содержит подблок предсказания суммы мантисс, счетчик старших нулей суммы мантисс, регистры мантисс чисел, входные регистры экспонент чисел, счетчик младших нулей мантиссы слагаемого, подблок вычисления сдвига выравнивания и предсказания сдвига предварительной нормализации, компаратор ранней потери точности, счетчик младших нулей суммы мантисс, компаратор поздней потери точности. 5 ил., 1 табл.
Наверх